JPH09204794A - 冗長アーキテクチュア - Google Patents
冗長アーキテクチュアInfo
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- JPH09204794A JPH09204794A JP8349572A JP34957296A JPH09204794A JP H09204794 A JPH09204794 A JP H09204794A JP 8349572 A JP8349572 A JP 8349572A JP 34957296 A JP34957296 A JP 34957296A JP H09204794 A JPH09204794 A JP H09204794A
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- circuit
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- 238000000926 separation method Methods 0.000 claims abstract description 13
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- 238000000034 method Methods 0.000 claims description 13
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 冗長列へのより迅速なアクセスを可能とし且
つ構造の複雑性を減少させた冗長デコーダを提供する。 【解決手段】 本発明によれば、アドレス信号に応答し
て冗長メモリセルを選択する冗長デコーダ(RD)が提
供され、冗長デコーダは1個又はそれ以上の冗長選択回
路(RSC)を有している。各冗長選択回路(RSC)
は、イネーブル回路(30)と、パス要素(424)
と、永久的にプログラム可能な選択要素(427)とを
有している。
つ構造の複雑性を減少させた冗長デコーダを提供する。 【解決手段】 本発明によれば、アドレス信号に応答し
て冗長メモリセルを選択する冗長デコーダ(RD)が提
供され、冗長デコーダは1個又はそれ以上の冗長選択回
路(RSC)を有している。各冗長選択回路(RSC)
は、イネーブル回路(30)と、パス要素(424)
と、永久的にプログラム可能な選択要素(427)とを
有している。
Description
【0001】
【発明の属する技術分野】本発明は、メモリアレイを具
備する電子装置の分野に関するものであって、更に詳細
には、こうような装置における冗長技術に関するもので
ある。
備する電子装置の分野に関するものであって、更に詳細
には、こうような装置における冗長技術に関するもので
ある。
【0002】
【従来の技術】冗長列はメモリ装置の欠陥性又は機能障
害のあるメモリ列を置換することの可能な複数個のメモ
リセルからなる列である。1個のメモリセルにおける致
命的な欠陥は該セルを動作不能なものとさせる。該セル
が置換されない場合には、メモリ装置全体が機能障害と
なる場合がある。そのメモリセルのうちの1つが欠陥性
である列を冗長列と置換させることは、そうでない場合
には使用不可能であったメモリ装置を使用可能なものと
させ、従って、メモリ装置の歩留まりを著しく改善させ
る。
害のあるメモリ列を置換することの可能な複数個のメモ
リセルからなる列である。1個のメモリセルにおける致
命的な欠陥は該セルを動作不能なものとさせる。該セル
が置換されない場合には、メモリ装置全体が機能障害と
なる場合がある。そのメモリセルのうちの1つが欠陥性
である列を冗長列と置換させることは、そうでない場合
には使用不可能であったメモリ装置を使用可能なものと
させ、従って、メモリ装置の歩留まりを著しく改善させ
る。
【0003】半導体装置の単位面積当たりのコンポーネ
ント密度の増加傾向が継続するに従い、故障を発生させ
ることのある欠陥の寸法も収縮する。更に、メモリ装置
内のコンポーネントの寸法及び総数が継続して増加する
と、各メモリ装置のコストも増加し、従って、各使用不
可能なメモリ装置のコストも増加する。孤立した欠陥が
装置全体を破壊することから防止するために、メモリ装
置においては、しばしば、冗長列が使用される。
ント密度の増加傾向が継続するに従い、故障を発生させ
ることのある欠陥の寸法も収縮する。更に、メモリ装置
内のコンポーネントの寸法及び総数が継続して増加する
と、各メモリ装置のコストも増加し、従って、各使用不
可能なメモリ装置のコストも増加する。孤立した欠陥が
装置全体を破壊することから防止するために、メモリ装
置においては、しばしば、冗長列が使用される。
【0004】メモリセルは、通常、行及び列の形態で配
列され、且つ入力/出力グループに配列された列から構
成されるブロックへグループ化される。メモリセルのア
ドレスはその行と列との交差点である。
列され、且つ入力/出力グループに配列された列から構
成されるブロックへグループ化される。メモリセルのア
ドレスはその行と列との交差点である。
【0005】メモリセルにおける欠陥は初期テストにお
いて発見され、且つ冗長列が欠陥セルを含む列を置換さ
せる。メモリセル内に欠陥が発見された場合には、従
来、欠陥列のアドレスがその欠陥セルを含む列のアドレ
スへマップされる。従って、不良な列への読取又は書込
アクセスがアドレスされる場合には、冗長制御論理がそ
の読取又は書込動作をそらさせ、従ってそのデータは冗
長列内の適宜の位置から読み取られるか又はその中へ書
込まれ、その冗長列は欠陥性の列を置換させるために選
択されたものである。従って、外側のシステムは冗長論
理によって行なわれる再マッピングを見ることはない。
いて発見され、且つ冗長列が欠陥セルを含む列を置換さ
せる。メモリセル内に欠陥が発見された場合には、従
来、欠陥列のアドレスがその欠陥セルを含む列のアドレ
スへマップされる。従って、不良な列への読取又は書込
アクセスがアドレスされる場合には、冗長制御論理がそ
の読取又は書込動作をそらさせ、従ってそのデータは冗
長列内の適宜の位置から読み取られるか又はその中へ書
込まれ、その冗長列は欠陥性の列を置換させるために選
択されたものである。従って、外側のシステムは冗長論
理によって行なわれる再マッピングを見ることはない。
【0006】冗長論理は通常のアクセス時間が保存され
るように充分高速に動作すべきである。冗長列のアクセ
ス時間が冗長列ではなく即ち一次的な列のアクセス時間
よりも著しく遅い場合には、冗長列のアクセス時間はシ
ステムのアクセス時間となる。このことは冗長列を使用
するためにシステムに対しスピードに関する犠牲を強い
ることとなる。
るように充分高速に動作すべきである。冗長列のアクセ
ス時間が冗長列ではなく即ち一次的な列のアクセス時間
よりも著しく遅い場合には、冗長列のアクセス時間はシ
ステムのアクセス時間となる。このことは冗長列を使用
するためにシステムに対しスピードに関する犠牲を強い
ることとなる。
【0007】半導体業界における目標は、回路の速度を
増加させることである。一次的回路のアクセス時間及び
冗長列と一次的列とのアクセス時間の間の著しい差異で
あると考えられる時間の量の両方が減少している。従来
技術における問題は、冗長論理がこの速度の増加を受け
付けることができないというものである。従って、冗長
列のアクセス時間が冗長列をアクセスするための速度上
の犠牲を課する場合がある。
増加させることである。一次的回路のアクセス時間及び
冗長列と一次的列とのアクセス時間の間の著しい差異で
あると考えられる時間の量の両方が減少している。従来
技術における問題は、冗長論理がこの速度の増加を受け
付けることができないというものである。従って、冗長
列のアクセス時間が冗長列をアクセスするための速度上
の犠牲を課する場合がある。
【0008】更に、冗長列及び冗長列の選択を可能とす
る冗長選択回路はメモリ装置の複雑性を増加させる。こ
の増加は、メモリ装置の製造時間とコストの両方を増加
させる。従って、メモリ装置へ付加するための冗長列の
数を決定するために、欠陥を有するメモリセルを持った
列の蓋然的な数と各付加的な冗長列のコストとのバラン
スを取ることが必要である。冗長列選択の柔軟性及び速
度に悪影響を与えることなしに冗長アーキテクチュアの
複雑性を減少させることがメモリ設計における長い間の
目標であった。
る冗長選択回路はメモリ装置の複雑性を増加させる。こ
の増加は、メモリ装置の製造時間とコストの両方を増加
させる。従って、メモリ装置へ付加するための冗長列の
数を決定するために、欠陥を有するメモリセルを持った
列の蓋然的な数と各付加的な冗長列のコストとのバラン
スを取ることが必要である。冗長列選択の柔軟性及び速
度に悪影響を与えることなしに冗長アーキテクチュアの
複雑性を減少させることがメモリ設計における長い間の
目標であった。
【0009】メモリ及び列冗長性に関する更なる技術的
背景は、Prince, Betty「半導体メモリ、
設計、製造及び応用のハンドブック(SEMICOND
UCTOR MEMORIES, A HANDBOO
K OF DESIGN,MAMUFACTURE,
AND APPLICATION)」、第二版、ジョン
・ワイリィ・アンド・サンズ出版社1991年、Har
dee, et al.「欠陥許容性30ns/375
mW 16K × 1 NMOS スタティックRAM
(A Fault−Tolerant 30 ns/3
75 mW 16K × 1 NMOS Static
RAM)」、ジャーナル・オブ・ソリッドステート・
サーキッツ、Vol. SC−16、No.5(IEE
E,1981)、pp.435−43、 Child
s,et al.「18ns 4K×4 CMOS S
RAM(An 18 NS 4K × 4 CMOS
SRAM)」、ジャーナル・オブ・ソリッドステート・
サーキッツ、Vol. SC−19,No.5(IEE
E1984).pp.545−51、1975年から現
在までのISSCCプロシーディングズ等があり、それ
らは引用によって本明細書に全て取込む。
背景は、Prince, Betty「半導体メモリ、
設計、製造及び応用のハンドブック(SEMICOND
UCTOR MEMORIES, A HANDBOO
K OF DESIGN,MAMUFACTURE,
AND APPLICATION)」、第二版、ジョン
・ワイリィ・アンド・サンズ出版社1991年、Har
dee, et al.「欠陥許容性30ns/375
mW 16K × 1 NMOS スタティックRAM
(A Fault−Tolerant 30 ns/3
75 mW 16K × 1 NMOS Static
RAM)」、ジャーナル・オブ・ソリッドステート・
サーキッツ、Vol. SC−16、No.5(IEE
E,1981)、pp.435−43、 Child
s,et al.「18ns 4K×4 CMOS S
RAM(An 18 NS 4K × 4 CMOS
SRAM)」、ジャーナル・オブ・ソリッドステート・
サーキッツ、Vol. SC−19,No.5(IEE
E1984).pp.545−51、1975年から現
在までのISSCCプロシーディングズ等があり、それ
らは引用によって本明細書に全て取込む。
【0010】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来の欠点を
解消し、回路の複雑性を増加させることなしに冗長列の
アクセス速度を増加させた冗長技術を提供することを目
的とする。本発明の別の目的とするところは、冗長デコ
ーダの各冗長選択回路におけるトランジスタの数を減少
させることである。
鑑みなされたものであって、上述した如き従来の欠点を
解消し、回路の複雑性を増加させることなしに冗長列の
アクセス速度を増加させた冗長技術を提供することを目
的とする。本発明の別の目的とするところは、冗長デコ
ーダの各冗長選択回路におけるトランジスタの数を減少
させることである。
【0011】
【課題を解決するための手段】本発明によれば、冗長デ
コーダにおけるパスゲートの数を減少させた集積回路メ
モリ構成体が提供される。冗長デコーダがイネーブルさ
れると、それは1つの列選択信号を1つの冗長列へ接続
させる。本発明の冗長デコーダは、16個のパスゲート
からなるグループの各々を制御するイネーブル回路から
構成される少なくとも1個の冗長選択回路を有してい
る。各パスゲートは1個のヒューズと直列接続してい
る。1個のパスゲート及びヒューズの各結合体はその他
の15個のものと並列に接続されている。従って、冗長
デコーダにおける列選択信号の経路内には単に1個のパ
スゲートが存在するに過ぎない。冗長選択回路がイネー
ブルされると、16のヒューズのうちの15個が焼切さ
れ、従って単に1つの列選択信号が冗長列へ接続される
に過ぎない。
コーダにおけるパスゲートの数を減少させた集積回路メ
モリ構成体が提供される。冗長デコーダがイネーブルさ
れると、それは1つの列選択信号を1つの冗長列へ接続
させる。本発明の冗長デコーダは、16個のパスゲート
からなるグループの各々を制御するイネーブル回路から
構成される少なくとも1個の冗長選択回路を有してい
る。各パスゲートは1個のヒューズと直列接続してい
る。1個のパスゲート及びヒューズの各結合体はその他
の15個のものと並列に接続されている。従って、冗長
デコーダにおける列選択信号の経路内には単に1個のパ
スゲートが存在するに過ぎない。冗長選択回路がイネー
ブルされると、16のヒューズのうちの15個が焼切さ
れ、従って単に1つの列選択信号が冗長列へ接続される
に過ぎない。
【0012】本発明の特徴の1つは、回路の複雑性を増
加させることなしに冗長列のアクセス速度を増加させて
いることである。本発明の別の特徴とするところは、冗
長デコーダの各冗長選択回路におけるトランジスタの数
を減少させていることである。本発明の更に別の利点と
するところは、冗長列選択回路が一次的列選択回路と同
様であるということである。
加させることなしに冗長列のアクセス速度を増加させて
いることである。本発明の別の特徴とするところは、冗
長デコーダの各冗長選択回路におけるトランジスタの数
を減少させていることである。本発明の更に別の利点と
するところは、冗長列選択回路が一次的列選択回路と同
様であるということである。
【0013】本発明の特に有効的な使用は同期型メモリ
装置においてである。冗長デコーダにおける冗長選択回
路内のパスゲートの減少は、トランジスタの数がより少
ないということ及び各パスゲートを介しての信号の伝搬
のためにクロックサイクルが必要であるという事実の両
方に起因して冗長列のアクセス時間を改善している。
装置においてである。冗長デコーダにおける冗長選択回
路内のパスゲートの減少は、トランジスタの数がより少
ないということ及び各パスゲートを介しての信号の伝搬
のためにクロックサイクルが必要であるという事実の両
方に起因して冗長列のアクセス時間を改善している。
【0014】
【発明の実施の形態】図1を参照すると、本発明の好適
実施例を組込むことの可能なメモリ装置10が示されて
いる。この例においては、メモリ装置10は32K×3
2バーストスタティックランダムアクセスメモリ(バー
ストSRAM)である。該メモリ装置は、そのメモリセ
ルを単一のブロック内又は複数個のブロック内に有する
ことが可能である。本発明の好適実施例においては、メ
モリ装置10は、偶数個のブロックを有している。本例
においては、32個のブロックB0 ,...B31が示さ
れている。
実施例を組込むことの可能なメモリ装置10が示されて
いる。この例においては、メモリ装置10は32K×3
2バーストスタティックランダムアクセスメモリ(バー
ストSRAM)である。該メモリ装置は、そのメモリセ
ルを単一のブロック内又は複数個のブロック内に有する
ことが可能である。本発明の好適実施例においては、メ
モリ装置10は、偶数個のブロックを有している。本例
においては、32個のブロックB0 ,...B31が示さ
れている。
【0015】ブロックB0 ,...B31は各々が8個の
ブロックからなる4つの象限Q0 ,Q1 ,Q2 ,Q3 へ
分割されている。マスターワード線デコーダ12がメモ
リ装置10の中心を貫通して走行している。マスターワ
ード線MWL0 ,MWL1 ,MWL2 ,MWL3 は各象
限を貫通して走行している。ローカルワード線デコーダ
LWD0 ,...LWD15は各対のブロックの間に位置
されている。
ブロックからなる4つの象限Q0 ,Q1 ,Q2 ,Q3 へ
分割されている。マスターワード線デコーダ12がメモ
リ装置10の中心を貫通して走行している。マスターワ
ード線MWL0 ,MWL1 ,MWL2 ,MWL3 は各象
限を貫通して走行している。ローカルワード線デコーダ
LWD0 ,...LWD15は各対のブロックの間に位置
されている。
【0016】メモリ装置10内のメモリセルは行及び列
の形態にグループ化されている。この例においては、従
来技術における如く、行は複数個のメモリセルがワード
線によって選択されるアレイ方向のことを意味してい
る。列は選択された行内のメモリセルが読取又は書込の
ために選択されるアレイ方向のことを意味している。
の形態にグループ化されている。この例においては、従
来技術における如く、行は複数個のメモリセルがワード
線によって選択されるアレイ方向のことを意味してい
る。列は選択された行内のメモリセルが読取又は書込の
ために選択されるアレイ方向のことを意味している。
【0017】図2は単一のメモリブロックB0 を示して
いる。各ブロックは8個の入力/出力グループを有して
おり、各グループはそれと関連する入力/出力マルチプ
レクサ回路I/O0 ,...I/O7 を有している。好
適実施例においては、各入力/出力グループは複数個の
メモリセルからなる16個の隣接する一次的列を有して
いる。従って、本例における如く、32個のブロックを
具備するメモリ装置は256個の入力/出力グループ及
び4,096個の列を有している。
いる。各ブロックは8個の入力/出力グループを有して
おり、各グループはそれと関連する入力/出力マルチプ
レクサ回路I/O0 ,...I/O7 を有している。好
適実施例においては、各入力/出力グループは複数個の
メモリセルからなる16個の隣接する一次的列を有して
いる。従って、本例における如く、32個のブロックを
具備するメモリ装置は256個の入力/出力グループ及
び4,096個の列を有している。
【0018】各入力/出力マルチプレクサ回路I/O
0 ,...I/O7 は1個の読取バス(真及び補元RB
T0 ,RBC0 ,...RBT7 ,RBC7 )及び1個
の書込バス(真及び補元WBT0 ,WBC0 ,...W
BT7 ,WBC7 )と夫々関連している。読取バスはセ
ンスアンプへ接続している。書込バスは書込ドライバへ
接続している。
0 ,...I/O7 は1個の読取バス(真及び補元RB
T0 ,RBC0 ,...RBT7 ,RBC7 )及び1個
の書込バス(真及び補元WBT0 ,WBC0 ,...W
BT7 ,WBC7 )と夫々関連している。読取バスはセ
ンスアンプへ接続している。書込バスは書込ドライバへ
接続している。
【0019】入力/出力マルチプレクサ回路は、そうで
なければその列へ接続されているビット線−真及びビッ
ト線−補元から、それと関連する一次的列の切断を可能
とさせる任意の従来の入力/出力マルチプレクサ回路と
することが可能である。本発明の好適実施例に基づく入
力/出力マルチプレクサ回路I/O0 を図3に示してあ
る。列選択信号22がPチャンネルトランジスタ11
4,118を駆動する。インバータ112を介して反転
された列選択信号22がNチャンネルトランジスタ20
3,120を駆動する。16個の列選択信号22、トラ
ンジスタ114,203,118,120,インバータ
112,及び各々が夫々16個のヒューズ126,12
8の1つと接続されている16個のビット線−真122
及びビット線−補元124が設けられている。これらの
16個の各々において、トランジスタ114の導通経路
はそれと関連するヒューズ126を介してビット線−真
122と読取バス−真RBT0 との間に接続されてい
る。トランジスタ203の導通経路は、それと関連する
ヒューズ126を介して、ビット線−真122と書込バ
ス−真WBT0 との間に接続されている。トランジスタ
118の導通経路は、それと関連するヒューズ128を
介して、ビット線−補元124と読取バス−補元RBC
0 との間に接続している。トランジスタ120の導通経
路は、それと関連するヒューズ128を介して、ビット
線−補元124と書込バス−補元WPC0との間に接続
している。入力/出力マルチプレクサ回路I/O0 にお
いて、読取バス−真RBT0 、補元RBC0 、及び書込
バス−真RBT0 及び補元WBC0は夫々1個設けられ
ているに過ぎない。
なければその列へ接続されているビット線−真及びビッ
ト線−補元から、それと関連する一次的列の切断を可能
とさせる任意の従来の入力/出力マルチプレクサ回路と
することが可能である。本発明の好適実施例に基づく入
力/出力マルチプレクサ回路I/O0 を図3に示してあ
る。列選択信号22がPチャンネルトランジスタ11
4,118を駆動する。インバータ112を介して反転
された列選択信号22がNチャンネルトランジスタ20
3,120を駆動する。16個の列選択信号22、トラ
ンジスタ114,203,118,120,インバータ
112,及び各々が夫々16個のヒューズ126,12
8の1つと接続されている16個のビット線−真122
及びビット線−補元124が設けられている。これらの
16個の各々において、トランジスタ114の導通経路
はそれと関連するヒューズ126を介してビット線−真
122と読取バス−真RBT0 との間に接続されてい
る。トランジスタ203の導通経路は、それと関連する
ヒューズ126を介して、ビット線−真122と書込バ
ス−真WBT0 との間に接続されている。トランジスタ
118の導通経路は、それと関連するヒューズ128を
介して、ビット線−補元124と読取バス−補元RBC
0 との間に接続している。トランジスタ120の導通経
路は、それと関連するヒューズ128を介して、ビット
線−補元124と書込バス−補元WPC0との間に接続
している。入力/出力マルチプレクサ回路I/O0 にお
いて、読取バス−真RBT0 、補元RBC0 、及び書込
バス−真RBT0 及び補元WBC0は夫々1個設けられ
ているに過ぎない。
【0020】メモリセル内に欠陥が発見された場合に
は、ビット線−真122及びビット線−補元124を入
力/出力マルチプレクサ回路の残部へ接続しているヒュ
ーズ126,128を焼切させてそれらを一次的メモリ
列から切断させる。それにより、冗長列がイネーブル即
ち動作可能状態とされてこの一次的列を置換させる。
は、ビット線−真122及びビット線−補元124を入
力/出力マルチプレクサ回路の残部へ接続しているヒュ
ーズ126,128を焼切させてそれらを一次的メモリ
列から切断させる。それにより、冗長列がイネーブル即
ち動作可能状態とされてこの一次的列を置換させる。
【0021】各ブロックは少なくとも1個の冗長メモリ
列を有している。冗長メモリ列の数は、欠陥性のメモリ
セルを有する列の蓋然的な数と各付加的な冗長列のコス
ト及び付加的なダイ空間とのバランスに基づいている。
本実施例においては、各ブロックに対して2つの冗長列
が付加されている。各ブロック内に冗長列が存在してい
るので、冗長ブロック選択回路は必要ではない。このこ
とは冗長アーキテクチュアのプログラミングオーバーヘ
ッドを減少させている。各ブロックへ冗長列を付加する
ことは、更に、一次的列と同一のローカルワード線デコ
ーダLWD0 から来るローカルワード線ドライバを使用
することを可能としており、そのことは、更に、プログ
ラミングオーバーヘッドを減少させている。
列を有している。冗長メモリ列の数は、欠陥性のメモリ
セルを有する列の蓋然的な数と各付加的な冗長列のコス
ト及び付加的なダイ空間とのバランスに基づいている。
本実施例においては、各ブロックに対して2つの冗長列
が付加されている。各ブロック内に冗長列が存在してい
るので、冗長ブロック選択回路は必要ではない。このこ
とは冗長アーキテクチュアのプログラミングオーバーヘ
ッドを減少させている。各ブロックへ冗長列を付加する
ことは、更に、一次的列と同一のローカルワード線デコ
ーダLWD0 から来るローカルワード線ドライバを使用
することを可能としており、そのことは、更に、プログ
ラミングオーバーヘッドを減少させている。
【0022】冗長デコーダ及び冗長入力/出力選択回路
は、冗長列を選択し且つそれらを適宜の読取及び書込バ
スへ接続させるために使用される。冗長デコーダ及び冗
長入力/出力選択回路は、冗長列がブロックB0 内のい
ずれかを置換させることを可能とする。図1において理
解されるように、冗長デコーダRD0 ,...RD15は
2つのブロック置きの間に配置されている。再度図2を
参照すると、各ブロックは8個の冗長入力/出力選択回
路RI/O0 ,...RI/O7 を有している。各入力
/出力グループは、それと関連しており且つ入力/出力
マルチプレクサ回路I/O0 ,...I/O7 と同じ読
取バス(真及び補元RBT0 ,RBC0,...RBT7
,RBC7 )及び書込バス(真及び補元RBT0 ,R
BC0 ,...RBT7 ,RBC7 )へ接続されている
冗長入力/出力選択回路RI/O0 ,...RI/O7
を有している。ブロックB0 内の冗長入力/出力選択回
路RI/O0 ,...RI/O7 の各々は、それと関連
する冗長デコーダRD0 を介して、ブロクB0 内の冗長
列の各々へ接続している。ブロックB0 と関連している
冗長デコーダRD0 はブロックB0 と関連している8個
の冗長入力/出力選択回路の全てを回路を駆動する。
は、冗長列を選択し且つそれらを適宜の読取及び書込バ
スへ接続させるために使用される。冗長デコーダ及び冗
長入力/出力選択回路は、冗長列がブロックB0 内のい
ずれかを置換させることを可能とする。図1において理
解されるように、冗長デコーダRD0 ,...RD15は
2つのブロック置きの間に配置されている。再度図2を
参照すると、各ブロックは8個の冗長入力/出力選択回
路RI/O0 ,...RI/O7 を有している。各入力
/出力グループは、それと関連しており且つ入力/出力
マルチプレクサ回路I/O0 ,...I/O7 と同じ読
取バス(真及び補元RBT0 ,RBC0,...RBT7
,RBC7 )及び書込バス(真及び補元RBT0 ,R
BC0 ,...RBT7 ,RBC7 )へ接続されている
冗長入力/出力選択回路RI/O0 ,...RI/O7
を有している。ブロックB0 内の冗長入力/出力選択回
路RI/O0 ,...RI/O7 の各々は、それと関連
する冗長デコーダRD0 を介して、ブロクB0 内の冗長
列の各々へ接続している。ブロックB0 と関連している
冗長デコーダRD0 はブロックB0 と関連している8個
の冗長入力/出力選択回路の全てを回路を駆動する。
【0023】図4aを参照して、冗長デコーダRD0 の
1つの配置について説明する。冗長デコーダRD0 はそ
れが関連する各ブロックの各冗長列に対して1個の冗長
選択回路を有している。本実施例においては、冗長レコ
ーダRD0 は2つのブロックB0 及びB1 と関連してお
り、その各ブロックは2個の冗長列を有している。従っ
て、冗長デコーダRD0 は4個の冗長選択回路RSC
0 ,RSC1 ,RSC2,RSC3 を有している。2個
の冗長選択回路RSC0 ,RSC1 は、夫々、冗長デコ
ーダRD0 の左側のブロックB0 の冗長列C0 ,C1 と
関連しており、且つ2個の冗長選択回路RSC0 ,RS
C1 は、夫々、冗長デコーダRD0 の右側のブロックB
1 の冗長列C0 ,C1 と関連している。
1つの配置について説明する。冗長デコーダRD0 はそ
れが関連する各ブロックの各冗長列に対して1個の冗長
選択回路を有している。本実施例においては、冗長レコ
ーダRD0 は2つのブロックB0 及びB1 と関連してお
り、その各ブロックは2個の冗長列を有している。従っ
て、冗長デコーダRD0 は4個の冗長選択回路RSC
0 ,RSC1 ,RSC2,RSC3 を有している。2個
の冗長選択回路RSC0 ,RSC1 は、夫々、冗長デコ
ーダRD0 の左側のブロックB0 の冗長列C0 ,C1 と
関連しており、且つ2個の冗長選択回路RSC0 ,RS
C1 は、夫々、冗長デコーダRD0 の右側のブロックB
1 の冗長列C0 ,C1 と関連している。
【0024】冗長デコーダRD0 はテスト制御信号2
0、パワーンオンリセット信号24、列選択信号22を
受取り、それらの信号の各々は冗長選択回路RSC0 へ
の入力として作用する。図4bを参照して、説明の便宜
上、冗長選択回路RSC0 の1つの配置を参照する。記
号「<0:15>」によって示されるように、冗長デコ
ーダRD0 内には列選択信号22が16個配置されてい
る。冗長選択回路はイネーブル回路30、テスト制御回
路40、パス要素424、ヒューズ427、分離回路5
0から構成されている。本発明の好適実施例において
は、パス要素424は導通経路を並列接続した相補的ト
ランジスタからなるパスゲートであるが、例えば単一ト
ランジスタ等の信号を通過させるためのコンポーネント
の組合わせ又は任意のその他の従来のコンポーネントを
使用することも可能である。各列選択信号に対して1個
のパス要素424(以後、パスゲート424とも言う)
及びヒューズ427が設けられている。各パスゲート4
24は1個のヒューズ427と直列接続されており、且
つ1個のヒューズ427と直列な1個のパスゲート42
4の16個の組合わせの各々は他の15個のものと並列
に接続されている。
0、パワーンオンリセット信号24、列選択信号22を
受取り、それらの信号の各々は冗長選択回路RSC0 へ
の入力として作用する。図4bを参照して、説明の便宜
上、冗長選択回路RSC0 の1つの配置を参照する。記
号「<0:15>」によって示されるように、冗長デコ
ーダRD0 内には列選択信号22が16個配置されてい
る。冗長選択回路はイネーブル回路30、テスト制御回
路40、パス要素424、ヒューズ427、分離回路5
0から構成されている。本発明の好適実施例において
は、パス要素424は導通経路を並列接続した相補的ト
ランジスタからなるパスゲートであるが、例えば単一ト
ランジスタ等の信号を通過させるためのコンポーネント
の組合わせ又は任意のその他の従来のコンポーネントを
使用することも可能である。各列選択信号に対して1個
のパス要素424(以後、パスゲート424とも言う)
及びヒューズ427が設けられている。各パスゲート4
24は1個のヒューズ427と直列接続されており、且
つ1個のヒューズ427と直列な1個のパスゲート42
4の16個の組合わせの各々は他の15個のものと並列
に接続されている。
【0025】1個の冗長列が欠陥を有する1個の一次的
(主要な)列を置換させる場合には、イネーブル回路に
おいてヒューズが焼切される。イネーブル回路30は冗
長選択回路をイネーブル即ち動作可能な状態とさせ且つ
パスゲート424を駆動する。ヒューズが焼切される
と、イネーブル回路はパスゲート424を駆動して列選
択信号22がパスゲート424を介して通過することを
可能とする。16個のヒューズ427のうちの15個が
焼切され、従って単に1個の列選択信号が冗長列及び冗
長入力/出力選択回路へ接続され、且つ単に1個の選択
信号22が冗長入力/出力選択回路へ接続される。
(主要な)列を置換させる場合には、イネーブル回路に
おいてヒューズが焼切される。イネーブル回路30は冗
長選択回路をイネーブル即ち動作可能な状態とさせ且つ
パスゲート424を駆動する。ヒューズが焼切される
と、イネーブル回路はパスゲート424を駆動して列選
択信号22がパスゲート424を介して通過することを
可能とする。16個のヒューズ427のうちの15個が
焼切され、従って単に1個の列選択信号が冗長列及び冗
長入力/出力選択回路へ接続され、且つ単に1個の選択
信号22が冗長入力/出力選択回路へ接続される。
【0026】図4bを参照して、冗長選択回路の詳細な
実施例について説明する。イネーブル回路30は、ヒュ
ーズ426、トランジスタ429、トランジスタ428
とインバータ445とから構成されている半ラッチ、及
びテスト制御回路40の一部でもある論理要素451を
有している。ヒューズ426はVccとノードN1との間
に接続されている。2つのトランジスタ428及び42
9の導通経路はノードN1と接地との間に接続されてい
る。トランジスタ429はパワーオンリセット信号によ
って駆動される。インバータ445の入力端はノードN
1へ接続している。インバータ445の出力端はトラン
ジスタ428を駆動し且つ論理要素451の入力端のう
ちの1つへ接続している。
実施例について説明する。イネーブル回路30は、ヒュ
ーズ426、トランジスタ429、トランジスタ428
とインバータ445とから構成されている半ラッチ、及
びテスト制御回路40の一部でもある論理要素451を
有している。ヒューズ426はVccとノードN1との間
に接続されている。2つのトランジスタ428及び42
9の導通経路はノードN1と接地との間に接続されてい
る。トランジスタ429はパワーオンリセット信号によ
って駆動される。インバータ445の入力端はノードN
1へ接続している。インバータ445の出力端はトラン
ジスタ428を駆動し且つ論理要素451の入力端のう
ちの1つへ接続している。
【0027】各パスゲート424は2個の相補的トラン
ジスタから構成されている。インバータ445の出力端
はパスゲートNチャンネルトランジスタ64を駆動す
る。論理要素451の出力端はパスゲートPチャンネル
トランジスタ62を駆動する。各列選択信号22は1個
のパスゲート424への入力である。各ヒューズ427
は1個のパスゲート424の出力端とノードN2との間
に接続している。1個のヒューズ427と直列している
1個のパスゲート424の16個の組合わせの各々は他
の15個のものと並列に接続している。
ジスタから構成されている。インバータ445の出力端
はパスゲートNチャンネルトランジスタ64を駆動す
る。論理要素451の出力端はパスゲートPチャンネル
トランジスタ62を駆動する。各列選択信号22は1個
のパスゲート424への入力である。各ヒューズ427
は1個のパスゲート424の出力端とノードN2との間
に接続している。1個のヒューズ427と直列している
1個のパスゲート424の16個の組合わせの各々は他
の15個のものと並列に接続している。
【0028】テスト制御回路40はテスト制御回路トラ
ンジスタ430及び論理要素451から構成されてい
る。上述したように、インバータ445の出力端は論理
要素451の入力端のうちの1つへ接続している。テス
ト制御信号は論理要素451への他の入力である。パス
ゲートPチャンネルトランジスタ62を駆動することに
加えて、論理要素451の出力端は、更に、テスト制御
回路トランジスタ430も駆動する。論理要素451は
以下の事項を確保する任意のゲートとすることが可能で
ある。即ち、(1)テスト制御回路トランジスタ430
は、列が選択されている場合に、列選択信号の状態と反
対の論理状態へノードN2の論理状態を駆動することは
なく、且つ(2)パスゲート424は、冗長選択回路が
イネーブルされる場合に(これは、イネーブル回路のヒ
ューズの出力状態に基づく)、それへ供給される入力を
導通させる。
ンジスタ430及び論理要素451から構成されてい
る。上述したように、インバータ445の出力端は論理
要素451の入力端のうちの1つへ接続している。テス
ト制御信号は論理要素451への他の入力である。パス
ゲートPチャンネルトランジスタ62を駆動することに
加えて、論理要素451の出力端は、更に、テスト制御
回路トランジスタ430も駆動する。論理要素451は
以下の事項を確保する任意のゲートとすることが可能で
ある。即ち、(1)テスト制御回路トランジスタ430
は、列が選択されている場合に、列選択信号の状態と反
対の論理状態へノードN2の論理状態を駆動することは
なく、且つ(2)パスゲート424は、冗長選択回路が
イネーブルされる場合に(これは、イネーブル回路のヒ
ューズの出力状態に基づく)、それへ供給される入力を
導通させる。
【0029】本発明の好適実施例に置いては、論理要素
451はNORゲートであり且つテスト制御回路トラン
ジスタ340はNチャンネルである。
451はNORゲートであり且つテスト制御回路トラン
ジスタ340はNチャンネルである。
【0030】分離回路は2入力NANDゲート433で
ある。NANDゲート433の第一入力端はノードN2
である。NANDゲート433の第二入力は分離信号2
60である。
ある。NANDゲート433の第一入力端はノードN2
である。NANDゲート433の第二入力は分離信号2
60である。
【0031】冗長選択回路の出力は、冗長列がアクセス
される場合に、低論理状態にあり、且つそれがアクセス
されることがないか又は冗長選択回路がイネーブルされ
ない場合には高論理状態にある。冗長列が一次的(主要
な)列を置換しない場合には、イネーブル回路30内の
ヒューズ425は不変のままであり且つVccをノードN
1へ接続させそれを高状態とさせる。これはインバータ
445によって反転されてインバータ445の出力を低
状態とさせ、それはパスゲートNチャンネルトランジス
タ64をターンオフさせる。該インバータの出力はNO
Rゲート451の入力である。テスト制御信号20は、
本回路がストレステストモードにない限り低状態であ
る。本回路がストレステストモードにない場合には、N
ORゲート451の両方の入力の論理状態は低状態であ
る。このことはパスゲートPチャンネルトランジスタ6
2をターンオフさせ、且つパスゲートNチャンネルトラ
ンジスタ64もオフであるので、パスゲート424はオ
フである。それは、更に、テスト制御回路Nチャンネル
トランジスタ430をターンオンさせ、ノードN2を低
状態とさせる。ノードN2はNANDゲート433の1
入力である。それは低状態であるので、冗長選択回路の
出力28でもある分離回路の出力28は高状態である。
このことは冗長入力/出力選択回路をターンオフさせ
る。
される場合に、低論理状態にあり、且つそれがアクセス
されることがないか又は冗長選択回路がイネーブルされ
ない場合には高論理状態にある。冗長列が一次的(主要
な)列を置換しない場合には、イネーブル回路30内の
ヒューズ425は不変のままであり且つVccをノードN
1へ接続させそれを高状態とさせる。これはインバータ
445によって反転されてインバータ445の出力を低
状態とさせ、それはパスゲートNチャンネルトランジス
タ64をターンオフさせる。該インバータの出力はNO
Rゲート451の入力である。テスト制御信号20は、
本回路がストレステストモードにない限り低状態であ
る。本回路がストレステストモードにない場合には、N
ORゲート451の両方の入力の論理状態は低状態であ
る。このことはパスゲートPチャンネルトランジスタ6
2をターンオフさせ、且つパスゲートNチャンネルトラ
ンジスタ64もオフであるので、パスゲート424はオ
フである。それは、更に、テスト制御回路Nチャンネル
トランジスタ430をターンオンさせ、ノードN2を低
状態とさせる。ノードN2はNANDゲート433の1
入力である。それは低状態であるので、冗長選択回路の
出力28でもある分離回路の出力28は高状態である。
このことは冗長入力/出力選択回路をターンオフさせ
る。
【0032】冗長列が一次的(主要な)列を置換する場
合には、ヒューズ426が焼切され、且つノードN1が
低状態である。パワーオンリセット信号及びトランジス
タ429は、半ラッチ32が適切な状態でパワーアップ
することを確保する。半ラッチ32はノードN1の状態
を低状態にラッチさせる。このことは、テスト制御信号
20の状態に拘らず、インバータ445の出力を高状態
とさせる。インバータ445の出力がパスゲートNチャ
ンネルトランジスタ64をターンオンさせる。インバー
タ445の出力端における高状態はNORゲート451
の出力端において低状態を発生し、そのことはパスゲー
トPチャンネルトランジスタ62をターンオンさせる。
パスゲートトランジスタ62,64の両方がオンしてい
るので、パスゲート424は列選択信号22を導通させ
る。16個のヒューズ427のうちの15個が焼切さ
れ、従って1個の列選択信号のみが冗長列へ接続され
る。NORゲート451の出力もテスト制御回路トラン
ジスタ430をターンオフさせ、ノードN2が列選択信
号22の状態となることを可能とする。ノードN2及び
分離信号260 はNANDゲート433の入力である。
分離信号260 は、センスアンプがクロック動作される
場合に低状態であり、且つそうでない場合には高状態で
ある。冗長選択回路の出力でもある分離回路50の出力
は、センスアンプがクロック動作される場合には高状態
であり、そのことは冗長入力/出力選択回路をターンオ
フさせる。分離増幅器がクロック動作されない場合に
は、即ち分離信号が高状態である場合には、NANDゲ
ート433の出力はノードN2の状態の反転したもので
ある。ノードN2の状態はそれと関連するヒューズが焼
切されていない1個の列選択信号22の状態である。従
って、分離信号260 が高状態である場合には、(1)
列選択信号22が高状態であり、その列がアクセスされ
ていることを表わし、冗長選択回路RSC0 の出力28
が低状態であって、冗長入力/出力選択回路RI/O0
をターンオンさせ、且つ(2)列選択信号22が低状態
であって、即ちその列がアクセスされておらず、冗長選
択回路RSC0 の出力28は高状態であって、冗長入力
/出力選択回路RI/O0 をターンオフさせる。
合には、ヒューズ426が焼切され、且つノードN1が
低状態である。パワーオンリセット信号及びトランジス
タ429は、半ラッチ32が適切な状態でパワーアップ
することを確保する。半ラッチ32はノードN1の状態
を低状態にラッチさせる。このことは、テスト制御信号
20の状態に拘らず、インバータ445の出力を高状態
とさせる。インバータ445の出力がパスゲートNチャ
ンネルトランジスタ64をターンオンさせる。インバー
タ445の出力端における高状態はNORゲート451
の出力端において低状態を発生し、そのことはパスゲー
トPチャンネルトランジスタ62をターンオンさせる。
パスゲートトランジスタ62,64の両方がオンしてい
るので、パスゲート424は列選択信号22を導通させ
る。16個のヒューズ427のうちの15個が焼切さ
れ、従って1個の列選択信号のみが冗長列へ接続され
る。NORゲート451の出力もテスト制御回路トラン
ジスタ430をターンオフさせ、ノードN2が列選択信
号22の状態となることを可能とする。ノードN2及び
分離信号260 はNANDゲート433の入力である。
分離信号260 は、センスアンプがクロック動作される
場合に低状態であり、且つそうでない場合には高状態で
ある。冗長選択回路の出力でもある分離回路50の出力
は、センスアンプがクロック動作される場合には高状態
であり、そのことは冗長入力/出力選択回路をターンオ
フさせる。分離増幅器がクロック動作されない場合に
は、即ち分離信号が高状態である場合には、NANDゲ
ート433の出力はノードN2の状態の反転したもので
ある。ノードN2の状態はそれと関連するヒューズが焼
切されていない1個の列選択信号22の状態である。従
って、分離信号260 が高状態である場合には、(1)
列選択信号22が高状態であり、その列がアクセスされ
ていることを表わし、冗長選択回路RSC0 の出力28
が低状態であって、冗長入力/出力選択回路RI/O0
をターンオンさせ、且つ(2)列選択信号22が低状態
であって、即ちその列がアクセスされておらず、冗長選
択回路RSC0 の出力28は高状態であって、冗長入力
/出力選択回路RI/O0 をターンオフさせる。
【0033】全ての入力/出力グループに対して、対応
する冗長入力/出力選択回路が設けられている。各入力
/出力グループは、1個のデータ入力/出力ビットに対
応する隣接する列から構成されている。冗長ビット線
(真及び補元)は、各冗長入力/出力選択回路へ接続し
ている。冗長デコーダRD0 はブロックB0 内の冗長入
力/出力選択回路の全てを制御する。冗長デコーダRD
0 の出力28,29はブロックB0 内の冗長入力/出力
選択回路RI/O0 ,...RI/O7 の全てに共通で
ある。1個の冗長列をイネーブルさせる場合に、典型的
に、他の7個の冗長入力/出力選択回路におけるヒュー
ズを焼切させることによって、7個の冗長入力/出力選
択回路をイネーブルされた冗長列から切断させる。欠陥
を有する一次的(主要な)列を含む入力/出力グループ
と関連する冗長入力/出力選択回路のみがイネーブルさ
れたメモリ列と接続されたまま残存する。従って、1個
の冗長入力/出力選択回路のみがイネーブルされた列へ
接続される。イネーブルされた冗長列から冗長列を切断
させることを可能とする任意の冗長入力/出力選択回路
を使用することが可能である。本願の基礎となっている
米国特許出願と同日に出願されており本願出願人に譲渡
されている米国特許出願(代理人ドケット番号95−C
−143)においては、このような冗長入力/出力選択
回路の好適実施例が記載されており、それを図5に示し
てある。
する冗長入力/出力選択回路が設けられている。各入力
/出力グループは、1個のデータ入力/出力ビットに対
応する隣接する列から構成されている。冗長ビット線
(真及び補元)は、各冗長入力/出力選択回路へ接続し
ている。冗長デコーダRD0 はブロックB0 内の冗長入
力/出力選択回路の全てを制御する。冗長デコーダRD
0 の出力28,29はブロックB0 内の冗長入力/出力
選択回路RI/O0 ,...RI/O7 の全てに共通で
ある。1個の冗長列をイネーブルさせる場合に、典型的
に、他の7個の冗長入力/出力選択回路におけるヒュー
ズを焼切させることによって、7個の冗長入力/出力選
択回路をイネーブルされた冗長列から切断させる。欠陥
を有する一次的(主要な)列を含む入力/出力グループ
と関連する冗長入力/出力選択回路のみがイネーブルさ
れたメモリ列と接続されたまま残存する。従って、1個
の冗長入力/出力選択回路のみがイネーブルされた列へ
接続される。イネーブルされた冗長列から冗長列を切断
させることを可能とする任意の冗長入力/出力選択回路
を使用することが可能である。本願の基礎となっている
米国特許出願と同日に出願されており本願出願人に譲渡
されている米国特許出願(代理人ドケット番号95−C
−143)においては、このような冗長入力/出力選択
回路の好適実施例が記載されており、それを図5に示し
てある。
【0034】図5を参照して冗長入力/出力選択回路R
I/O0 の好適実施例について説明する。各冗長入力/
出力選択回路は、B0 内の各冗長列に対し1個の冗長入
力/出力回路80を有している。従って、この実施例に
おいては、冗長入力/出力選択回路RI/O0 は2個の
冗長入力/出力回路800 ,801 を有している。
I/O0 の好適実施例について説明する。各冗長入力/
出力選択回路は、B0 内の各冗長列に対し1個の冗長入
力/出力回路80を有している。従って、この実施例に
おいては、冗長入力/出力選択回路RI/O0 は2個の
冗長入力/出力回路800 ,801 を有している。
【0035】好適実施例に基づく冗長入力/出力回路8
00 に付いて詳細に説明する。入力信号28がPチャン
ネルトランジスタ201,204を駆動する。インバー
タ218によって反転される入力信号28はNチャンネ
ルトランジスタ203,206を駆動する。第一トラン
ジスタ201の導通経路は、冗長ビット線−真86へ接
続されている第一ビット線ヒューズ219と、例えばヒ
ューズ等の第一の永久的にプログラム可能な選択要素2
24(以後、ヒューズ224とも言う)との間に接続さ
れている。ヒューズ224は、読取バス−真RBD0 へ
接続している。第二トランジスタ204の導通経路は、
冗長ビット線−補元84へ接続されている第二ヒューズ
220と、読取バス−補元RBC0 へ接続されている例
えばヒューズ等の第二の永久的にプログラム可能な選択
要素223(以後、ヒューズ223とも言う)との間に
接続されている。第三トランジスタ203の導通経路
は、第一ビット線ヒューズ219を介して冗長ビット線
−真86と書込バス−真RBT0 との間に接続してい
る。第四トランジスタ206の導通経路は、第二ヒュー
ズ220を介して冗長ビット線−補元84と書込バス−
補元WBC0 との間に接続している。1つの読取バス−
真RBT0 ,...RBT7 及び補元RBC0 ,...
RBC7 ,及び1つの書込バス−真RBT0 ,...R
BT7 及び補元RBC0 ,...RBC7 は、1つの冗
長入力出力選択回路RI/O0 ,...RI/O7 へ夫
々対応している。
00 に付いて詳細に説明する。入力信号28がPチャン
ネルトランジスタ201,204を駆動する。インバー
タ218によって反転される入力信号28はNチャンネ
ルトランジスタ203,206を駆動する。第一トラン
ジスタ201の導通経路は、冗長ビット線−真86へ接
続されている第一ビット線ヒューズ219と、例えばヒ
ューズ等の第一の永久的にプログラム可能な選択要素2
24(以後、ヒューズ224とも言う)との間に接続さ
れている。ヒューズ224は、読取バス−真RBD0 へ
接続している。第二トランジスタ204の導通経路は、
冗長ビット線−補元84へ接続されている第二ヒューズ
220と、読取バス−補元RBC0 へ接続されている例
えばヒューズ等の第二の永久的にプログラム可能な選択
要素223(以後、ヒューズ223とも言う)との間に
接続されている。第三トランジスタ203の導通経路
は、第一ビット線ヒューズ219を介して冗長ビット線
−真86と書込バス−真RBT0 との間に接続してい
る。第四トランジスタ206の導通経路は、第二ヒュー
ズ220を介して冗長ビット線−補元84と書込バス−
補元WBC0 との間に接続している。1つの読取バス−
真RBT0 ,...RBT7 及び補元RBC0 ,...
RBC7 ,及び1つの書込バス−真RBT0 ,...R
BT7 及び補元RBC0 ,...RBC7 は、1つの冗
長入力出力選択回路RI/O0 ,...RI/O7 へ夫
々対応している。
【0036】各冗長入力/出力回路800 は、3個のト
ランジスタ70,72,76を有する平衡/プレチャー
ジ回路76へ接続している。トランジスタ70,74の
導通経路は、Vccと、夫々、冗長ビット線−真86及び
冗長ビット線−補元84との間に接続されている。トラ
ンジスタ72の導通経路は、冗長ビット線−真86と冗
長ビット線−補元84との間に接続されている。トラン
ジスタ70,72,74の全ては平衡/プレチャージ入
力78によって制御される。冗長入力/出力回路800
を冗長ビット線へ接続しているヒューズ219,220
が不変のままである場合には、ノードN1及びN2は各
サイクルの間にトランジスタ70,72,74を介して
適宜の論理状態へプレチャージされる。然しながら、冗
長入力/出力回路を冗長ビット線へ接続しているヒュー
ズ219,220が焼切されている場合には、トランジ
スタ70,72,74は冗長入力/出力回路800 から
切断され、且つサイクル間において適宜の論理状態へプ
レチャージされることはない。冗長列に対して平衡/プ
レチャージ回路76は1個配置されている。各平衡/プ
レチャージ回路76は冗長入力/出力選択回路RI/O
0 ,...RI/O7 の各々へ接続されている。
ランジスタ70,72,76を有する平衡/プレチャー
ジ回路76へ接続している。トランジスタ70,74の
導通経路は、Vccと、夫々、冗長ビット線−真86及び
冗長ビット線−補元84との間に接続されている。トラ
ンジスタ72の導通経路は、冗長ビット線−真86と冗
長ビット線−補元84との間に接続されている。トラン
ジスタ70,72,74の全ては平衡/プレチャージ入
力78によって制御される。冗長入力/出力回路800
を冗長ビット線へ接続しているヒューズ219,220
が不変のままである場合には、ノードN1及びN2は各
サイクルの間にトランジスタ70,72,74を介して
適宜の論理状態へプレチャージされる。然しながら、冗
長入力/出力回路を冗長ビット線へ接続しているヒュー
ズ219,220が焼切されている場合には、トランジ
スタ70,72,74は冗長入力/出力回路800 から
切断され、且つサイクル間において適宜の論理状態へプ
レチャージされることはない。冗長列に対して平衡/プ
レチャージ回路76は1個配置されている。各平衡/プ
レチャージ回路76は冗長入力/出力選択回路RI/O
0 ,...RI/O7 の各々へ接続されている。
【0037】冗長列、例えばC0 をイネーブル即ち動作
可能状態とさせる場合、8個の冗長入力/出力選択回路
のうちの7個が、冗長入力/出力回路800 を冗長ビッ
ト線−真86及び冗長ビット線−補元84へ接続させて
いるヒューズ219,220を焼切することによって、
イネーブルされる冗長列C0 から切断される。置換され
る一次的(主要な)メモリ列を持った入力/出力マルチ
プレクサ回路I/O0と関連する冗長入力/出力選択回
路RI/O0 は冗長ビット線へ接続されたまま残存す
る。
可能状態とさせる場合、8個の冗長入力/出力選択回路
のうちの7個が、冗長入力/出力回路800 を冗長ビッ
ト線−真86及び冗長ビット線−補元84へ接続させて
いるヒューズ219,220を焼切することによって、
イネーブルされる冗長列C0 から切断される。置換され
る一次的(主要な)メモリ列を持った入力/出力マルチ
プレクサ回路I/O0と関連する冗長入力/出力選択回
路RI/O0 は冗長ビット線へ接続されたまま残存す
る。
【0038】冗長ビット線から切断される7個の冗長入
力/出力選択回路RI/O0 ,RI/O2 ,RI/O
3 ,RI/O4 ,RI/O5 ,RI/O6 ,RI/O7
においては、冗長入力/出力回路800 を読取バス−真
RBT0 ,...RBT7 及び補元RBC0 ,...R
BC7 へ接続させているヒューズ223及び224が焼
切される。このことは、冗長入力/出力回路800 を読
取バス−真RBT0 ,...RBT7 及び補元RBC
0 ,...RBC7 から切断させる。切断された7個の
冗長入力/出力選択回路RI/O1 ,RI/O2 ,RI
/O3 ,RI/O4,RI/O5 ,RI/O6 ,RI/
O7 の冗長入力/出力回路800 のノードN1及びN2
上の論理状態は、今や、トランジスタ201及び204
を介して読取バス(真及び補元RBT0 ,...RBT
7 ,RBC0 ...,RBT7 )へ通過することは不可
能であり且つ冗長入力/出力選択回路RI/O1 ,RI
/O2,RI/O3 ,RI/O4 ,RI/O5 ,RI/
O6 ,RI/O7 と関連している入力/出力グループI
/O1 ,I/O2 ,I/O3 ,I/O4 ,I/O5 ,I
/O6 ,I/O7 における一次的(主要な)列から読み
取られるデータを遅滞化させるか又は崩壊させることは
ない。
力/出力選択回路RI/O0 ,RI/O2 ,RI/O
3 ,RI/O4 ,RI/O5 ,RI/O6 ,RI/O7
においては、冗長入力/出力回路800 を読取バス−真
RBT0 ,...RBT7 及び補元RBC0 ,...R
BC7 へ接続させているヒューズ223及び224が焼
切される。このことは、冗長入力/出力回路800 を読
取バス−真RBT0 ,...RBT7 及び補元RBC
0 ,...RBC7 から切断させる。切断された7個の
冗長入力/出力選択回路RI/O1 ,RI/O2 ,RI
/O3 ,RI/O4,RI/O5 ,RI/O6 ,RI/
O7 の冗長入力/出力回路800 のノードN1及びN2
上の論理状態は、今や、トランジスタ201及び204
を介して読取バス(真及び補元RBT0 ,...RBT
7 ,RBC0 ...,RBT7 )へ通過することは不可
能であり且つ冗長入力/出力選択回路RI/O1 ,RI
/O2,RI/O3 ,RI/O4 ,RI/O5 ,RI/
O6 ,RI/O7 と関連している入力/出力グループI
/O1 ,I/O2 ,I/O3 ,I/O4 ,I/O5 ,I
/O6 ,I/O7 における一次的(主要な)列から読み
取られるデータを遅滞化させるか又は崩壊させることは
ない。
【0039】従って、本発明は、冗長デコーダにおける
パスゲートの数を減少させている。このことは、冗長列
へのアクセスをより迅速なものとさせており且つ冗長回
路の複雑性を減少させている。それは、列選択信号が各
パスゲートを介して通過するためにクロックサイクルを
必要とする同期型回路において特に有効である。
パスゲートの数を減少させている。このことは、冗長列
へのアクセスをより迅速なものとさせており且つ冗長回
路の複雑性を減少させている。それは、列選択信号が各
パスゲートを介して通過するためにクロックサイクルを
必要とする同期型回路において特に有効である。
【0040】このことは上述した冗長デコーダによって
達成される。冗長デコーダは、アドレス信号に応答して
冗長メモリセルを選択する。それは1つ又はそれ以上の
冗長選択回路を有している。その各々は、(1)第一ヒ
ューズの状態に応答して冗長選択回路がイネーブルされ
るか否かを表わす出力を与えるイネーブル回路、(2)
並列接続された複数個のパス要素であって、その各々が
冗長選択回路がイネーブルされていることを表わすイネ
ーブル回路に応答して導通状態であるように前記イネー
ブル回路の出力端に結合した制御端子と導通経路とを具
備する複数個のパス要素、(3)複数個のヒューズであ
って、その各々が前記冗長選択回路の入力端と出力端と
の間において1個のパス要素の導通経路と直列接続して
おり、開成された場合に、前記入力端を前記出力端から
切断させる複数個のヒューズ、を有している。該複数個
のパス要素の各々の入力端は列アドレス信号に対応する
1本のアドレス線へ結合している。冗長選択回路の入力
端の経路は、該複数個のヒューズのうちの1つと直列接
続している該複数個のパス要素のうちの1つのみから構
成されている。
達成される。冗長デコーダは、アドレス信号に応答して
冗長メモリセルを選択する。それは1つ又はそれ以上の
冗長選択回路を有している。その各々は、(1)第一ヒ
ューズの状態に応答して冗長選択回路がイネーブルされ
るか否かを表わす出力を与えるイネーブル回路、(2)
並列接続された複数個のパス要素であって、その各々が
冗長選択回路がイネーブルされていることを表わすイネ
ーブル回路に応答して導通状態であるように前記イネー
ブル回路の出力端に結合した制御端子と導通経路とを具
備する複数個のパス要素、(3)複数個のヒューズであ
って、その各々が前記冗長選択回路の入力端と出力端と
の間において1個のパス要素の導通経路と直列接続して
おり、開成された場合に、前記入力端を前記出力端から
切断させる複数個のヒューズ、を有している。該複数個
のパス要素の各々の入力端は列アドレス信号に対応する
1本のアドレス線へ結合している。冗長選択回路の入力
端の経路は、該複数個のヒューズのうちの1つと直列接
続している該複数個のパス要素のうちの1つのみから構
成されている。
【0041】本冗長デコーダは、行及び列の形態に配列
させた複数個の一次的(主要な)メモリセル及び複数個
の冗長メモリセルと共にメモリ内に設けることが可能で
ある。該メモリは、更に、一次的メモリセルへアクセス
するためのアクセス回路及びアドレス信号に応答して冗
長メモリセルを選択する冗長デコーダを有することが可
能である。
させた複数個の一次的(主要な)メモリセル及び複数個
の冗長メモリセルと共にメモリ内に設けることが可能で
ある。該メモリは、更に、一次的メモリセルへアクセス
するためのアクセス回路及びアドレス信号に応答して冗
長メモリセルを選択する冗長デコーダを有することが可
能である。
【0042】該メモリは、更に、1個又はそれ以上の冗
長入力/出力回路を具備する上述した冗長入力/出力選
択回路を有することが可能である。各冗長入力/出力回
路が冗長入力/出力回路を読取バス−真から切断させる
ための該位置の永久的にプログラム可能な選択要素を有
しており、且つ冗長入力/出力回路を読取バス−補元か
ら切断させるための第二の永久的にプログラム可能な選
択要素を有している。各冗長入力/出力選択回路は、更
に、該冗長入力/出力回路をプレチャージさせるため
に、それに結合されている少なくとも1個の平衡/プレ
チャージ回路を有している。各平衡/プレチャージ回路
76は冗長入力/出力選択回路RI/O0,...RI
/O7 の各々へ接続している。第一及び第二の永久的に
プログラム可能な選択要素は、欠陥を有するメモリセル
を持った入力/出力グループと関連することのない冗長
入力/出力選択回路内のイネーブルされた冗長列へ結合
されている各冗長入力/出力回路内の読取バス−真及び
読取バス−補元から冗長入力/出力回路を切断させるこ
とが可能である。
長入力/出力回路を具備する上述した冗長入力/出力選
択回路を有することが可能である。各冗長入力/出力回
路が冗長入力/出力回路を読取バス−真から切断させる
ための該位置の永久的にプログラム可能な選択要素を有
しており、且つ冗長入力/出力回路を読取バス−補元か
ら切断させるための第二の永久的にプログラム可能な選
択要素を有している。各冗長入力/出力選択回路は、更
に、該冗長入力/出力回路をプレチャージさせるため
に、それに結合されている少なくとも1個の平衡/プレ
チャージ回路を有している。各平衡/プレチャージ回路
76は冗長入力/出力選択回路RI/O0,...RI
/O7 の各々へ接続している。第一及び第二の永久的に
プログラム可能な選択要素は、欠陥を有するメモリセル
を持った入力/出力グループと関連することのない冗長
入力/出力選択回路内のイネーブルされた冗長列へ結合
されている各冗長入力/出力回路内の読取バス−真及び
読取バス−補元から冗長入力/出力回路を切断させるこ
とが可能である。
【0043】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明をSRAMに関連して説明したが、
本発明は冗長列を有するメモリアレイを持ったメモリ
や、リードオンリメモリ、FIFO、DRAM、EPR
OM、EEPROM等のその他のタイプのメモリ、及び
マイクロプロセサ及び埋込型のメモリを有するその他の
装置において、本発明の範囲を逸脱することなしに、使
用することが可能であることはもちろんである。更に、
本発明の技術的範囲を逸脱することなしに、ヒューズの
代りにアンチヒューズ、非揮発性ラッチ、又はその他の
永久的にプログラム可能な選択技術を使用することも可
能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明をSRAMに関連して説明したが、
本発明は冗長列を有するメモリアレイを持ったメモリ
や、リードオンリメモリ、FIFO、DRAM、EPR
OM、EEPROM等のその他のタイプのメモリ、及び
マイクロプロセサ及び埋込型のメモリを有するその他の
装置において、本発明の範囲を逸脱することなしに、使
用することが可能であることはもちろんである。更に、
本発明の技術的範囲を逸脱することなしに、ヒューズの
代りにアンチヒューズ、非揮発性ラッチ、又はその他の
永久的にプログラム可能な選択技術を使用することも可
能である。
【図1a】 集積回路メモリを示した図1の左半分の概
略ブロック図。
略ブロック図。
【図1b】 図1の集積回路メモリの右半分の概略ブロ
ック図。
ック図。
【図2】 図1の集積回路メモリにおける1個のブロッ
クの構成を示した概略ブロック図。
クの構成を示した概略ブロック図。
【図3】 複数個のメモリセルからなる一次的(主要
な)列に対する入力/出力マルチプレクサ回路を示した
概略図。
な)列に対する入力/出力マルチプレクサ回路を示した
概略図。
【図4a】 本発明の一実施例に基づく冗長デコーダを
示した概略図。
示した概略図。
【図4b】 本発明の一実施例に基づく冗長選択回路を
示した概略図。
示した概略図。
【図5】 冗長入力/出力選択回路を示した概略図。
10 メモリ装置 12 マスターワード線デコーダ 22 列選択信号 30 イネーブル回路 40 テスト制御回路 50 分離回路 114,118 Pチャンネルトランジスタ 120,203 Nチャンネルトランジスタ 122 ビット線−真 124 ビット線−補元 126,128 ヒューズ 424 パス要素 427 ヒューズ B メモリブロック I/O 入力/出力マルチプレクサ回路 RBT 読取バス−真 RBC 読取バス−補元 WBT 書込バス−真 WBC 書込バス−補元 MWL マスターワード線 LWD ローカルワード線デコーダ RD 冗長デコーダ RI/O 冗長入力/出力選択回路 RSC 冗長選択回路 C 冗長列
Claims (56)
- 【請求項1】 アドレス信号に応答する冗長メモリセル
を選択する冗長デコーダにおいて、1個又はそれ以上の
冗長選択回路が設けられており、その各々が、 第一の永久的にプログラム可能な選択要素を有してお
り、前記第一の永久的にプログラム可能な選択要素の状
態に応答して前記冗長選択回路がイネーブルされるか否
かを表わす出力を与えるイネーブル回路、 各々が導通経路を有しており且つ前記イネーブル回路が
前記冗長選択回路がイネーブルされていることを表わす
ことに応答して導通状態となるように前記イネーブル回
路の出力端へ結合されている制御端子を具備している並
列接続された複数個のパス要素、 各々が前記冗長選択回路の入力端と出力端との間に1個
のパス要素の導通経路と直列接続されており開成された
場合に前記入力端を前記出力端から切断させる複数個の
永久的にプログラム可能な選択要素、を有しており、前
記複数個のパス要素の各々の前記入力端が列アドレス信
号に対応する1個のアドレス線へ結合しており、且つ前
記冗長選択回路の前記入力端の経路が前記複数個の永久
的にプログラム可能な選択要素のうちの1つと直列接続
している前記複数個のパス要素のうちの1つのみから構
成されている、ことを特徴とする冗長デコーダ。 - 【請求項2】 請求項1において、前記複数個の永久的
にプログラム可能な選択要素の各1つがヒューズを有し
ており、且つ前記複数個のヒューズの内の1つを除く各
ヒューズが焼切されていることを特徴とする冗長デコー
ダ。 - 【請求項3】 請求項1において、前記冗長デコーダ内
の冗長選択回路の数が1ブロックのメモリと関連する冗
長列の数と等しいことを特徴とする冗長デコーダ。 - 【請求項4】 請求項1において、前記冗長デコーダに
おける冗長選択回路の数が2つの隣接するブロックのメ
モリと関連する冗長列の数と等しいことを特徴とする冗
長デコーダ。 - 【請求項5】 請求項1において、前記冗長選択回路
が、更に、接続されている各冗長メモリセルをテスト制
御信号に応答してストレステストモードとさせるための
テスト制御回路を有していることを特徴とする冗長デコ
ーダ。 - 【請求項6】 請求項1において、前記冗長選択回路
が、更に、センス分離信号に応答して前記冗長メモリセ
ルを分離させるための分離回路を有していることを特徴
とする冗長デコーダ。 - 【請求項7】 請求項1において、前記冗長選択回路に
おける前記各パス要素が、導通経路を並列接続した相補
的トランジスタからなるパスゲートを有していることを
特徴とする冗長デコーダ。 - 【請求項8】 アドレス信号に応答して冗長メモリセル
を選択する冗長デコーダにおいて、1個又はそれ以上の
冗長選択回路が設けられており、その各々が、 第一ヒューズを有しており、前記第一ヒューズの状態に
応答して前記冗長選択回路がイネーブルされているか否
かを表わす出力を与えるイネーブル回路、 各々が導通経路を具備しており、且つ前記イネーブル回
路が前記冗長選択回路がイネーブルされていることを表
わすことに応答して導通状態であるように前記イネーブ
ル回路の出力端へ結合している制御端子を具備しており
並列接続されている複数個のパスゲート、 複数個のヒューズ、を有しており、前記複数個のヒュー
ズの各々が前記冗長選択回路の入力端と出力端の間にお
いて1個のパスゲートの導通経路と単独的に直列接続さ
れており、開成された場合に、前記入力端を前記出力端
から切断させることを特徴とする冗長デコーダ。 - 【請求項9】 請求項8において、前記複数個のヒュー
ズにおける1つを除いて各ヒューズが焼切されているこ
とを特徴とする冗長デコーダ。 - 【請求項10】 請求項8において、前記複数個のパス
ゲートの各々の入力端が列アドレス信号に対応する1本
のアドレス線へ結合していることを特徴とする冗長デコ
ーダ。 - 【請求項11】 請求項10において、前記冗長デコー
ダにおける冗長選択回路の数が1ブロックのメモリと関
連する冗長列の数と等しいことを特徴とする冗長デコー
ダ。 - 【請求項12】 請求項10において、前記冗長デコー
ダにおける冗長選択回路の数が、2つの隣接するブロッ
クのメモリと関連する冗長列の数と等しいことを特徴と
する冗長デコーダ。 - 【請求項13】 請求項8において、前記冗長選択回路
が、更に、テスト制御信号に応答して各冗長メモリセル
をストレステストモードとさせるテスト制御信号を有す
ることを特徴とする冗長デコーダ。 - 【請求項14】 請求項8において、前記冗長選択回路
が、更に、センス分離信号に応答して前記冗長メモリセ
ルを分離させる分離回路を有していることを特徴とする
冗長デコーダ。 - 【請求項15】 請求項8において、前記冗長選択回路
内の前記各パスゲートが、導通経路を並列接続させた相
補的トランジスタを有していることを特徴とする冗長デ
コータ。 - 【請求項16】 メモリにおいて、 行および列の形態に複数個の一次的メモリセルが配列さ
れており、 一次的メモリセルへアクセスするためのアクセス回路が
設けられており、 複数個の冗長メモリセルが設けられており、 アドレス信号に応答して冗長メモリセルを選択する冗長
デコーダが設けられており、前記冗長デコーダは少なく
とも1個の冗長選択回路を有しており、前記各冗長選択
回路が、 第一ヒューズを有しており、前記第一ヒューズの状態に
応答して前記冗長選択回路がイネーブルされているか否
かを表わす出力を与えるイネーブル回路、 各々が導通経路を具備しており、且つ前記イネーブル回
路が前記冗長選択回路がイネーブルされていることを表
わすことに応答して導通状態となるように前記イネーブ
ル回路の出力端へ結合している制御端子を具備しており
並列接続されている複数個のパス要素、 複数個のヒューズ、を有しており、前記複数個のヒュー
ズのうちの各々が前記冗長選択回路の入力端と出力端と
の間において1個のパス要素の導通経路と単独的に直列
接続しており、開成された場合に、前記入力端を前記出
力端から切断させることを特徴とするメモリ。 - 【請求項17】 請求項16において、前記複数個のヒ
ューズにおける1個を除く各ヒューズが焼切されている
ことを特徴とするメモリ。 - 【請求項18】 請求項16において、アクセス回路が
入力/出力マルチプレクサ回路を有していることを特徴
とするメモリ。 - 【請求項19】 請求項16において、前記一次的メモ
リセルの前記行及び列が少なくとも1個のブロックへグ
ループ化されており、前記各ブロックが複数個の入力/
出力グループへ分割されていることを特徴とするメモ
リ。 - 【請求項20】 請求項19において、前記複数個の入
力/出力グループの各々が複数個の列を有していること
を特徴とするメモリ。 - 【請求項21】 請求項16において、前記複数個のパ
ス要素の各々の入力端が列アドレス信号に対応する1個
のアドレス線へ結合していることを特徴とするメモリ。 - 【請求項22】 請求項21において、更に、複数個の
冗長入力/出力選択回路を有しており、1個の冗長入力
/出力選択回路が各入力/出力グループ内に設けられて
おり、且つ各冗長入力/出力選択回路が前記入力/出力
グループを含むブロックと関連する各冗長列へ結合され
ていることを特徴とするメモリ。 - 【請求項23】 請求項21において、前記冗長デコー
ダ内の前記冗長選択回路の数が前記1個のブロックと関
連する冗長列の数と等しいことを特徴とするメモリ。 - 【請求項24】 請求項21において、前記冗長デコー
ダ内の冗長選択回路の数が2個の隣接するブロックのメ
モリと関連する冗長列の数と等しいことを特徴とするメ
モリ。 - 【請求項25】 請求項16において、前記冗長選択回
路が、更に、テスト制御信号に応答して各冗長メモリセ
ルをストレステストモードとさせるテスト制御回路を有
していることを特徴とするメモリ。 - 【請求項26】 請求項16において、前記冗長選択回
路が、更に、センス分離信号に応答して前記冗長メモリ
セルを分離させる分離回路を有していることを特徴とす
るメモリ。 - 【請求項27】 請求項16において、前記各パス要素
が導通経路を並列接続した相補的トランジスタを具備す
るパスゲートを有していることを特徴とするメモリ。 - 【請求項28】 請求項16において、前記複数個の一
次的メモリセル及び前記複数個の冗長メモリセルが同期
的ランダムアクセスメモリを有していることを特徴とす
るメモリ。 - 【請求項29】 修正回路メモリ装置の冗長構成体にお
いて、 行及び列の形態に配列した複数個の一次的メモリセル、 一次的メモリセルへアクセスするためのアクセス回路、 複数個の冗長メモリセル、 アドレス信号に応答して冗長メモリセルをアクセスする
ための少なくとも1個の冗長選択回路を有する冗長デコ
ーダ、を有しており、前記冗長デコーダが、 前記冗長選択回路をイネーブルさせるための第一ヒュー
ズ、 第一トランジスタとインバータとから構成されており前
記冗長選択回路がイネーブルされた場合に前記第一ヒュ
ーズの出力及び前記論理状態をラッチングするための半
ラッチ、 導通経路を前記第一ヒューズと接地との間に接続してお
り且つ前記半ラッチをパワー時に適切な論理状態とさせ
るためにパワーオンリセット信号によって制御される第
二トランジスタ、 前記インバータへ結合した第一入力端と、テスト制御信
号へ結合される第二入力端と、出力端とを具備する論理
要素、 前記論理要素の出力端へ結合している制御端子を具備し
ており、前記テスト制御信号及び前記冗長選択回路がイ
ネーブルされていないことに応答して前記冗長列が選択
されないことを確保するための第三トランジスタ、 導通経路を並列接続している相補的トランジスタを有し
ており並列接続されている複数個のパスゲートであっ
て、各々が導通経路を具備しており且つ前記イネーブル
回路が前記冗長選択回路がイネーブルされていることを
表わすことに応答して前記パスゲートが導通状態となる
ように前記インバータの出力端へ結合している制御端子
及び前記論理要素の出力端へ結合している制御端子を具
備する複数個のパスゲート、 複数個のヒューズであって、各々が前記冗長選択回路の
入力端と出力端との間において1個のパスゲートの導通
経路と直列接続されており、開成された場合に、前記入
力端を前記出力端から切断させる複数個のヒューズ、 前記第三トランジスタ及び前記複数個のヒューズへ結合
されており、センス分離信号に応答して前記冗長メモリ
セルを分離させるNANDゲート、を有することを特徴
とする冗長構成体。 - 【請求項30】 請求項29において、前記複数個のヒ
ューズにおける1つを除く各ヒューズが焼切されている
ことを特徴とする冗長構成体。 - 【請求項31】 請求項29において、前記複数個のパ
スゲートの各々の入力端が列アドレス信号に対応する1
本のアドレス線へ結合していることを特徴とする冗長構
成体。 - 【請求項32】 請求項31において、前記冗長デコー
ダにおける冗長選択回路の数が1個のブロックのメモリ
と関連する冗長列の数と等しいことを特徴とする冗長構
成体。 - 【請求項33】 請求項31において、前記冗長デコー
ダにおける冗長選択回路の数が2個の隣接するブロック
のメモリと関連する冗長列の数と等しいことを特徴とす
る冗長構成体。 - 【請求項34】 請求項29において、前記論理要素が
NORゲートであることを特徴とする冗長構成体。 - 【請求項35】 メモリにおいて、 行及び列の形態に配列された複数個の一次的メモリセ
ル、 一次的メモリセルへアクセスするためのアクセス回路、 複数個の冗長メモリセル、 アドレス信号に応答して冗長メモリセルを選択するため
の冗長デコーダ、を有しており、前記冗長デコーダが少
なくとも1個の冗長選択回路を有しており、前記冗長選
択回路が、 第一ヒューズを有しており、前記第一ヒューズの状態に
応答して前記冗長選択回路がイネーブルされているか否
かを表わす出力を与えるイネーブル回路、 並列接続されている複数個のパスゲートであって、各々
が導通経路を具備しており、且つ前記イネーブル回路が
前記冗長選択回路がイネーブルされていることを表わす
ことに応答して前記パスゲートが導通状態であるように
前記イネーブル回路の出力端へ結合している制御端子を
具備している複数個のパスゲート、 複数個のヒューズであって、各々が前記冗長選択回路の
入力端と出力端との間において1個のパスゲートの導通
経路と直列接続しており、開成された場合に、前記入力
端を前記出力端から切断させる複数個のヒューズ、 1個又はそれ以上の冗長入力/出力選択回路であって、
1個の冗長入力/出力選択回路が複数個の入力/出力グ
ループのうちの1つと関連している1個又はそれ以上の
冗長入力/出力選択回路、を有しており、各冗長入力/
出力選択回路が、 1個又はそれ以上の冗長入力/出力回路であって、その
各々が、前記冗長入力/出力を読取バス−真から切断さ
せるための第一の永久的にプログラム可能な選択要素
と、前記冗長入力/出力回路を読取バス−補元から切断
させるための第二の永久的にプログラム可能な選択要素
とを有する1個又はそれ以上の冗長入力/出力回路、 前記冗長入力/出力回路へ結合しており前記冗長入力/
出力回路をプレチャージするための少なくとも1個の平
衡/プレチャージ回路、を有していることを特徴とする
メモリ。 - 【請求項36】 請求項35において、前記冗長選択回
路の前記入力端の経路が前記複数個のヒューズのうちの
1つと直列接続している前記複数個のパスゲートのうち
の1つのみから構成されていることを特徴とするメモ
リ。 - 【請求項37】 請求項35において、前記複数個のヒ
ューズのうちの1つを除く各ヒューズが焼切されている
ことを特徴とするメモリ。 - 【請求項38】 請求項35において、アクセス回路が
入力/出力マルチプレクサ回路を有していることを特徴
とするメモリ。 - 【請求項39】 請求項35において、前記冗長選択回
路が、更に、テスト制御信号に応答して接続されている
各冗長メモリセルをストレステストモードとさせるテス
ト制御回路を有していることを特徴とするメモリ。 - 【請求項40】 請求項35において、前記冗長選択回
路が、更に、センス分離信号に応答して前記冗長メモリ
セルを分離させる分離回路を有していることを特徴とす
るメモリ。 - 【請求項41】 請求項35において、前記各パスゲー
トが導通経路を並列接続させた相補的トランジスタを有
していることを特徴とするメモリ。 - 【請求項42】 請求項35において、前記複数個の入
力/出力グループのうちの各々が複数個の隣接する列を
有していることを特徴とするメモリ。 - 【請求項43】 請求項35において、前記複数個のパ
スゲートの各々の入力端が列アドレス信号に対応するア
ドレス線へ結合されていることを特徴とするメモリ。 - 【請求項44】 請求項43において、前記冗長デコー
ダにおける冗長選択回路の数が1個のブロックのメモリ
と関連する冗長列の数と等しいことを特徴とするメモ
リ。 - 【請求項45】 請求項43において、前記冗長デコー
ダにおける冗長選択回路の数が2個の隣接するブロック
のメモリと関連する冗長列の数と等しいことを特徴とす
るメモリ。 - 【請求項46】 請求項35において、前記冗長入力/
出力選択回路の各々における冗長入力/出力回路の数が
1個のブロックのメモリと関連し、1個の冗長列へ結合
されている各冗長入力/出力回路と関連している冗長列
の数と等しいことを特徴とするメモリ。 - 【請求項47】 請求項46において、前記第一及び第
二の永久的にプログラム可能な選択要素が、欠陥を持っ
たメモリセルを具備する入力/出力グループと関連する
ことのない冗長入力/出力選択回路内のイネーブルされ
た冗長列と結合されている各冗長入力/出力回路におけ
る前記読取バス−真及び読取バス−補元から前記冗長入
力/出力回路を切断させることを特徴とするメモリ。 - 【請求項48】 請求項35において、前記第一及び第
二の永久的にプログラム可能な選択要素がヒューズを有
していることを特徴とするメモリ。 - 【請求項49】 請求項35において、前記複数個の一
次的メモリセル及び前記複数個の冗長メモリセルが同期
型ランダムアクセスメモリを有していることを特徴とす
るメモリ。 - 【請求項50】 請求項35において、前記冗長入力/
出力回路が、 更に、 前記第一の永久的にプログラム可能な選択要素と冗長ビ
ット線−真へ結合している第一ビット線ヒューズとの間
に結合している導通経路を具備した第一トランジスタ、 前記第二の永久的にプログラム可能な選択要素と冗長ビ
ット線−補元へ結合されている第二ヒューズとの間に結
合されている導通経路を具備する第二トランジスタ、を
有しており、前記第一及び第二トランジスタの両方が前
記冗長入力/出力回路の入力によって制御されることを
特徴とするメモリ。 - 【請求項51】 請求項35において、前記冗長入力/
出力回路が、更に、 書込バス−真と冗長ビット線−真との間に結合されてい
る導通経路を具備する第三トランジスタ、 書込バス−補元と冗長ビット線−補元との間に結合され
ている導通経路を具備する第四トランジスタ、を有して
おり、前記第三及び第四トランジスタの両方が前記冗長
入力/出力回路の反転入力によって制御されることを特
徴とするメモリ。 - 【請求項52】 冗長メモリセルへアクセスするための
メモリの動作方法において、前記メモリは、行及び列の
形態で配列された複数個の一次的メモリセル、一次的メ
モリセルへアクセスするためのアクセス回路、複数個の
冗長メモリセルを有しており、 冗長デコーダ内の冗長選択回路のイネーブル回路におけ
る第一ヒューズを開成させ、前記イネーブル回路はその
出力端を複数個のパス要素へ結合しており、従って、前
記第一ヒューズが開成されると、前記複数個のパス要素
が導通状態とされ、前記複数個のパス要素の各々は前記
冗長選択回路の入力端と出力端との間において複数個の
ヒューズのうちの1個のヒューズと直列接続され、 決定された列アドレス値に従って前記複数個のヒューズ
における1つを除いて各ヒューズを開成させる、上記各
ステップを有することを特徴とする方法。 - 【請求項53】 請求項52において、前記複数個のパ
ス要素の各々の前記入力端が列アドレス信号に対応する
1個のアドレス線へ結合されることを特徴とする方法。 - 【請求項54】 請求項52において、更に、 前記決定された列アドレス値に従って1つを除いて各第
一ビット線ヒューズを開成させ、各第一ビット線ヒュー
ズは複数個の冗長入力/出力回路のうちの1つにおける
冗長ビット線−真と冗長入力/出力回路との間に結合し
ており、 前記決定した列アドレス値に従って1つを除いて各第二
ビット線ヒューズを開成し、各第二ビット線ヒューズは
前記複数個の冗長入力/出力選択回路のうちの1つにお
いて冗長ビット線−補元と冗長入力/出力回路との間に
結合されており、 前記複数個の冗長入力/出力回路の各々が前記冗長デコ
ーダへ結合される、ことを特徴とする方法。 - 【請求項55】 請求項54において、更に、 前記決定したアドイレス値に従って1つを除いて各第一
の永久的にプログラム可能な選択要素を開成し、各第一
の永久的にプログラム可能な選択要素は前記複数個の冗
長入力/出力選択回路のうちの1つにおいて読取バス−
真と冗長入力/出力回路との間に結合されており、 前記決定したアドレス値に従って1つを除いて各第二の
永久的にプログラム可能な選択要素を開成し、各第二の
永久的にプログラム可能な選択要素は前記複数個の冗長
入力/出力選択回路の1つにおいて読取バス−補元と冗
長入力/出力回路との間に結合されている、ことを特徴
とする方法。 - 【請求項56】 請求項54において、更に、 前記決定した列アドレス値に従って入力/出力マルチプ
レクサ回路と一次的ビット線−真との間に結合されてい
る第一ヒューズを開成し、 前記決定した列アドレス値に従って前記入力/出力マル
チプレクサ回路と一次的ビット線−補元との間に結合さ
れている第二ヒューズを開成し、 前記入力/出力マルチプレクサ回路がそのヒューズを開
成させていない冗長入力/出力選択回路と関連してい
る、ことを特徴とする方法。
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Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
US5598376A (en) * | 1994-12-23 | 1997-01-28 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
US5526320A (en) | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
US5781486A (en) * | 1996-04-16 | 1998-07-14 | Micron Technology Corporation | Apparatus for testing redundant elements in a packaged semiconductor memory device |
US5828624A (en) * | 1996-12-23 | 1998-10-27 | Cypress Semiconductor Corporation | Decoder circuit and method for disabling a number of columns or rows in a memory |
FR2764095B1 (fr) * | 1997-05-30 | 2001-10-12 | Sgs Thomson Microelectronics | Circuit de memoire avec redondance dynamique |
KR100256819B1 (ko) * | 1997-06-30 | 2000-05-15 | 김영환 | 리던던트 동작을 안정시킨 싱크로노스 디램 |
US5917763A (en) * | 1997-09-12 | 1999-06-29 | Micron Technology, Inc. | Method and apparatus for repairing opens on global column lines |
US5896344A (en) * | 1997-10-06 | 1999-04-20 | Vanguard International Semiconductor Corporation | Local word line decoder for memory with 2 1/2 MOS devices |
US5867445A (en) * | 1997-10-06 | 1999-02-02 | Vanguard International Semiconductor Corporation | Local word line decoder for memory with 2 MOS devices |
JPH11121627A (ja) * | 1997-10-16 | 1999-04-30 | Oki Electric Ind Co Ltd | 半導体メモリ |
JP3189886B2 (ja) * | 1997-10-30 | 2001-07-16 | 日本電気株式会社 | 半導体記憶装置 |
US6061291A (en) * | 1998-07-14 | 2000-05-09 | Winbond Electronics Corporation America | Memory integrated circuit supporting maskable block write operation and arbitrary redundant column repair |
US6452845B1 (en) | 1999-01-07 | 2002-09-17 | Micron Technology, Inc. | Apparatus for testing redundant elements in a packaged semiconductor memory device |
JP2000268598A (ja) * | 1999-03-18 | 2000-09-29 | Toshiba Corp | 半導体メモリのリダンダンシイ回路 |
US6912170B1 (en) | 2000-03-14 | 2005-06-28 | Micron Technology, Inc. | Method and apparatus for permanent electrical removal of an integrated circuit output after packaging |
US6788614B2 (en) * | 2001-06-14 | 2004-09-07 | Micron Technology, Inc. | Semiconductor memory with wordline timing |
KR100425456B1 (ko) * | 2001-08-02 | 2004-03-30 | 삼성전자주식회사 | 메이크-링크를 구비하는 퓨즈 박스, 이를 구비하는 리던던트 어드레스 디코더 및 메모리 셀 대체방법 |
US6930934B2 (en) * | 2003-10-28 | 2005-08-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | High efficiency redundancy architecture in SRAM compiler |
US7035152B1 (en) * | 2004-10-14 | 2006-04-25 | Micron Technology, Inc. | System and method for redundancy memory decoding |
Family Cites Families (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4228528B2 (en) * | 1979-02-09 | 1992-10-06 | Memory with redundant rows and columns | |
US5177743A (en) * | 1982-02-15 | 1993-01-05 | Hitachi, Ltd. | Semiconductor memory |
US4573146A (en) * | 1982-04-20 | 1986-02-25 | Mostek Corporation | Testing and evaluation of a semiconductor memory containing redundant memory elements |
JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
US4601019B1 (en) * | 1983-08-31 | 1997-09-30 | Texas Instruments Inc | Memory with redundancy |
JPS6199999A (ja) * | 1984-10-19 | 1986-05-19 | Hitachi Ltd | 半導体記憶装置 |
JPS61217993A (ja) * | 1985-03-22 | 1986-09-27 | Mitsubishi Electric Corp | 半導体メモリ |
US4714839A (en) * | 1986-03-27 | 1987-12-22 | Advanced Micro Devices, Inc. | Control circuit for disabling or enabling the provision of redundancy |
KR890003691B1 (ko) * | 1986-08-22 | 1989-09-30 | 삼성전자 주식회사 | 블럭 열 리던던씨 회로 |
US4689494A (en) * | 1986-09-18 | 1987-08-25 | Advanced Micro Devices, Inc. | Redundancy enable/disable circuit |
US4837747A (en) * | 1986-11-29 | 1989-06-06 | Mitsubishi Denki Kabushiki Kaisha | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block |
US4791615A (en) * | 1986-12-22 | 1988-12-13 | Motorola, Inc. | Memory with redundancy and predecoded signals |
JPS63239696A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 冗長回路付メモリの試験装置 |
NL8701085A (nl) * | 1987-05-08 | 1988-12-01 | Philips Nv | Geheugen met redundante geheugenruimte. |
JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
JPH01224999A (ja) * | 1988-03-04 | 1989-09-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
EP0333207B1 (en) * | 1988-03-18 | 1997-06-11 | Kabushiki Kaisha Toshiba | Mask rom with spare memory cells |
JPH0235699A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 化合物半導体メモリデバイス |
JPH0289299A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 半導体記憶装置 |
JPH02146195A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
JPH02177087A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | リダンダンシーデコーダ |
KR910005601B1 (ko) * | 1989-05-24 | 1991-07-31 | 삼성전자주식회사 | 리던던트 블럭을 가지는 반도체 메모리장치 |
JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
JPH03104097A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体記憶装置 |
JP2632076B2 (ja) * | 1990-08-02 | 1997-07-16 | 三菱電機株式会社 | 半導体記憶装置 |
JP2778234B2 (ja) * | 1990-09-13 | 1998-07-23 | 日本電気株式会社 | 冗長デコーダ回路 |
JP3019869B2 (ja) * | 1990-10-16 | 2000-03-13 | 富士通株式会社 | 半導体メモリ |
EP0490680B1 (en) * | 1990-12-14 | 1996-10-02 | STMicroelectronics, Inc. | A semiconductor memory with multiplexed redundancy |
US5262994A (en) * | 1992-01-31 | 1993-11-16 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a multiplexer for selecting an output for a redundant memory access |
US5257229A (en) * | 1992-01-31 | 1993-10-26 | Sgs-Thomson Microelectronics, Inc. | Column redundancy architecture for a read/write memory |
US5295102A (en) * | 1992-01-31 | 1994-03-15 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with improved redundant sense amplifier control |
US5471426A (en) * | 1992-01-31 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Redundancy decoder |
JP2923114B2 (ja) * | 1992-02-18 | 1999-07-26 | 株式会社沖マイクロデザイン宮崎 | 冗長デコーダ回路 |
JP2501993B2 (ja) * | 1992-02-24 | 1996-05-29 | 株式会社東芝 | 半導体記憶装置 |
US5281868A (en) * | 1992-08-18 | 1994-01-25 | Micron Technology, Inc. | Memory redundancy addressing circuit for adjacent columns in a memory |
US5377146A (en) * | 1993-07-23 | 1994-12-27 | Alliance Semiconductor Corporation | Hierarchical redundancy scheme for high density monolithic memories |
US5381370A (en) * | 1993-08-24 | 1995-01-10 | Cypress Semiconductor Corporation | Memory with minimized redundancy access delay |
-
1995
- 1995-12-29 US US08/582,424 patent/US5612918A/en not_active Expired - Lifetime
-
1996
- 1996-12-27 JP JP8349572A patent/JPH09204794A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US5612918A (en) | 1997-03-18 |
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