JPH09204794A - 冗長アーキテクチュア - Google Patents

冗長アーキテクチュア

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JPH09204794A
JPH09204794A JP8349572A JP34957296A JPH09204794A JP H09204794 A JPH09204794 A JP H09204794A JP 8349572 A JP8349572 A JP 8349572A JP 34957296 A JP34957296 A JP 34957296A JP H09204794 A JPH09204794 A JP H09204794A
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JP
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redundant
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circuit
input
memory
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JP8349572A
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C Mcclure David
シイ． マククルーア デイビッド
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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Publication date
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】 冗長列へのより迅速なアクセスを可能とし且
つ構造の複雑性を減少させた冗長デコーダを提供する。 【解決手段】 本発明によれば、アドレス信号に応答し
て冗長メモリセルを選択する冗長デコーダ（ＲＤ）が提
供され、冗長デコーダは１個又はそれ以上の冗長選択回
路（ＲＳＣ）を有している。各冗長選択回路（ＲＳＣ）
は、イネーブル回路（３０）と、パス要素（４２４）
と、永久的にプログラム可能な選択要素（４２７）とを
有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリアレイを具
備する電子装置の分野に関するものであって、更に詳細
には、こうような装置における冗長技術に関するもので
ある。
【０００２】
【従来の技術】冗長列はメモリ装置の欠陥性又は機能障
害のあるメモリ列を置換することの可能な複数個のメモ
リセルからなる列である。１個のメモリセルにおける致
命的な欠陥は該セルを動作不能なものとさせる。該セル
が置換されない場合には、メモリ装置全体が機能障害と
なる場合がある。そのメモリセルのうちの１つが欠陥性
である列を冗長列と置換させることは、そうでない場合
には使用不可能であったメモリ装置を使用可能なものと
させ、従って、メモリ装置の歩留まりを著しく改善させ
る。
【０００３】半導体装置の単位面積当たりのコンポーネ
ント密度の増加傾向が継続するに従い、故障を発生させ
ることのある欠陥の寸法も収縮する。更に、メモリ装置
内のコンポーネントの寸法及び総数が継続して増加する
と、各メモリ装置のコストも増加し、従って、各使用不
可能なメモリ装置のコストも増加する。孤立した欠陥が
装置全体を破壊することから防止するために、メモリ装
置においては、しばしば、冗長列が使用される。
【０００４】メモリセルは、通常、行及び列の形態で配
列され、且つ入力／出力グループに配列された列から構
成されるブロックへグループ化される。メモリセルのア
ドレスはその行と列との交差点である。
【０００５】メモリセルにおける欠陥は初期テストにお
いて発見され、且つ冗長列が欠陥セルを含む列を置換さ
せる。メモリセル内に欠陥が発見された場合には、従
来、欠陥列のアドレスがその欠陥セルを含む列のアドレ
スへマップされる。従って、不良な列への読取又は書込
アクセスがアドレスされる場合には、冗長制御論理がそ
の読取又は書込動作をそらさせ、従ってそのデータは冗
長列内の適宜の位置から読み取られるか又はその中へ書
込まれ、その冗長列は欠陥性の列を置換させるために選
択されたものである。従って、外側のシステムは冗長論
理によって行なわれる再マッピングを見ることはない。
【０００６】冗長論理は通常のアクセス時間が保存され
るように充分高速に動作すべきである。冗長列のアクセ
ス時間が冗長列ではなく即ち一次的な列のアクセス時間
よりも著しく遅い場合には、冗長列のアクセス時間はシ
ステムのアクセス時間となる。このことは冗長列を使用
するためにシステムに対しスピードに関する犠牲を強い
ることとなる。
【０００７】半導体業界における目標は、回路の速度を
増加させることである。一次的回路のアクセス時間及び
冗長列と一次的列とのアクセス時間の間の著しい差異で
あると考えられる時間の量の両方が減少している。従来
技術における問題は、冗長論理がこの速度の増加を受け
付けることができないというものである。従って、冗長
列のアクセス時間が冗長列をアクセスするための速度上
の犠牲を課する場合がある。
【０００８】更に、冗長列及び冗長列の選択を可能とす
る冗長選択回路はメモリ装置の複雑性を増加させる。こ
の増加は、メモリ装置の製造時間とコストの両方を増加
させる。従って、メモリ装置へ付加するための冗長列の
数を決定するために、欠陥を有するメモリセルを持った
列の蓋然的な数と各付加的な冗長列のコストとのバラン
スを取ることが必要である。冗長列選択の柔軟性及び速
度に悪影響を与えることなしに冗長アーキテクチュアの
複雑性を減少させることがメモリ設計における長い間の
目標であった。
【０００９】メモリ及び列冗長性に関する更なる技術的
背景は、Ｐｒｉｎｃｅ， Ｂｅｔｔｙ「半導体メモリ、
設計、製造及び応用のハンドブック（ＳＥＭＩＣＯＮＤ
ＵＣＴＯＲ ＭＥＭＯＲＩＥＳ， Ａ ＨＡＮＤＢＯＯ
Ｋ ＯＦ ＤＥＳＩＧＮ，ＭＡＭＵＦＡＣＴＵＲＥ，
ＡＮＤ ＡＰＰＬＩＣＡＴＩＯＮ）」、第二版、ジョン
・ワイリィ・アンド・サンズ出版社１９９１年、Ｈａｒ
ｄｅｅ， ｅｔ ａｌ．「欠陥許容性３０ｎｓ／３７５
ｍＷ １６Ｋ × １ ＮＭＯＳ スタティックＲＡＭ
（Ａ Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ ３０ ｎｓ／３
７５ ｍＷ １６Ｋ × １ ＮＭＯＳ Ｓｔａｔｉｃ
ＲＡＭ）」、ジャーナル・オブ・ソリッドステート・
サーキッツ、Ｖｏｌ． ＳＣ−１６、Ｎｏ．５（ＩＥＥ
Ｅ，１９８１）、ｐｐ．４３５−４３、 Ｃｈｉｌｄ
ｓ，ｅｔ ａｌ．「１８ｎｓ ４Ｋ×４ ＣＭＯＳ Ｓ
ＲＡＭ（Ａｎ １８ ＮＳ ４Ｋ × ４ ＣＭＯＳ
ＳＲＡＭ）」、ジャーナル・オブ・ソリッドステート・
サーキッツ、Ｖｏｌ． ＳＣ−１９，Ｎｏ．５（ＩＥＥ
Ｅ１９８４）．ｐｐ．５４５−５１、１９７５年から現
在までのＩＳＳＣＣプロシーディングズ等があり、それ
らは引用によって本明細書に全て取込む。
【００１０】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来の欠点を
解消し、回路の複雑性を増加させることなしに冗長列の
アクセス速度を増加させた冗長技術を提供することを目
的とする。本発明の別の目的とするところは、冗長デコ
ーダの各冗長選択回路におけるトランジスタの数を減少
させることである。
【００１１】
【課題を解決するための手段】本発明によれば、冗長デ
コーダにおけるパスゲートの数を減少させた集積回路メ
モリ構成体が提供される。冗長デコーダがイネーブルさ
れると、それは１つの列選択信号を１つの冗長列へ接続
させる。本発明の冗長デコーダは、１６個のパスゲート
からなるグループの各々を制御するイネーブル回路から
構成される少なくとも１個の冗長選択回路を有してい
る。各パスゲートは１個のヒューズと直列接続してい
る。１個のパスゲート及びヒューズの各結合体はその他
の１５個のものと並列に接続されている。従って、冗長
デコーダにおける列選択信号の経路内には単に１個のパ
スゲートが存在するに過ぎない。冗長選択回路がイネー
ブルされると、１６のヒューズのうちの１５個が焼切さ
れ、従って単に１つの列選択信号が冗長列へ接続される
に過ぎない。
【００１２】本発明の特徴の１つは、回路の複雑性を増
加させることなしに冗長列のアクセス速度を増加させて
いることである。本発明の別の特徴とするところは、冗
長デコーダの各冗長選択回路におけるトランジスタの数
を減少させていることである。本発明の更に別の利点と
するところは、冗長列選択回路が一次的列選択回路と同
様であるということである。
【００１３】本発明の特に有効的な使用は同期型メモリ
装置においてである。冗長デコーダにおける冗長選択回
路内のパスゲートの減少は、トランジスタの数がより少
ないということ及び各パスゲートを介しての信号の伝搬
のためにクロックサイクルが必要であるという事実の両
方に起因して冗長列のアクセス時間を改善している。
【００１４】
【発明の実施の形態】図１を参照すると、本発明の好適
実施例を組込むことの可能なメモリ装置１０が示されて
いる。この例においては、メモリ装置１０は３２Ｋ×３
２バーストスタティックランダムアクセスメモリ（バー
ストＳＲＡＭ）である。該メモリ装置は、そのメモリセ
ルを単一のブロック内又は複数個のブロック内に有する
ことが可能である。本発明の好適実施例においては、メ
モリ装置１０は、偶数個のブロックを有している。本例
においては、３２個のブロックＢ0 ，．．．Ｂ31が示さ
れている。
【００１５】ブロックＢ0 ，．．．Ｂ31は各々が８個の
ブロックからなる４つの象限Ｑ0 ，Ｑ1 ，Ｑ2 ，Ｑ3 へ
分割されている。マスターワード線デコーダ１２がメモ
リ装置１０の中心を貫通して走行している。マスターワ
ード線ＭＷＬ0 ，ＭＷＬ1 ，ＭＷＬ2 ，ＭＷＬ3 は各象
限を貫通して走行している。ローカルワード線デコーダ
ＬＷＤ0 ，．．．ＬＷＤ15は各対のブロックの間に位置
されている。
【００１６】メモリ装置１０内のメモリセルは行及び列
の形態にグループ化されている。この例においては、従
来技術における如く、行は複数個のメモリセルがワード
線によって選択されるアレイ方向のことを意味してい
る。列は選択された行内のメモリセルが読取又は書込の
ために選択されるアレイ方向のことを意味している。
【００１７】図２は単一のメモリブロックＢ0 を示して
いる。各ブロックは８個の入力／出力グループを有して
おり、各グループはそれと関連する入力／出力マルチプ
レクサ回路Ｉ／Ｏ0 ，．．．Ｉ／Ｏ7 を有している。好
適実施例においては、各入力／出力グループは複数個の
メモリセルからなる１６個の隣接する一次的列を有して
いる。従って、本例における如く、３２個のブロックを
具備するメモリ装置は２５６個の入力／出力グループ及
び４，０９６個の列を有している。
【００１８】各入力／出力マルチプレクサ回路Ｉ／Ｏ
0 ，．．．Ｉ／Ｏ7 は１個の読取バス（真及び補元ＲＢ
Ｔ0 ，ＲＢＣ0 ，．．．ＲＢＴ7 ，ＲＢＣ7 ）及び１個
の書込バス（真及び補元ＷＢＴ0 ，ＷＢＣ0 ，．．．Ｗ
ＢＴ7 ，ＷＢＣ7 ）と夫々関連している。読取バスはセ
ンスアンプへ接続している。書込バスは書込ドライバへ
接続している。
【００１９】入力／出力マルチプレクサ回路は、そうで
なければその列へ接続されているビット線−真及びビッ
ト線−補元から、それと関連する一次的列の切断を可能
とさせる任意の従来の入力／出力マルチプレクサ回路と
することが可能である。本発明の好適実施例に基づく入
力／出力マルチプレクサ回路Ｉ／Ｏ0 を図３に示してあ
る。列選択信号２２がＰチャンネルトランジスタ１１
４，１１８を駆動する。インバータ１１２を介して反転
された列選択信号２２がＮチャンネルトランジスタ２０
３，１２０を駆動する。１６個の列選択信号２２、トラ
ンジスタ１１４，２０３，１１８，１２０，インバータ
１１２，及び各々が夫々１６個のヒューズ１２６，１２
８の１つと接続されている１６個のビット線−真１２２
及びビット線−補元１２４が設けられている。これらの
１６個の各々において、トランジスタ１１４の導通経路
はそれと関連するヒューズ１２６を介してビット線−真
１２２と読取バス−真ＲＢＴ0 との間に接続されてい
る。トランジスタ２０３の導通経路は、それと関連する
ヒューズ１２６を介して、ビット線−真１２２と書込バ
ス−真ＷＢＴ0 との間に接続されている。トランジスタ
１１８の導通経路は、それと関連するヒューズ１２８を
介して、ビット線−補元１２４と読取バス−補元ＲＢＣ
0 との間に接続している。トランジスタ１２０の導通経
路は、それと関連するヒューズ１２８を介して、ビット
線−補元１２４と書込バス−補元ＷＰＣ0との間に接続
している。入力／出力マルチプレクサ回路Ｉ／Ｏ0 にお
いて、読取バス−真ＲＢＴ0 、補元ＲＢＣ0 、及び書込
バス−真ＲＢＴ0 及び補元ＷＢＣ0は夫々１個設けられ
ているに過ぎない。
【００２０】メモリセル内に欠陥が発見された場合に
は、ビット線−真１２２及びビット線−補元１２４を入
力／出力マルチプレクサ回路の残部へ接続しているヒュ
ーズ１２６，１２８を焼切させてそれらを一次的メモリ
列から切断させる。それにより、冗長列がイネーブル即
ち動作可能状態とされてこの一次的列を置換させる。
【００２１】各ブロックは少なくとも１個の冗長メモリ
列を有している。冗長メモリ列の数は、欠陥性のメモリ
セルを有する列の蓋然的な数と各付加的な冗長列のコス
ト及び付加的なダイ空間とのバランスに基づいている。
本実施例においては、各ブロックに対して２つの冗長列
が付加されている。各ブロック内に冗長列が存在してい
るので、冗長ブロック選択回路は必要ではない。このこ
とは冗長アーキテクチュアのプログラミングオーバーヘ
ッドを減少させている。各ブロックへ冗長列を付加する
ことは、更に、一次的列と同一のローカルワード線デコ
ーダＬＷＤ0 から来るローカルワード線ドライバを使用
することを可能としており、そのことは、更に、プログ
ラミングオーバーヘッドを減少させている。
【００２２】冗長デコーダ及び冗長入力／出力選択回路
は、冗長列を選択し且つそれらを適宜の読取及び書込バ
スへ接続させるために使用される。冗長デコーダ及び冗
長入力／出力選択回路は、冗長列がブロックＢ0 内のい
ずれかを置換させることを可能とする。図１において理
解されるように、冗長デコーダＲＤ0 ，．．．ＲＤ15は
２つのブロック置きの間に配置されている。再度図２を
参照すると、各ブロックは８個の冗長入力／出力選択回
路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 を有している。各入力
／出力グループは、それと関連しており且つ入力／出力
マルチプレクサ回路Ｉ／Ｏ0 ，．．．Ｉ／Ｏ7 と同じ読
取バス（真及び補元ＲＢＴ0 ，ＲＢＣ0，．．．ＲＢＴ7
，ＲＢＣ7 ）及び書込バス（真及び補元ＲＢＴ0 ，Ｒ
ＢＣ0 ，．．．ＲＢＴ7 ，ＲＢＣ7 ）へ接続されている
冗長入力／出力選択回路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7
を有している。ブロックＢ0 内の冗長入力／出力選択回
路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 の各々は、それと関連
する冗長デコーダＲＤ0 を介して、ブロクＢ0 内の冗長
列の各々へ接続している。ブロックＢ0 と関連している
冗長デコーダＲＤ0 はブロックＢ0 と関連している８個
の冗長入力／出力選択回路の全てを回路を駆動する。
【００２３】図４ａを参照して、冗長デコーダＲＤ0 の
１つの配置について説明する。冗長デコーダＲＤ0 はそ
れが関連する各ブロックの各冗長列に対して１個の冗長
選択回路を有している。本実施例においては、冗長レコ
ーダＲＤ0 は２つのブロックＢ0 及びＢ1 と関連してお
り、その各ブロックは２個の冗長列を有している。従っ
て、冗長デコーダＲＤ0 は４個の冗長選択回路ＲＳＣ
0 ，ＲＳＣ1 ，ＲＳＣ2，ＲＳＣ3 を有している。２個
の冗長選択回路ＲＳＣ0 ，ＲＳＣ1 は、夫々、冗長デコ
ーダＲＤ0 の左側のブロックＢ0 の冗長列Ｃ0 ，Ｃ1 と
関連しており、且つ２個の冗長選択回路ＲＳＣ0 ，ＲＳ
Ｃ1 は、夫々、冗長デコーダＲＤ0 の右側のブロックＢ
1 の冗長列Ｃ0 ，Ｃ1 と関連している。
【００２４】冗長デコーダＲＤ0 はテスト制御信号２
０、パワーンオンリセット信号２４、列選択信号２２を
受取り、それらの信号の各々は冗長選択回路ＲＳＣ0 へ
の入力として作用する。図４ｂを参照して、説明の便宜
上、冗長選択回路ＲＳＣ0 の１つの配置を参照する。記
号「＜０：１５＞」によって示されるように、冗長デコ
ーダＲＤ0 内には列選択信号２２が１６個配置されてい
る。冗長選択回路はイネーブル回路３０、テスト制御回
路４０、パス要素４２４、ヒューズ４２７、分離回路５
０から構成されている。本発明の好適実施例において
は、パス要素４２４は導通経路を並列接続した相補的ト
ランジスタからなるパスゲートであるが、例えば単一ト
ランジスタ等の信号を通過させるためのコンポーネント
の組合わせ又は任意のその他の従来のコンポーネントを
使用することも可能である。各列選択信号に対して１個
のパス要素４２４（以後、パスゲート４２４とも言う）
及びヒューズ４２７が設けられている。各パスゲート４
２４は１個のヒューズ４２７と直列接続されており、且
つ１個のヒューズ４２７と直列な１個のパスゲート４２
４の１６個の組合わせの各々は他の１５個のものと並列
に接続されている。
【００２５】１個の冗長列が欠陥を有する１個の一次的
（主要な）列を置換させる場合には、イネーブル回路に
おいてヒューズが焼切される。イネーブル回路３０は冗
長選択回路をイネーブル即ち動作可能な状態とさせ且つ
パスゲート４２４を駆動する。ヒューズが焼切される
と、イネーブル回路はパスゲート４２４を駆動して列選
択信号２２がパスゲート４２４を介して通過することを
可能とする。１６個のヒューズ４２７のうちの１５個が
焼切され、従って単に１個の列選択信号が冗長列及び冗
長入力／出力選択回路へ接続され、且つ単に１個の選択
信号２２が冗長入力／出力選択回路へ接続される。
【００２６】図４ｂを参照して、冗長選択回路の詳細な
実施例について説明する。イネーブル回路３０は、ヒュ
ーズ４２６、トランジスタ４２９、トランジスタ４２８
とインバータ４４５とから構成されている半ラッチ、及
びテスト制御回路４０の一部でもある論理要素４５１を
有している。ヒューズ４２６はＶccとノードＮ１との間
に接続されている。２つのトランジスタ４２８及び４２
９の導通経路はノードＮ１と接地との間に接続されてい
る。トランジスタ４２９はパワーオンリセット信号によ
って駆動される。インバータ４４５の入力端はノードＮ
１へ接続している。インバータ４４５の出力端はトラン
ジスタ４２８を駆動し且つ論理要素４５１の入力端のう
ちの１つへ接続している。
【００２７】各パスゲート４２４は２個の相補的トラン
ジスタから構成されている。インバータ４４５の出力端
はパスゲートＮチャンネルトランジスタ６４を駆動す
る。論理要素４５１の出力端はパスゲートＰチャンネル
トランジスタ６２を駆動する。各列選択信号２２は１個
のパスゲート４２４への入力である。各ヒューズ４２７
は１個のパスゲート４２４の出力端とノードＮ２との間
に接続している。１個のヒューズ４２７と直列している
１個のパスゲート４２４の１６個の組合わせの各々は他
の１５個のものと並列に接続している。
【００２８】テスト制御回路４０はテスト制御回路トラ
ンジスタ４３０及び論理要素４５１から構成されてい
る。上述したように、インバータ４４５の出力端は論理
要素４５１の入力端のうちの１つへ接続している。テス
ト制御信号は論理要素４５１への他の入力である。パス
ゲートＰチャンネルトランジスタ６２を駆動することに
加えて、論理要素４５１の出力端は、更に、テスト制御
回路トランジスタ４３０も駆動する。論理要素４５１は
以下の事項を確保する任意のゲートとすることが可能で
ある。即ち、（１）テスト制御回路トランジスタ４３０
は、列が選択されている場合に、列選択信号の状態と反
対の論理状態へノードＮ２の論理状態を駆動することは
なく、且つ（２）パスゲート４２４は、冗長選択回路が
イネーブルされる場合に（これは、イネーブル回路のヒ
ューズの出力状態に基づく）、それへ供給される入力を
導通させる。
【００２９】本発明の好適実施例に置いては、論理要素
４５１はＮＯＲゲートであり且つテスト制御回路トラン
ジスタ３４０はＮチャンネルである。
【００３０】分離回路は２入力ＮＡＮＤゲート４３３で
ある。ＮＡＮＤゲート４３３の第一入力端はノードＮ２
である。ＮＡＮＤゲート４３３の第二入力は分離信号２
６0である。
【００３１】冗長選択回路の出力は、冗長列がアクセス
される場合に、低論理状態にあり、且つそれがアクセス
されることがないか又は冗長選択回路がイネーブルされ
ない場合には高論理状態にある。冗長列が一次的（主要
な）列を置換しない場合には、イネーブル回路３０内の
ヒューズ４２５は不変のままであり且つＶccをノードＮ
１へ接続させそれを高状態とさせる。これはインバータ
４４５によって反転されてインバータ４４５の出力を低
状態とさせ、それはパスゲートＮチャンネルトランジス
タ６４をターンオフさせる。該インバータの出力はＮＯ
Ｒゲート４５１の入力である。テスト制御信号２０は、
本回路がストレステストモードにない限り低状態であ
る。本回路がストレステストモードにない場合には、Ｎ
ＯＲゲート４５１の両方の入力の論理状態は低状態であ
る。このことはパスゲートＰチャンネルトランジスタ６
２をターンオフさせ、且つパスゲートＮチャンネルトラ
ンジスタ６４もオフであるので、パスゲート４２４はオ
フである。それは、更に、テスト制御回路Ｎチャンネル
トランジスタ４３０をターンオンさせ、ノードＮ２を低
状態とさせる。ノードＮ２はＮＡＮＤゲート４３３の１
入力である。それは低状態であるので、冗長選択回路の
出力２８でもある分離回路の出力２８は高状態である。
このことは冗長入力／出力選択回路をターンオフさせ
る。
【００３２】冗長列が一次的（主要な）列を置換する場
合には、ヒューズ４２６が焼切され、且つノードＮ１が
低状態である。パワーオンリセット信号及びトランジス
タ４２９は、半ラッチ３２が適切な状態でパワーアップ
することを確保する。半ラッチ３２はノードＮ１の状態
を低状態にラッチさせる。このことは、テスト制御信号
２０の状態に拘らず、インバータ４４５の出力を高状態
とさせる。インバータ４４５の出力がパスゲートＮチャ
ンネルトランジスタ６４をターンオンさせる。インバー
タ４４５の出力端における高状態はＮＯＲゲート４５１
の出力端において低状態を発生し、そのことはパスゲー
トＰチャンネルトランジスタ６２をターンオンさせる。
パスゲートトランジスタ６２，６４の両方がオンしてい
るので、パスゲート４２４は列選択信号２２を導通させ
る。１６個のヒューズ４２７のうちの１５個が焼切さ
れ、従って１個の列選択信号のみが冗長列へ接続され
る。ＮＯＲゲート４５１の出力もテスト制御回路トラン
ジスタ４３０をターンオフさせ、ノードＮ２が列選択信
号２２の状態となることを可能とする。ノードＮ２及び
分離信号２６0 はＮＡＮＤゲート４３３の入力である。
分離信号２６0 は、センスアンプがクロック動作される
場合に低状態であり、且つそうでない場合には高状態で
ある。冗長選択回路の出力でもある分離回路５０の出力
は、センスアンプがクロック動作される場合には高状態
であり、そのことは冗長入力／出力選択回路をターンオ
フさせる。分離増幅器がクロック動作されない場合に
は、即ち分離信号が高状態である場合には、ＮＡＮＤゲ
ート４３３の出力はノードＮ２の状態の反転したもので
ある。ノードＮ２の状態はそれと関連するヒューズが焼
切されていない１個の列選択信号２２の状態である。従
って、分離信号２６0 が高状態である場合には、（１）
列選択信号２２が高状態であり、その列がアクセスされ
ていることを表わし、冗長選択回路ＲＳＣ0 の出力２８
が低状態であって、冗長入力／出力選択回路ＲＩ／Ｏ0
をターンオンさせ、且つ（２）列選択信号２２が低状態
であって、即ちその列がアクセスされておらず、冗長選
択回路ＲＳＣ0 の出力２８は高状態であって、冗長入力
／出力選択回路ＲＩ／Ｏ0 をターンオフさせる。
【００３３】全ての入力／出力グループに対して、対応
する冗長入力／出力選択回路が設けられている。各入力
／出力グループは、１個のデータ入力／出力ビットに対
応する隣接する列から構成されている。冗長ビット線
（真及び補元）は、各冗長入力／出力選択回路へ接続し
ている。冗長デコーダＲＤ0 はブロックＢ0 内の冗長入
力／出力選択回路の全てを制御する。冗長デコーダＲＤ
0 の出力２８，２９はブロックＢ0 内の冗長入力／出力
選択回路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 の全てに共通で
ある。１個の冗長列をイネーブルさせる場合に、典型的
に、他の７個の冗長入力／出力選択回路におけるヒュー
ズを焼切させることによって、７個の冗長入力／出力選
択回路をイネーブルされた冗長列から切断させる。欠陥
を有する一次的（主要な）列を含む入力／出力グループ
と関連する冗長入力／出力選択回路のみがイネーブルさ
れたメモリ列と接続されたまま残存する。従って、１個
の冗長入力／出力選択回路のみがイネーブルされた列へ
接続される。イネーブルされた冗長列から冗長列を切断
させることを可能とする任意の冗長入力／出力選択回路
を使用することが可能である。本願の基礎となっている
米国特許出願と同日に出願されており本願出願人に譲渡
されている米国特許出願（代理人ドケット番号９５−Ｃ
−１４３）においては、このような冗長入力／出力選択
回路の好適実施例が記載されており、それを図５に示し
てある。
【００３４】図５を参照して冗長入力／出力選択回路Ｒ
Ｉ／Ｏ0 の好適実施例について説明する。各冗長入力／
出力選択回路は、Ｂ0 内の各冗長列に対し１個の冗長入
力／出力回路８０を有している。従って、この実施例に
おいては、冗長入力／出力選択回路ＲＩ／Ｏ0 は２個の
冗長入力／出力回路８０0 ，８０1 を有している。
【００３５】好適実施例に基づく冗長入力／出力回路８
０0 に付いて詳細に説明する。入力信号２８がＰチャン
ネルトランジスタ２０１，２０４を駆動する。インバー
タ２１８によって反転される入力信号２８はＮチャンネ
ルトランジスタ２０３，２０６を駆動する。第一トラン
ジスタ２０１の導通経路は、冗長ビット線−真８６へ接
続されている第一ビット線ヒューズ２１９と、例えばヒ
ューズ等の第一の永久的にプログラム可能な選択要素２
２４（以後、ヒューズ２２４とも言う）との間に接続さ
れている。ヒューズ２２４は、読取バス−真ＲＢＤ0 へ
接続している。第二トランジスタ２０４の導通経路は、
冗長ビット線−補元８４へ接続されている第二ヒューズ
２２０と、読取バス−補元ＲＢＣ0 へ接続されている例
えばヒューズ等の第二の永久的にプログラム可能な選択
要素２２３（以後、ヒューズ２２３とも言う）との間に
接続されている。第三トランジスタ２０３の導通経路
は、第一ビット線ヒューズ２１９を介して冗長ビット線
−真８６と書込バス−真ＲＢＴ0 との間に接続してい
る。第四トランジスタ２０６の導通経路は、第二ヒュー
ズ２２０を介して冗長ビット線−補元８４と書込バス−
補元ＷＢＣ0 との間に接続している。１つの読取バス−
真ＲＢＴ0 ，．．．ＲＢＴ7 及び補元ＲＢＣ0 ，．．．
ＲＢＣ7 ，及び１つの書込バス−真ＲＢＴ0 ，．．．Ｒ
ＢＴ7 及び補元ＲＢＣ0 ，．．．ＲＢＣ7 は、１つの冗
長入力出力選択回路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 へ夫
々対応している。
【００３６】各冗長入力／出力回路８０0 は、３個のト
ランジスタ７０，７２，７６を有する平衡／プレチャー
ジ回路７６へ接続している。トランジスタ７０，７４の
導通経路は、Ｖccと、夫々、冗長ビット線−真８６及び
冗長ビット線−補元８４との間に接続されている。トラ
ンジスタ７２の導通経路は、冗長ビット線−真８６と冗
長ビット線−補元８４との間に接続されている。トラン
ジスタ７０，７２，７４の全ては平衡／プレチャージ入
力７８によって制御される。冗長入力／出力回路８０0
を冗長ビット線へ接続しているヒューズ２１９，２２０
が不変のままである場合には、ノードＮ１及びＮ２は各
サイクルの間にトランジスタ７０，７２，７４を介して
適宜の論理状態へプレチャージされる。然しながら、冗
長入力／出力回路を冗長ビット線へ接続しているヒュー
ズ２１９，２２０が焼切されている場合には、トランジ
スタ７０，７２，７４は冗長入力／出力回路８０0 から
切断され、且つサイクル間において適宜の論理状態へプ
レチャージされることはない。冗長列に対して平衡／プ
レチャージ回路７６は１個配置されている。各平衡／プ
レチャージ回路７６は冗長入力／出力選択回路ＲＩ／Ｏ
0 ，．．．ＲＩ／Ｏ7 の各々へ接続されている。
【００３７】冗長列、例えばＣ0 をイネーブル即ち動作
可能状態とさせる場合、８個の冗長入力／出力選択回路
のうちの７個が、冗長入力／出力回路８０0 を冗長ビッ
ト線−真８６及び冗長ビット線−補元８４へ接続させて
いるヒューズ２１９，２２０を焼切することによって、
イネーブルされる冗長列Ｃ0 から切断される。置換され
る一次的（主要な）メモリ列を持った入力／出力マルチ
プレクサ回路Ｉ／Ｏ0と関連する冗長入力／出力選択回
路ＲＩ／Ｏ0 は冗長ビット線へ接続されたまま残存す
る。
【００３８】冗長ビット線から切断される７個の冗長入
力／出力選択回路ＲＩ／Ｏ0 ，ＲＩ／Ｏ2 ，ＲＩ／Ｏ
3 ，ＲＩ／Ｏ4 ，ＲＩ／Ｏ5 ，ＲＩ／Ｏ6 ，ＲＩ／Ｏ7
においては、冗長入力／出力回路８０0 を読取バス−真
ＲＢＴ0 ，．．．ＲＢＴ7 及び補元ＲＢＣ0 ，．．．Ｒ
ＢＣ7 へ接続させているヒューズ２２３及び２２４が焼
切される。このことは、冗長入力／出力回路８０0 を読
取バス−真ＲＢＴ0 ，．．．ＲＢＴ7 及び補元ＲＢＣ
0 ，．．．ＲＢＣ7 から切断させる。切断された７個の
冗長入力／出力選択回路ＲＩ／Ｏ1 ，ＲＩ／Ｏ2 ，ＲＩ
／Ｏ3 ，ＲＩ／Ｏ4，ＲＩ／Ｏ5 ，ＲＩ／Ｏ6 ，ＲＩ／
Ｏ7 の冗長入力／出力回路８０0 のノードＮ１及びＮ２
上の論理状態は、今や、トランジスタ２０１及び２０４
を介して読取バス（真及び補元ＲＢＴ0 ，．．．ＲＢＴ
7 ，ＲＢＣ0 ．．．，ＲＢＴ7 ）へ通過することは不可
能であり且つ冗長入力／出力選択回路ＲＩ／Ｏ1 ，ＲＩ
／Ｏ2，ＲＩ／Ｏ3 ，ＲＩ／Ｏ4 ，ＲＩ／Ｏ5 ，ＲＩ／
Ｏ6 ，ＲＩ／Ｏ7 と関連している入力／出力グループＩ
／Ｏ1 ，Ｉ／Ｏ2 ，Ｉ／Ｏ3 ，Ｉ／Ｏ4 ，Ｉ／Ｏ5 ，Ｉ
／Ｏ6 ，Ｉ／Ｏ7 における一次的（主要な）列から読み
取られるデータを遅滞化させるか又は崩壊させることは
ない。
【００３９】従って、本発明は、冗長デコーダにおける
パスゲートの数を減少させている。このことは、冗長列
へのアクセスをより迅速なものとさせており且つ冗長回
路の複雑性を減少させている。それは、列選択信号が各
パスゲートを介して通過するためにクロックサイクルを
必要とする同期型回路において特に有効である。
【００４０】このことは上述した冗長デコーダによって
達成される。冗長デコーダは、アドレス信号に応答して
冗長メモリセルを選択する。それは１つ又はそれ以上の
冗長選択回路を有している。その各々は、（１）第一ヒ
ューズの状態に応答して冗長選択回路がイネーブルされ
るか否かを表わす出力を与えるイネーブル回路、（２）
並列接続された複数個のパス要素であって、その各々が
冗長選択回路がイネーブルされていることを表わすイネ
ーブル回路に応答して導通状態であるように前記イネー
ブル回路の出力端に結合した制御端子と導通経路とを具
備する複数個のパス要素、（３）複数個のヒューズであ
って、その各々が前記冗長選択回路の入力端と出力端と
の間において１個のパス要素の導通経路と直列接続して
おり、開成された場合に、前記入力端を前記出力端から
切断させる複数個のヒューズ、を有している。該複数個
のパス要素の各々の入力端は列アドレス信号に対応する
１本のアドレス線へ結合している。冗長選択回路の入力
端の経路は、該複数個のヒューズのうちの１つと直列接
続している該複数個のパス要素のうちの１つのみから構
成されている。
【００４１】本冗長デコーダは、行及び列の形態に配列
させた複数個の一次的（主要な）メモリセル及び複数個
の冗長メモリセルと共にメモリ内に設けることが可能で
ある。該メモリは、更に、一次的メモリセルへアクセス
するためのアクセス回路及びアドレス信号に応答して冗
長メモリセルを選択する冗長デコーダを有することが可
能である。
【００４２】該メモリは、更に、１個又はそれ以上の冗
長入力／出力回路を具備する上述した冗長入力／出力選
択回路を有することが可能である。各冗長入力／出力回
路が冗長入力／出力回路を読取バス−真から切断させる
ための該位置の永久的にプログラム可能な選択要素を有
しており、且つ冗長入力／出力回路を読取バス−補元か
ら切断させるための第二の永久的にプログラム可能な選
択要素を有している。各冗長入力／出力選択回路は、更
に、該冗長入力／出力回路をプレチャージさせるため
に、それに結合されている少なくとも１個の平衡／プレ
チャージ回路を有している。各平衡／プレチャージ回路
７６は冗長入力／出力選択回路ＲＩ／Ｏ0，．．．ＲＩ
／Ｏ7 の各々へ接続している。第一及び第二の永久的に
プログラム可能な選択要素は、欠陥を有するメモリセル
を持った入力／出力グループと関連することのない冗長
入力／出力選択回路内のイネーブルされた冗長列へ結合
されている各冗長入力／出力回路内の読取バス−真及び
読取バス−補元から冗長入力／出力回路を切断させるこ
とが可能である。
【００４３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明をＳＲＡＭに関連して説明したが、
本発明は冗長列を有するメモリアレイを持ったメモリ
や、リードオンリメモリ、ＦＩＦＯ、ＤＲＡＭ、ＥＰＲ
ＯＭ、ＥＥＰＲＯＭ等のその他のタイプのメモリ、及び
マイクロプロセサ及び埋込型のメモリを有するその他の
装置において、本発明の範囲を逸脱することなしに、使
用することが可能であることはもちろんである。更に、
本発明の技術的範囲を逸脱することなしに、ヒューズの
代りにアンチヒューズ、非揮発性ラッチ、又はその他の
永久的にプログラム可能な選択技術を使用することも可
能である。
【図面の簡単な説明】
【図１ａ】 集積回路メモリを示した図１の左半分の概
略ブロック図。
【図１ｂ】 図１の集積回路メモリの右半分の概略ブロ
ック図。
【図２】 図１の集積回路メモリにおける１個のブロッ
クの構成を示した概略ブロック図。
【図３】 複数個のメモリセルからなる一次的（主要
な）列に対する入力／出力マルチプレクサ回路を示した
概略図。
【図４ａ】 本発明の一実施例に基づく冗長デコーダを
示した概略図。
【図４ｂ】 本発明の一実施例に基づく冗長選択回路を
示した概略図。
【図５】 冗長入力／出力選択回路を示した概略図。
【符号の説明】
１０ メモリ装置 １２ マスターワード線デコーダ ２２ 列選択信号 ３０ イネーブル回路 ４０ テスト制御回路 ５０ 分離回路 １１４，１１８ Ｐチャンネルトランジスタ １２０，２０３ Ｎチャンネルトランジスタ １２２ ビット線−真 １２４ ビット線−補元 １２６，１２８ ヒューズ ４２４ パス要素 ４２７ ヒューズ Ｂ メモリブロック Ｉ／Ｏ 入力／出力マルチプレクサ回路 ＲＢＴ 読取バス−真 ＲＢＣ 読取バス−補元 ＷＢＴ 書込バス−真 ＷＢＣ 書込バス−補元 ＭＷＬ マスターワード線 ＬＷＤ ローカルワード線デコーダ ＲＤ 冗長デコーダ ＲＩ／Ｏ 冗長入力／出力選択回路 ＲＳＣ 冗長選択回路 Ｃ 冗長列

Claims (56)

    【特許請求の範囲】
  1. 【請求項１】 アドレス信号に応答する冗長メモリセル
    を選択する冗長デコーダにおいて、１個又はそれ以上の
    冗長選択回路が設けられており、その各々が、 第一の永久的にプログラム可能な選択要素を有してお
    り、前記第一の永久的にプログラム可能な選択要素の状
    態に応答して前記冗長選択回路がイネーブルされるか否
    かを表わす出力を与えるイネーブル回路、 各々が導通経路を有しており且つ前記イネーブル回路が
    前記冗長選択回路がイネーブルされていることを表わす
    ことに応答して導通状態となるように前記イネーブル回
    路の出力端へ結合されている制御端子を具備している並
    列接続された複数個のパス要素、 各々が前記冗長選択回路の入力端と出力端との間に１個
    のパス要素の導通経路と直列接続されており開成された
    場合に前記入力端を前記出力端から切断させる複数個の
    永久的にプログラム可能な選択要素、を有しており、前
    記複数個のパス要素の各々の前記入力端が列アドレス信
    号に対応する１個のアドレス線へ結合しており、且つ前
    記冗長選択回路の前記入力端の経路が前記複数個の永久
    的にプログラム可能な選択要素のうちの１つと直列接続
    している前記複数個のパス要素のうちの１つのみから構
    成されている、ことを特徴とする冗長デコーダ。
  2. 【請求項２】 請求項１において、前記複数個の永久的
    にプログラム可能な選択要素の各１つがヒューズを有し
    ており、且つ前記複数個のヒューズの内の１つを除く各
    ヒューズが焼切されていることを特徴とする冗長デコー
    ダ。
  3. 【請求項３】 請求項１において、前記冗長デコーダ内
    の冗長選択回路の数が１ブロックのメモリと関連する冗
    長列の数と等しいことを特徴とする冗長デコーダ。
  4. 【請求項４】 請求項１において、前記冗長デコーダに
    おける冗長選択回路の数が２つの隣接するブロックのメ
    モリと関連する冗長列の数と等しいことを特徴とする冗
    長デコーダ。
  5. 【請求項５】 請求項１において、前記冗長選択回路
    が、更に、接続されている各冗長メモリセルをテスト制
    御信号に応答してストレステストモードとさせるための
    テスト制御回路を有していることを特徴とする冗長デコ
    ーダ。
  6. 【請求項６】 請求項１において、前記冗長選択回路
    が、更に、センス分離信号に応答して前記冗長メモリセ
    ルを分離させるための分離回路を有していることを特徴
    とする冗長デコーダ。
  7. 【請求項７】 請求項１において、前記冗長選択回路に
    おける前記各パス要素が、導通経路を並列接続した相補
    的トランジスタからなるパスゲートを有していることを
    特徴とする冗長デコーダ。
  8. 【請求項８】 アドレス信号に応答して冗長メモリセル
    を選択する冗長デコーダにおいて、１個又はそれ以上の
    冗長選択回路が設けられており、その各々が、 第一ヒューズを有しており、前記第一ヒューズの状態に
    応答して前記冗長選択回路がイネーブルされているか否
    かを表わす出力を与えるイネーブル回路、 各々が導通経路を具備しており、且つ前記イネーブル回
    路が前記冗長選択回路がイネーブルされていることを表
    わすことに応答して導通状態であるように前記イネーブ
    ル回路の出力端へ結合している制御端子を具備しており
    並列接続されている複数個のパスゲート、 複数個のヒューズ、を有しており、前記複数個のヒュー
    ズの各々が前記冗長選択回路の入力端と出力端の間にお
    いて１個のパスゲートの導通経路と単独的に直列接続さ
    れており、開成された場合に、前記入力端を前記出力端
    から切断させることを特徴とする冗長デコーダ。
  9. 【請求項９】 請求項８において、前記複数個のヒュー
    ズにおける１つを除いて各ヒューズが焼切されているこ
    とを特徴とする冗長デコーダ。
  10. 【請求項１０】 請求項８において、前記複数個のパス
    ゲートの各々の入力端が列アドレス信号に対応する１本
    のアドレス線へ結合していることを特徴とする冗長デコ
    ーダ。
  11. 【請求項１１】 請求項１０において、前記冗長デコー
    ダにおける冗長選択回路の数が１ブロックのメモリと関
    連する冗長列の数と等しいことを特徴とする冗長デコー
    ダ。
  12. 【請求項１２】 請求項１０において、前記冗長デコー
    ダにおける冗長選択回路の数が、２つの隣接するブロッ
    クのメモリと関連する冗長列の数と等しいことを特徴と
    する冗長デコーダ。
  13. 【請求項１３】 請求項８において、前記冗長選択回路
    が、更に、テスト制御信号に応答して各冗長メモリセル
    をストレステストモードとさせるテスト制御信号を有す
    ることを特徴とする冗長デコーダ。
  14. 【請求項１４】 請求項８において、前記冗長選択回路
    が、更に、センス分離信号に応答して前記冗長メモリセ
    ルを分離させる分離回路を有していることを特徴とする
    冗長デコーダ。
  15. 【請求項１５】 請求項８において、前記冗長選択回路
    内の前記各パスゲートが、導通経路を並列接続させた相
    補的トランジスタを有していることを特徴とする冗長デ
    コータ。
  16. 【請求項１６】 メモリにおいて、 行および列の形態に複数個の一次的メモリセルが配列さ
    れており、 一次的メモリセルへアクセスするためのアクセス回路が
    設けられており、 複数個の冗長メモリセルが設けられており、 アドレス信号に応答して冗長メモリセルを選択する冗長
    デコーダが設けられており、前記冗長デコーダは少なく
    とも１個の冗長選択回路を有しており、前記各冗長選択
    回路が、 第一ヒューズを有しており、前記第一ヒューズの状態に
    応答して前記冗長選択回路がイネーブルされているか否
    かを表わす出力を与えるイネーブル回路、 各々が導通経路を具備しており、且つ前記イネーブル回
    路が前記冗長選択回路がイネーブルされていることを表
    わすことに応答して導通状態となるように前記イネーブ
    ル回路の出力端へ結合している制御端子を具備しており
    並列接続されている複数個のパス要素、 複数個のヒューズ、を有しており、前記複数個のヒュー
    ズのうちの各々が前記冗長選択回路の入力端と出力端と
    の間において１個のパス要素の導通経路と単独的に直列
    接続しており、開成された場合に、前記入力端を前記出
    力端から切断させることを特徴とするメモリ。
  17. 【請求項１７】 請求項１６において、前記複数個のヒ
    ューズにおける１個を除く各ヒューズが焼切されている
    ことを特徴とするメモリ。
  18. 【請求項１８】 請求項１６において、アクセス回路が
    入力／出力マルチプレクサ回路を有していることを特徴
    とするメモリ。
  19. 【請求項１９】 請求項１６において、前記一次的メモ
    リセルの前記行及び列が少なくとも１個のブロックへグ
    ループ化されており、前記各ブロックが複数個の入力／
    出力グループへ分割されていることを特徴とするメモ
    リ。
  20. 【請求項２０】 請求項１９において、前記複数個の入
    力／出力グループの各々が複数個の列を有していること
    を特徴とするメモリ。
  21. 【請求項２１】 請求項１６において、前記複数個のパ
    ス要素の各々の入力端が列アドレス信号に対応する１個
    のアドレス線へ結合していることを特徴とするメモリ。
  22. 【請求項２２】 請求項２１において、更に、複数個の
    冗長入力／出力選択回路を有しており、１個の冗長入力
    ／出力選択回路が各入力／出力グループ内に設けられて
    おり、且つ各冗長入力／出力選択回路が前記入力／出力
    グループを含むブロックと関連する各冗長列へ結合され
    ていることを特徴とするメモリ。
  23. 【請求項２３】 請求項２１において、前記冗長デコー
    ダ内の前記冗長選択回路の数が前記１個のブロックと関
    連する冗長列の数と等しいことを特徴とするメモリ。
  24. 【請求項２４】 請求項２１において、前記冗長デコー
    ダ内の冗長選択回路の数が２個の隣接するブロックのメ
    モリと関連する冗長列の数と等しいことを特徴とするメ
    モリ。
  25. 【請求項２５】 請求項１６において、前記冗長選択回
    路が、更に、テスト制御信号に応答して各冗長メモリセ
    ルをストレステストモードとさせるテスト制御回路を有
    していることを特徴とするメモリ。
  26. 【請求項２６】 請求項１６において、前記冗長選択回
    路が、更に、センス分離信号に応答して前記冗長メモリ
    セルを分離させる分離回路を有していることを特徴とす
    るメモリ。
  27. 【請求項２７】 請求項１６において、前記各パス要素
    が導通経路を並列接続した相補的トランジスタを具備す
    るパスゲートを有していることを特徴とするメモリ。
  28. 【請求項２８】 請求項１６において、前記複数個の一
    次的メモリセル及び前記複数個の冗長メモリセルが同期
    的ランダムアクセスメモリを有していることを特徴とす
    るメモリ。
  29. 【請求項２９】 修正回路メモリ装置の冗長構成体にお
    いて、 行及び列の形態に配列した複数個の一次的メモリセル、 一次的メモリセルへアクセスするためのアクセス回路、 複数個の冗長メモリセル、 アドレス信号に応答して冗長メモリセルをアクセスする
    ための少なくとも１個の冗長選択回路を有する冗長デコ
    ーダ、を有しており、前記冗長デコーダが、 前記冗長選択回路をイネーブルさせるための第一ヒュー
    ズ、 第一トランジスタとインバータとから構成されており前
    記冗長選択回路がイネーブルされた場合に前記第一ヒュ
    ーズの出力及び前記論理状態をラッチングするための半
    ラッチ、 導通経路を前記第一ヒューズと接地との間に接続してお
    り且つ前記半ラッチをパワー時に適切な論理状態とさせ
    るためにパワーオンリセット信号によって制御される第
    二トランジスタ、 前記インバータへ結合した第一入力端と、テスト制御信
    号へ結合される第二入力端と、出力端とを具備する論理
    要素、 前記論理要素の出力端へ結合している制御端子を具備し
    ており、前記テスト制御信号及び前記冗長選択回路がイ
    ネーブルされていないことに応答して前記冗長列が選択
    されないことを確保するための第三トランジスタ、 導通経路を並列接続している相補的トランジスタを有し
    ており並列接続されている複数個のパスゲートであっ
    て、各々が導通経路を具備しており且つ前記イネーブル
    回路が前記冗長選択回路がイネーブルされていることを
    表わすことに応答して前記パスゲートが導通状態となる
    ように前記インバータの出力端へ結合している制御端子
    及び前記論理要素の出力端へ結合している制御端子を具
    備する複数個のパスゲート、 複数個のヒューズであって、各々が前記冗長選択回路の
    入力端と出力端との間において１個のパスゲートの導通
    経路と直列接続されており、開成された場合に、前記入
    力端を前記出力端から切断させる複数個のヒューズ、 前記第三トランジスタ及び前記複数個のヒューズへ結合
    されており、センス分離信号に応答して前記冗長メモリ
    セルを分離させるＮＡＮＤゲート、を有することを特徴
    とする冗長構成体。
  30. 【請求項３０】 請求項２９において、前記複数個のヒ
    ューズにおける１つを除く各ヒューズが焼切されている
    ことを特徴とする冗長構成体。
  31. 【請求項３１】 請求項２９において、前記複数個のパ
    スゲートの各々の入力端が列アドレス信号に対応する１
    本のアドレス線へ結合していることを特徴とする冗長構
    成体。
  32. 【請求項３２】 請求項３１において、前記冗長デコー
    ダにおける冗長選択回路の数が１個のブロックのメモリ
    と関連する冗長列の数と等しいことを特徴とする冗長構
    成体。
  33. 【請求項３３】 請求項３１において、前記冗長デコー
    ダにおける冗長選択回路の数が２個の隣接するブロック
    のメモリと関連する冗長列の数と等しいことを特徴とす
    る冗長構成体。
  34. 【請求項３４】 請求項２９において、前記論理要素が
    ＮＯＲゲートであることを特徴とする冗長構成体。
  35. 【請求項３５】 メモリにおいて、 行及び列の形態に配列された複数個の一次的メモリセ
    ル、 一次的メモリセルへアクセスするためのアクセス回路、 複数個の冗長メモリセル、 アドレス信号に応答して冗長メモリセルを選択するため
    の冗長デコーダ、を有しており、前記冗長デコーダが少
    なくとも１個の冗長選択回路を有しており、前記冗長選
    択回路が、 第一ヒューズを有しており、前記第一ヒューズの状態に
    応答して前記冗長選択回路がイネーブルされているか否
    かを表わす出力を与えるイネーブル回路、 並列接続されている複数個のパスゲートであって、各々
    が導通経路を具備しており、且つ前記イネーブル回路が
    前記冗長選択回路がイネーブルされていることを表わす
    ことに応答して前記パスゲートが導通状態であるように
    前記イネーブル回路の出力端へ結合している制御端子を
    具備している複数個のパスゲート、 複数個のヒューズであって、各々が前記冗長選択回路の
    入力端と出力端との間において１個のパスゲートの導通
    経路と直列接続しており、開成された場合に、前記入力
    端を前記出力端から切断させる複数個のヒューズ、 １個又はそれ以上の冗長入力／出力選択回路であって、
    １個の冗長入力／出力選択回路が複数個の入力／出力グ
    ループのうちの１つと関連している１個又はそれ以上の
    冗長入力／出力選択回路、を有しており、各冗長入力／
    出力選択回路が、 １個又はそれ以上の冗長入力／出力回路であって、その
    各々が、前記冗長入力／出力を読取バス−真から切断さ
    せるための第一の永久的にプログラム可能な選択要素
    と、前記冗長入力／出力回路を読取バス−補元から切断
    させるための第二の永久的にプログラム可能な選択要素
    とを有する１個又はそれ以上の冗長入力／出力回路、 前記冗長入力／出力回路へ結合しており前記冗長入力／
    出力回路をプレチャージするための少なくとも１個の平
    衡／プレチャージ回路、を有していることを特徴とする
    メモリ。
  36. 【請求項３６】 請求項３５において、前記冗長選択回
    路の前記入力端の経路が前記複数個のヒューズのうちの
    １つと直列接続している前記複数個のパスゲートのうち
    の１つのみから構成されていることを特徴とするメモ
    リ。
  37. 【請求項３７】 請求項３５において、前記複数個のヒ
    ューズのうちの１つを除く各ヒューズが焼切されている
    ことを特徴とするメモリ。
  38. 【請求項３８】 請求項３５において、アクセス回路が
    入力／出力マルチプレクサ回路を有していることを特徴
    とするメモリ。
  39. 【請求項３９】 請求項３５において、前記冗長選択回
    路が、更に、テスト制御信号に応答して接続されている
    各冗長メモリセルをストレステストモードとさせるテス
    ト制御回路を有していることを特徴とするメモリ。
  40. 【請求項４０】 請求項３５において、前記冗長選択回
    路が、更に、センス分離信号に応答して前記冗長メモリ
    セルを分離させる分離回路を有していることを特徴とす
    るメモリ。
  41. 【請求項４１】 請求項３５において、前記各パスゲー
    トが導通経路を並列接続させた相補的トランジスタを有
    していることを特徴とするメモリ。
  42. 【請求項４２】 請求項３５において、前記複数個の入
    力／出力グループのうちの各々が複数個の隣接する列を
    有していることを特徴とするメモリ。
  43. 【請求項４３】 請求項３５において、前記複数個のパ
    スゲートの各々の入力端が列アドレス信号に対応するア
    ドレス線へ結合されていることを特徴とするメモリ。
  44. 【請求項４４】 請求項４３において、前記冗長デコー
    ダにおける冗長選択回路の数が１個のブロックのメモリ
    と関連する冗長列の数と等しいことを特徴とするメモ
    リ。
  45. 【請求項４５】 請求項４３において、前記冗長デコー
    ダにおける冗長選択回路の数が２個の隣接するブロック
    のメモリと関連する冗長列の数と等しいことを特徴とす
    るメモリ。
  46. 【請求項４６】 請求項３５において、前記冗長入力／
    出力選択回路の各々における冗長入力／出力回路の数が
    １個のブロックのメモリと関連し、１個の冗長列へ結合
    されている各冗長入力／出力回路と関連している冗長列
    の数と等しいことを特徴とするメモリ。
  47. 【請求項４７】 請求項４６において、前記第一及び第
    二の永久的にプログラム可能な選択要素が、欠陥を持っ
    たメモリセルを具備する入力／出力グループと関連する
    ことのない冗長入力／出力選択回路内のイネーブルされ
    た冗長列と結合されている各冗長入力／出力回路におけ
    る前記読取バス−真及び読取バス−補元から前記冗長入
    力／出力回路を切断させることを特徴とするメモリ。
  48. 【請求項４８】 請求項３５において、前記第一及び第
    二の永久的にプログラム可能な選択要素がヒューズを有
    していることを特徴とするメモリ。
  49. 【請求項４９】 請求項３５において、前記複数個の一
    次的メモリセル及び前記複数個の冗長メモリセルが同期
    型ランダムアクセスメモリを有していることを特徴とす
    るメモリ。
  50. 【請求項５０】 請求項３５において、前記冗長入力／
    出力回路が、 更に、 前記第一の永久的にプログラム可能な選択要素と冗長ビ
    ット線−真へ結合している第一ビット線ヒューズとの間
    に結合している導通経路を具備した第一トランジスタ、 前記第二の永久的にプログラム可能な選択要素と冗長ビ
    ット線−補元へ結合されている第二ヒューズとの間に結
    合されている導通経路を具備する第二トランジスタ、を
    有しており、前記第一及び第二トランジスタの両方が前
    記冗長入力／出力回路の入力によって制御されることを
    特徴とするメモリ。
  51. 【請求項５１】 請求項３５において、前記冗長入力／
    出力回路が、更に、 書込バス−真と冗長ビット線−真との間に結合されてい
    る導通経路を具備する第三トランジスタ、 書込バス−補元と冗長ビット線−補元との間に結合され
    ている導通経路を具備する第四トランジスタ、を有して
    おり、前記第三及び第四トランジスタの両方が前記冗長
    入力／出力回路の反転入力によって制御されることを特
    徴とするメモリ。
  52. 【請求項５２】 冗長メモリセルへアクセスするための
    メモリの動作方法において、前記メモリは、行及び列の
    形態で配列された複数個の一次的メモリセル、一次的メ
    モリセルへアクセスするためのアクセス回路、複数個の
    冗長メモリセルを有しており、 冗長デコーダ内の冗長選択回路のイネーブル回路におけ
    る第一ヒューズを開成させ、前記イネーブル回路はその
    出力端を複数個のパス要素へ結合しており、従って、前
    記第一ヒューズが開成されると、前記複数個のパス要素
    が導通状態とされ、前記複数個のパス要素の各々は前記
    冗長選択回路の入力端と出力端との間において複数個の
    ヒューズのうちの１個のヒューズと直列接続され、 決定された列アドレス値に従って前記複数個のヒューズ
    における１つを除いて各ヒューズを開成させる、上記各
    ステップを有することを特徴とする方法。
  53. 【請求項５３】 請求項５２において、前記複数個のパ
    ス要素の各々の前記入力端が列アドレス信号に対応する
    １個のアドレス線へ結合されることを特徴とする方法。
  54. 【請求項５４】 請求項５２において、更に、 前記決定された列アドレス値に従って１つを除いて各第
    一ビット線ヒューズを開成させ、各第一ビット線ヒュー
    ズは複数個の冗長入力／出力回路のうちの１つにおける
    冗長ビット線−真と冗長入力／出力回路との間に結合し
    ており、 前記決定した列アドレス値に従って１つを除いて各第二
    ビット線ヒューズを開成し、各第二ビット線ヒューズは
    前記複数個の冗長入力／出力選択回路のうちの１つにお
    いて冗長ビット線−補元と冗長入力／出力回路との間に
    結合されており、 前記複数個の冗長入力／出力回路の各々が前記冗長デコ
    ーダへ結合される、ことを特徴とする方法。
  55. 【請求項５５】 請求項５４において、更に、 前記決定したアドイレス値に従って１つを除いて各第一
    の永久的にプログラム可能な選択要素を開成し、各第一
    の永久的にプログラム可能な選択要素は前記複数個の冗
    長入力／出力選択回路のうちの１つにおいて読取バス−
    真と冗長入力／出力回路との間に結合されており、 前記決定したアドレス値に従って１つを除いて各第二の
    永久的にプログラム可能な選択要素を開成し、各第二の
    永久的にプログラム可能な選択要素は前記複数個の冗長
    入力／出力選択回路の１つにおいて読取バス−補元と冗
    長入力／出力回路との間に結合されている、ことを特徴
    とする方法。
  56. 【請求項５６】 請求項５４において、更に、 前記決定した列アドレス値に従って入力／出力マルチプ
    レクサ回路と一次的ビット線−真との間に結合されてい
    る第一ヒューズを開成し、 前記決定した列アドレス値に従って前記入力／出力マル
    チプレクサ回路と一次的ビット線−補元との間に結合さ
    れている第二ヒューズを開成し、 前記入力／出力マルチプレクサ回路がそのヒューズを開
    成させていない冗長入力／出力選択回路と関連してい
    る、ことを特徴とする方法。
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