JPH09146906A - フレーム同期記憶装置 - Google Patents
フレーム同期記憶装置Info
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- JPH09146906A JPH09146906A JP8269477A JP26947796A JPH09146906A JP H09146906 A JPH09146906 A JP H09146906A JP 8269477 A JP8269477 A JP 8269477A JP 26947796 A JP26947796 A JP 26947796A JP H09146906 A JPH09146906 A JP H09146906A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- Multi Processors (AREA)
- Computer And Data Communications (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】ファイバー・チャネルから非同期的に受け取っ
たフレームを受け取りメモリがフレーム記憶のため適切
な順序に配列されるまでフレームを遅延させる方法およ
び装置を提供する。 【解決手段】ファイバー・チャネル・ポートと受け取り
メモリの間のデータ経路上に循環バッファを配置して、
受け取りメモリのシーケンス・カウント情報を持つシー
ケンサによって生成される信号に応じて、フレームの受
け取りメモリへの送出を遅延させ、これによって受け取
りメモリへの記憶の同期が保たれる。
たフレームを受け取りメモリがフレーム記憶のため適切
な順序に配列されるまでフレームを遅延させる方法およ
び装置を提供する。 【解決手段】ファイバー・チャネル・ポートと受け取り
メモリの間のデータ経路上に循環バッファを配置して、
受け取りメモリのシーケンス・カウント情報を持つシー
ケンサによって生成される信号に応じて、フレームの受
け取りメモリへの送出を遅延させ、これによって受け取
りメモリへの記憶の同期が保たれる。
Description
【0001】
【発明の属する技術分野】本発明は、ファイバー・チャ
ネル・ネットワーク上に非同期的に到着するフレームを
受け取り、データの損失なしに受け取りメモリに記憶す
るようにそれらフレームを同期させる方法および装置に
関するものである。
ネル・ネットワーク上に非同期的に到着するフレームを
受け取り、データの損失なしに受け取りメモリに記憶す
るようにそれらフレームを同期させる方法および装置に
関するものである。
【0002】
【従来の技術】メインフレーム、スーパー・コンピュー
タ、大容量記憶システム、ワークステーションおよび高
解像度ディスプレイ・サブシステムは、ファイルおよび
印刷の共用を実施するように相互に接続されることが多
い。このようなタイプの接続に使用される共通ネットワ
ークおよびチャネルは、特にグラフィック・アプリケー
ションのようにデータが大規模ファイルの形式を取るよ
うな場合、データ率が制約されることによってシステム
効率が制限される可能性がある。
タ、大容量記憶システム、ワークステーションおよび高
解像度ディスプレイ・サブシステムは、ファイルおよび
印刷の共用を実施するように相互に接続されることが多
い。このようなタイプの接続に使用される共通ネットワ
ークおよびチャネルは、特にグラフィック・アプリケー
ションのようにデータが大規模ファイルの形式を取るよ
うな場合、データ率が制約されることによってシステム
効率が制限される可能性がある。
【0003】接続には、プロセッサ相互間のデータ通信
接続およびプロセッサと周辺装置間のデータ通信接続と
いう2つの基本的タイプがある。「チャネル」は、相互
に通信する装置間の直接接続または回線交換型2地点間
接続を提供する。チャネルの主な仕事は、最小の遅延時
間で可能な限り最高速のデータ率でデータを伝送するこ
とである。チャネルは、典型的には、ハードウェア上の
単純なエラー訂正を実行する。対照的に、「ネットワー
ク」は、分散されたノードの集合体であって、(例えば
ワークステーションまたは大容量記憶装置のような)ノ
ード間の対話をサポートするそれ自身のプロトコルを持
つ。典型的には、各ノードは、伝送媒体の使用を競い合
い、ネットワーク上のエラー状態を認識できる能力を持
ち、エラー状態から回復するために必要とされるエラー
管理を行わなければならない。
接続およびプロセッサと周辺装置間のデータ通信接続と
いう2つの基本的タイプがある。「チャネル」は、相互
に通信する装置間の直接接続または回線交換型2地点間
接続を提供する。チャネルの主な仕事は、最小の遅延時
間で可能な限り最高速のデータ率でデータを伝送するこ
とである。チャネルは、典型的には、ハードウェア上の
単純なエラー訂正を実行する。対照的に、「ネットワー
ク」は、分散されたノードの集合体であって、(例えば
ワークステーションまたは大容量記憶装置のような)ノ
ード間の対話をサポートするそれ自身のプロトコルを持
つ。典型的には、各ノードは、伝送媒体の使用を競い合
い、ネットワーク上のエラー状態を認識できる能力を持
ち、エラー状態から回復するために必要とされるエラー
管理を行わなければならない。
【0004】既存の通信相互接続の1つのタイプに、フ
ァイバー・チャネルがある。ファイバー・チャネル・プ
ロトコルは、情報システム用米国工業規格(すなわちA
NSI)として開発され採用されている。ファイバー・
チャネル規格の詳細は、FibreChannel Physical and Si
gnaling Interface, Revision 4.2, American National
Standard for Information Systems (ANSI)(1993)に記
載されている。要約すれば、ファイバー・チャネルは、
ワークステーション、スーパー・コンピュータおよび種
々の周辺装置の間の同時並行通信を可能にする交換型プ
ロトコルである。ファイバー・チャネルは、双方向に同
時に毎秒1ギガ・ビットを越える伝送率でフレームを伝
送する能力を持つ。それは、また、インターネット・プ
ロトコール(すなわちIP)、小規模コンピュータ・シス
テム・インタフェース(すなわちSCSI)、高性能並行
インタフェース(すなわちHIPPI)および高機能周辺
インタフェース(すなわちIPI)などの既存のプロトコ
ールに従って光ファイバーおよび銅線上でコマンドおよ
びデータを伝送することができる。
ァイバー・チャネルがある。ファイバー・チャネル・プ
ロトコルは、情報システム用米国工業規格(すなわちA
NSI)として開発され採用されている。ファイバー・
チャネル規格の詳細は、FibreChannel Physical and Si
gnaling Interface, Revision 4.2, American National
Standard for Information Systems (ANSI)(1993)に記
載されている。要約すれば、ファイバー・チャネルは、
ワークステーション、スーパー・コンピュータおよび種
々の周辺装置の間の同時並行通信を可能にする交換型プ
ロトコルである。ファイバー・チャネルは、双方向に同
時に毎秒1ギガ・ビットを越える伝送率でフレームを伝
送する能力を持つ。それは、また、インターネット・プ
ロトコール(すなわちIP)、小規模コンピュータ・シス
テム・インタフェース(すなわちSCSI)、高性能並行
インタフェース(すなわちHIPPI)および高機能周辺
インタフェース(すなわちIPI)などの既存のプロトコ
ールに従って光ファイバーおよび銅線上でコマンドおよ
びデータを伝送することができる。
【0005】本質的に、ファイバー・チャネルは、チャ
ネルとネットワークの複合体であり、必要とされる接続
性、距離およびプロトコル多重化を提供するのに十分な
ネットワーク機能、および単純性、反復可能なパフォー
マンスおよび信頼できる伝達を保持するのに十分なチャ
ネル機能を持つ。ファイバー・チャネルは、ファイバー
・チャネル・スイッチ装置として知られている能動的で
知能的な相互接続装置を提供する。ファイバー・チャネ
ル・スイッチ装置は、ワークステーション、スーパー・
コンピュータ、周辺装置を含む関連装置に取り付けられ
る複数のノード・ポート(以下Nポートと呼ぶ)間の相互
接続およびフレーム伝送を行うための複数のファイバー
・ポート(以下Fポートと呼ぶ)を含む。ファイバー・チ
ャネル・スイッチ装置は、フレーム内に含まれる情報に
基づいてフレームの経路指定を行う能力を持つ。Nポー
トは、それ自身とファイバーの間の単純な2地点間接続
を管理する。Nポートおよび関係装置のタイプによっ
て、Nポートがファイバーとの間で行うデータ伝送率が
定まる。伝送は制御プロトコルから切り離されるから、
(例えば、2地点間伝送経路、環状経路、多数分岐バ
ス、交差切り替えなどのような)種々の異なるネットワ
ーク構成が実施可能である。
ネルとネットワークの複合体であり、必要とされる接続
性、距離およびプロトコル多重化を提供するのに十分な
ネットワーク機能、および単純性、反復可能なパフォー
マンスおよび信頼できる伝達を保持するのに十分なチャ
ネル機能を持つ。ファイバー・チャネルは、ファイバー
・チャネル・スイッチ装置として知られている能動的で
知能的な相互接続装置を提供する。ファイバー・チャネ
ル・スイッチ装置は、ワークステーション、スーパー・
コンピュータ、周辺装置を含む関連装置に取り付けられ
る複数のノード・ポート(以下Nポートと呼ぶ)間の相互
接続およびフレーム伝送を行うための複数のファイバー
・ポート(以下Fポートと呼ぶ)を含む。ファイバー・チ
ャネル・スイッチ装置は、フレーム内に含まれる情報に
基づいてフレームの経路指定を行う能力を持つ。Nポー
トは、それ自身とファイバーの間の単純な2地点間接続
を管理する。Nポートおよび関係装置のタイプによっ
て、Nポートがファイバーとの間で行うデータ伝送率が
定まる。伝送は制御プロトコルから切り離されるから、
(例えば、2地点間伝送経路、環状経路、多数分岐バ
ス、交差切り替えなどのような)種々の異なるネットワ
ーク構成が実施可能である。
【0006】上記ファイバ・チャネル工業規格は、デー
タ伝送のいくつかの異なるタイプを提供する。クラス1
の伝送は、回線交換、すなわちネットワーク交換網にわ
たる予備データ経路を必要とし、一般的に、2つの識別
されたネットワーク・エレメントの間で、1フレーム以
上の、しばしば多数の、フレームの伝送を伴う。対照的
に、クラス2の伝送は、ある1つのネットワーク・エレ
メントから他のエレメントへの単一のフレームの伝送そ
れぞれ毎にネットワーク交換網を通して1つの経路の割
り当てを必要とする。
タ伝送のいくつかの異なるタイプを提供する。クラス1
の伝送は、回線交換、すなわちネットワーク交換網にわ
たる予備データ経路を必要とし、一般的に、2つの識別
されたネットワーク・エレメントの間で、1フレーム以
上の、しばしば多数の、フレームの伝送を伴う。対照的
に、クラス2の伝送は、ある1つのネットワーク・エレ
メントから他のエレメントへの単一のフレームの伝送そ
れぞれ毎にネットワーク交換網を通して1つの経路の割
り当てを必要とする。
【0007】
【発明が解決しようとする課題】クラス2のフレーム交
換は、到来フレームに関してそれらを他のポートに送り
出す前に一時的に記憶するメモリ・メカニズムを必要と
するので、クラス1の回線交換より実施が難しい。メモ
リ・メカニズムは、典型的には、関連サポート回路との
間の多数の入出力(I/O)接続を含む。異なるビット
伝送率でデータを搬送するチャネルと連係する場合、複
雑さが増加しハードウェアの追加が必要となる。
換は、到来フレームに関してそれらを他のポートに送り
出す前に一時的に記憶するメモリ・メカニズムを必要と
するので、クラス1の回線交換より実施が難しい。メモ
リ・メカニズムは、典型的には、関連サポート回路との
間の多数の入出力(I/O)接続を含む。異なるビット
伝送率でデータを搬送するチャネルと連係する場合、複
雑さが増加しハードウェアの追加が必要となる。
【0008】従って、既存のシステムより高い性能およ
び柔軟性を持って光ファイバー・ネットワーク上でクラ
ス2伝送を行うことのできる新しい、改良されたファイ
バー・チャネル工業規格実施システムに対する必要性が
当業界に存在する。特に、クロック・サイクル当たり2
文字を取り扱う伝送符号化/復号化のため方法および装
置に対する強い必要性が存在する。
び柔軟性を持って光ファイバー・ネットワーク上でクラ
ス2伝送を行うことのできる新しい、改良されたファイ
バー・チャネル工業規格実施システムに対する必要性が
当業界に存在する。特に、クロック・サイクル当たり2
文字を取り扱う伝送符号化/復号化のため方法および装
置に対する強い必要性が存在する。
【0009】
【課題を解決するための手段】本発明の好ましい実施形
態は、ファイバー・チャネル・ポートから非同期的に受
け取られるフレームを、受け取りメモリがそれらフレー
ムを記憶するために適切に配列されるまで、受け取りメ
モリへの送出を遅延させる手段を提供する。循環バッフ
ァが、ファイバー・チャネル・ポートと受け取りメモリ
の間のデータ経路に配置され、受け取りメモリのシーケ
ンス・カウントの情報を持つシーケンサによって生成さ
れる制御信号に従ってフレームを遅延させる。循環バッ
ファは、同期パルスによって同期させられ、シーケンサ
の制御信号によって励起され、受け取りメモリにフレー
ムを書き込むためクロック・サイクル・シーケンスと一
致させるように遅延されたフレームを出力するフリップ
フロップ・アレイの形態で実施することができる。
態は、ファイバー・チャネル・ポートから非同期的に受
け取られるフレームを、受け取りメモリがそれらフレー
ムを記憶するために適切に配列されるまで、受け取りメ
モリへの送出を遅延させる手段を提供する。循環バッフ
ァが、ファイバー・チャネル・ポートと受け取りメモリ
の間のデータ経路に配置され、受け取りメモリのシーケ
ンス・カウントの情報を持つシーケンサによって生成さ
れる制御信号に従ってフレームを遅延させる。循環バッ
ファは、同期パルスによって同期させられ、シーケンサ
の制御信号によって励起され、受け取りメモリにフレー
ムを書き込むためクロック・サイクル・シーケンスと一
致させるように遅延されたフレームを出力するフリップ
フロップ・アレイの形態で実施することができる。
【0010】発明の課題を解決する手段として、本発明
は、ファイバー・チャネル・ポートによって非同期的に
受け取られるフレームを受け取りメモリに同期的に記憶
させるためファイバー・チャネル・ポートおよび受け取
りメモリに接続され、受け取りメモリへのフレームの通
過を同期させる機能を持つ循環バッファを含むデータ経
路、および、受け取りメモリおよび循環バッファに接続
され、循環バッファからのフレームの出力が受け取りメ
モリ・クロック・サイクル・シーケンスと整合するよう
に制御する制御信号を生成するシーケンサを備えるフレ
ーム同期記憶装置を含む。
は、ファイバー・チャネル・ポートによって非同期的に
受け取られるフレームを受け取りメモリに同期的に記憶
させるためファイバー・チャネル・ポートおよび受け取
りメモリに接続され、受け取りメモリへのフレームの通
過を同期させる機能を持つ循環バッファを含むデータ経
路、および、受け取りメモリおよび循環バッファに接続
され、循環バッファからのフレームの出力が受け取りメ
モリ・クロック・サイクル・シーケンスと整合するよう
に制御する制御信号を生成するシーケンサを備えるフレ
ーム同期記憶装置を含む。
【0011】
I. ファイバー・チャネル・スイッチのアーキテクチャ 図1には、ファイバー・チャネル・スイッチのアーキテ
クチャにおいて使用される可変長フレーム11が示され
ている。可変長フレーム11は、フレーム11の開始を
示す特定のバイナリー・シーケンスである4バイトのフ
レーム開始(SOF)インジケータ12を含む。一般的に
は、SOFインジケータ12の後に、フレーム・ソース
・アドレス、宛先アドレスおよびフレーム11が制御情
報か実際データか等を指定する24バイトのヘッダ14
が続く。ヘッダ14の後には可変長データ16のフィー
ルドが続く。可変長データ16の長さは、0ないし21
12バイトである。データ16の後に、エラー検出のた
めの4バイトのCRC(巡回冗長検査)コード17および
4バイトのフレーム終了(EOF)インジケータ18が続
く。図1のフレーム11は、固定的フレームに比較して
非常に柔軟であり、特定のアプリケーションのニーズに
適応することによってより高い性能を提供する。
クチャにおいて使用される可変長フレーム11が示され
ている。可変長フレーム11は、フレーム11の開始を
示す特定のバイナリー・シーケンスである4バイトのフ
レーム開始(SOF)インジケータ12を含む。一般的に
は、SOFインジケータ12の後に、フレーム・ソース
・アドレス、宛先アドレスおよびフレーム11が制御情
報か実際データか等を指定する24バイトのヘッダ14
が続く。ヘッダ14の後には可変長データ16のフィー
ルドが続く。可変長データ16の長さは、0ないし21
12バイトである。データ16の後に、エラー検出のた
めの4バイトのCRC(巡回冗長検査)コード17および
4バイトのフレーム終了(EOF)インジケータ18が続
く。図1のフレーム11は、固定的フレームに比較して
非常に柔軟であり、特定のアプリケーションのニーズに
適応することによってより高い性能を提供する。
【0012】図2は、ファイバー・チャネル・ネットワ
ーク100における代表的従来技術のファイバー・チャ
ネル・アーキテクチャを示すブロック図である。ワーク
ステーション120、メインフレーム122およびスー
パー・コンピュータ124が、ファイバー・チャネル1
10(すなわちファイバー・チャネル交換回線)を介し
て、(例えばテープ・サブシステム126、ディスク・
サブシステム128およびディスプレイ・サブシステム
130のような)種々のサブシステムと相互に接続して
いる。ファイバー・チャネル110は、種々のノード・
ポート(すなわちNポート)140およびファイバー・ポ
ート150(すなわちFポート)を経由してファイバー
・チャネルに接続される関連ワークステーション、メイ
ンフレームおよび周辺装置を相互に接続するエンティテ
ィーである。ファイバー・チャネル110の本質的な機
能は、送信元のNポートからデータ・フレームを受け取
り、第1のプロトコルを使用して、宛先Nポートにフレ
ームを送付することである。好ましい実施形態におい
て、第1のプロトコルは、ファイバー・チャネル・プロ
トコルである。非同期伝送モード(ATM)のようなその他
のプロトコルも本発明の範囲を逸脱することなく使用す
ることができる。
ーク100における代表的従来技術のファイバー・チャ
ネル・アーキテクチャを示すブロック図である。ワーク
ステーション120、メインフレーム122およびスー
パー・コンピュータ124が、ファイバー・チャネル1
10(すなわちファイバー・チャネル交換回線)を介し
て、(例えばテープ・サブシステム126、ディスク・
サブシステム128およびディスプレイ・サブシステム
130のような)種々のサブシステムと相互に接続して
いる。ファイバー・チャネル110は、種々のノード・
ポート(すなわちNポート)140およびファイバー・ポ
ート150(すなわちFポート)を経由してファイバー
・チャネルに接続される関連ワークステーション、メイ
ンフレームおよび周辺装置を相互に接続するエンティテ
ィーである。ファイバー・チャネル110の本質的な機
能は、送信元のNポートからデータ・フレームを受け取
り、第1のプロトコルを使用して、宛先Nポートにフレ
ームを送付することである。好ましい実施形態におい
て、第1のプロトコルは、ファイバー・チャネル・プロ
トコルである。非同期伝送モード(ATM)のようなその他
のプロトコルも本発明の範囲を逸脱することなく使用す
ることができる。
【0013】本明細書で使用する用語の定義は次の通り
である。 *クラス1サービス:回線交換型接続。 *クラス2サービス:送信および受領通知の提供を保証
するフレーム交換型サービス。 *クラス3サービス:確認を行わないフレーム交換型サ
ービス。 *Fポート:Nポートを物理的に接続するファイバー・
チャネルのアクセス・ポイントすなわち「ファイバー・
ポート」。 *ファイバー:ファイバー・チャネル・ネットワークに
おいて経路指定を扱うファイバー・チャネルによって規
定された接続。 *フレーム:基本伝送エレメントを規定する伝送ビット
の1次元セット。 *インターミックス:クラス1および2の機能性を提供
するサービスのクラスで、クラス1接続の場合チャネル
全体を予約し、クラス2トラフィックについては未使用
帯域幅上を通過させるサービス。 *リンク:通信チャネル。 *Nポート:リンクのノード終端におけるファイバー・
チャネル定義ハードウェア・エンティティー、すなわち
「ノード」ポートである。
である。 *クラス1サービス:回線交換型接続。 *クラス2サービス:送信および受領通知の提供を保証
するフレーム交換型サービス。 *クラス3サービス:確認を行わないフレーム交換型サ
ービス。 *Fポート:Nポートを物理的に接続するファイバー・
チャネルのアクセス・ポイントすなわち「ファイバー・
ポート」。 *ファイバー:ファイバー・チャネル・ネットワークに
おいて経路指定を扱うファイバー・チャネルによって規
定された接続。 *フレーム:基本伝送エレメントを規定する伝送ビット
の1次元セット。 *インターミックス:クラス1および2の機能性を提供
するサービスのクラスで、クラス1接続の場合チャネル
全体を予約し、クラス2トラフィックについては未使用
帯域幅上を通過させるサービス。 *リンク:通信チャネル。 *Nポート:リンクのノード終端におけるファイバー・
チャネル定義ハードウェア・エンティティー、すなわち
「ノード」ポートである。
【0014】図3に示されるファイバー・チャネル・ス
イッチ装置300は、複数のチャネル・モジュール34
0を使用する。図3が、2つのチャネル・モジュール3
40Aおよび340Bを例示しているが、チャネル・モ
ジュール340の数は図示されたものより多い場合があ
り、典型的にはシステム構成に従う。第1の実施形態に
おいて、ファイバー・チャネル・スイッチ装置は、4つ
のチャネル・モジュール・カードを持ち、その各々は、
(16個のFポートと関連コンピュータ周辺装置の相互
接続を行う)4つの266MbpsのFポートを含む。こ
のアーキテクチャは、4つの266Mbpsチャネル・モ
ジュール・カードを複式ポートの531Mbpsチャネル
・モジュール・カードまたは単一ポートの1063Mbp
sチャネル・モジュールと代替することを可能にする。
各チャネル・モジュール340は、メイン・リンク32
0、インターミックス・リンク322、制御リンク32
4および経路状態リンク326に直接接続される。制御
リンク324上の制御信号は、1つのチャネル・モジュ
ール340によって受け取られたフレームを同じチャネ
ル・モジュール上の異なるポートまたは他の使用可能チ
ャネル・モジュール340へ伝送させる。チャネル・モ
ジュール340は、チャネルとのデータ通信のためのポ
ート機能、クラス2データ伝送のためにフレームを一時
的に記憶するするための受け取りメモリ・バッファ、お
よびクラス1データ伝送の場合にはバッファされない到
来フレームのバイパスの働きをする。経路割り当てシス
テム350は、スイッチ・モジュール360を介してチ
ャネル・モジュール340と通信する。
イッチ装置300は、複数のチャネル・モジュール34
0を使用する。図3が、2つのチャネル・モジュール3
40Aおよび340Bを例示しているが、チャネル・モ
ジュール340の数は図示されたものより多い場合があ
り、典型的にはシステム構成に従う。第1の実施形態に
おいて、ファイバー・チャネル・スイッチ装置は、4つ
のチャネル・モジュール・カードを持ち、その各々は、
(16個のFポートと関連コンピュータ周辺装置の相互
接続を行う)4つの266MbpsのFポートを含む。こ
のアーキテクチャは、4つの266Mbpsチャネル・モ
ジュール・カードを複式ポートの531Mbpsチャネル
・モジュール・カードまたは単一ポートの1063Mbp
sチャネル・モジュールと代替することを可能にする。
各チャネル・モジュール340は、メイン・リンク32
0、インターミックス・リンク322、制御リンク32
4および経路状態リンク326に直接接続される。制御
リンク324上の制御信号は、1つのチャネル・モジュ
ール340によって受け取られたフレームを同じチャネ
ル・モジュール上の異なるポートまたは他の使用可能チ
ャネル・モジュール340へ伝送させる。チャネル・モ
ジュール340は、チャネルとのデータ通信のためのポ
ート機能、クラス2データ伝送のためにフレームを一時
的に記憶するするための受け取りメモリ・バッファ、お
よびクラス1データ伝送の場合にはバッファされない到
来フレームのバイパスの働きをする。経路割り当てシス
テム350は、スイッチ・モジュール360を介してチ
ャネル・モジュール340と通信する。
【0015】クラス2のフレーム交換トラフィックの場
合、経路割り当てシステム350は、チャネル・モジュ
ール340の受け取りポートから各フレームに関するフ
レーム・ヘッダ情報を収集する。経路割り当てシステム
350は、フレーム・ヘッダ情報の妥当性を検査し、宛
先ポートへのスイッチを通して、フレームのための経路
を設定するためスイッチ資源を割り当てる。一旦フレー
ムが送信されると、経路割り当てシステム350は、ス
イッチ資源の割り当てを解除する。
合、経路割り当てシステム350は、チャネル・モジュ
ール340の受け取りポートから各フレームに関するフ
レーム・ヘッダ情報を収集する。経路割り当てシステム
350は、フレーム・ヘッダ情報の妥当性を検査し、宛
先ポートへのスイッチを通して、フレームのための経路
を設定するためスイッチ資源を割り当てる。一旦フレー
ムが送信されると、経路割り当てシステム350は、ス
イッチ資源の割り当てを解除する。
【0016】経路割り当てシステム350は、また、チ
ャネル・モジュール340から回線交換トラフィック
(クラス1接続フレーム)に関するフレーム・ヘッダ情
報を収集する。次に、経路割り当てシステム350は、
接続の妥当性を検査して、引き続く接続のために専用の
経路を設定するためスイッチ資源を割り当てる。接続ト
ラフィックそれ自体が資源の割り当てを解除する。
ャネル・モジュール340から回線交換トラフィック
(クラス1接続フレーム)に関するフレーム・ヘッダ情
報を収集する。次に、経路割り当てシステム350は、
接続の妥当性を検査して、引き続く接続のために専用の
経路を設定するためスイッチ資源を割り当てる。接続ト
ラフィックそれ自体が資源の割り当てを解除する。
【0017】図4は、4ポート式知能システム410お
よび4つのメモリ・インターフェースASIC422、
424、426および428を持つメモリ・インターフ
ェース・システム420を備えた4ポート式266Mbp
sチャネル・モジュールに関するチャネル・モジュール
・アーキテクチャのブロック図である。複式ポート53
1Mbpsの実施形態の場合のアーキテクチャも同様であ
るが、複式の場合2ポート式知能モジュール410を使
用する点が相違する。単一ポート1062Mbpsの実施
形態の場合のアーキテクチャも同様であるが、単一の場
合メモリ・インターフェース・システムに接続する4つ
のチャネル・モジュールを使う点が相違する。
よび4つのメモリ・インターフェースASIC422、
424、426および428を持つメモリ・インターフ
ェース・システム420を備えた4ポート式266Mbp
sチャネル・モジュールに関するチャネル・モジュール
・アーキテクチャのブロック図である。複式ポート53
1Mbpsの実施形態の場合のアーキテクチャも同様であ
るが、複式の場合2ポート式知能モジュール410を使
用する点が相違する。単一ポート1062Mbpsの実施
形態の場合のアーキテクチャも同様であるが、単一の場
合メモリ・インターフェース・システムに接続する4つ
のチャネル・モジュールを使う点が相違する。
【0018】各ポート知能システム410は、GLM/
OLCトランシーバ412を通して外部Nポートに接続
される。到来フレームは、GLM/OLCトランシーバ
412によって受信機(Rx)414へ伝送される。状態/
制御論理回路418は、新しいフレームが受信機414
によって受け取られたことを認識し、伝送クラス(1ま
たは2)、および受け取られたフレーム・ヘッダ情報を
基にデータの長さを決定する。受信機414の目的は、
接続したNポートとの同期を維持し、バッファからバッ
ファへのデータの流れの制御を管理するため到来伝送文
字を復号し、リンク性能を評価するため統計を収集し、
システム・クロックの時間を再設定し、フレームを検出
しその妥当性を検査し、関連受け取りメモリ(Rx)43
2、434、436および438における一時記憶のた
めすべてのフレームをインターフェース・システム42
0へ送信することである。
OLCトランシーバ412を通して外部Nポートに接続
される。到来フレームは、GLM/OLCトランシーバ
412によって受信機(Rx)414へ伝送される。状態/
制御論理回路418は、新しいフレームが受信機414
によって受け取られたことを認識し、伝送クラス(1ま
たは2)、および受け取られたフレーム・ヘッダ情報を
基にデータの長さを決定する。受信機414の目的は、
接続したNポートとの同期を維持し、バッファからバッ
ファへのデータの流れの制御を管理するため到来伝送文
字を復号し、リンク性能を評価するため統計を収集し、
システム・クロックの時間を再設定し、フレームを検出
しその妥当性を検査し、関連受け取りメモリ(Rx)43
2、434、436および438における一時記憶のた
めすべてのフレームをインターフェース・システム42
0へ送信することである。
【0019】メモリ・インタフェース・システム420
は、ポート知能システム410および経路割り当てシス
テム350からのコマンドに応答して、4つのメモリ・
インターフェースASIC422、424、426およ
び428を使用して、メイン・バス320およびインタ
ーミックス・バス322を介して内部スイッチ・データ
経路に対してメモリ432、434、436および43
8(16k×l6外部RAM)を接合する。ポート知能
システム410とメモリ・インタフェース・システム4
20の間で受信データ経路421をわたって送られるフ
レームは、メモリ・インターフェース422が、ビット
0−1を受け取り、メモリ・インターフェース426が
ビット2−3を受け取り、メモリ・インターフェース4
28がビット4−5を受け取り、メモリ・インターフェ
ース424がビット6−7を受け取るように、ビット毎
に伝送される。各メモリ・インターフェースは、チャネ
ル・モジュール340が動作する位置および伝送速度(b
ps)を知っている。受け取りメモリ422、424、4
26および428から読み取られたフレームは、メイン
・バス320とインターミックス・バス322を経由し
てファイバー・チャネルを通過するようにバイト幅に再
編成される。
は、ポート知能システム410および経路割り当てシス
テム350からのコマンドに応答して、4つのメモリ・
インターフェースASIC422、424、426およ
び428を使用して、メイン・バス320およびインタ
ーミックス・バス322を介して内部スイッチ・データ
経路に対してメモリ432、434、436および43
8(16k×l6外部RAM)を接合する。ポート知能
システム410とメモリ・インタフェース・システム4
20の間で受信データ経路421をわたって送られるフ
レームは、メモリ・インターフェース422が、ビット
0−1を受け取り、メモリ・インターフェース426が
ビット2−3を受け取り、メモリ・インターフェース4
28がビット4−5を受け取り、メモリ・インターフェ
ース424がビット6−7を受け取るように、ビット毎
に伝送される。各メモリ・インターフェースは、チャネ
ル・モジュール340が動作する位置および伝送速度(b
ps)を知っている。受け取りメモリ422、424、4
26および428から読み取られたフレームは、メイン
・バス320とインターミックス・バス322を経由し
てファイバー・チャネルを通過するようにバイト幅に再
編成される。
【0020】送信機(Tx)416は、メモリ・インタフェ
ース・システム420とGLM/OLCトランシーバ4
12の間に配置され、ファイバー・チャネル規則に従っ
た符号化および伝送のためファイバー・チャネル内部の
他のチャネル・モジュール受け取りメモリから送信され
たフレームを伝送する。4k×9FIFO送信メモリ(T
x)442が、メモリ・インターフェース420と送信機
416の間に配置され、メイン・バス320およびイン
ターミックス・バス322をポート知能システム410
に対し接合する。メモリ・インターフェース420は、
送信データ経路444上に送信メモリ442の入力にお
いて再編成されるデータをビット毎に出力する。
ース・システム420とGLM/OLCトランシーバ4
12の間に配置され、ファイバー・チャネル規則に従っ
た符号化および伝送のためファイバー・チャネル内部の
他のチャネル・モジュール受け取りメモリから送信され
たフレームを伝送する。4k×9FIFO送信メモリ(T
x)442が、メモリ・インターフェース420と送信機
416の間に配置され、メイン・バス320およびイン
ターミックス・バス322をポート知能システム410
に対し接合する。メモリ・インターフェース420は、
送信データ経路444上に送信メモリ442の入力にお
いて再編成されるデータをビット毎に出力する。
【0021】各メモリ・インターフェース422、42
4、426および428は、クラス1データを接続線4
31経由でバイパスし、接続線433を経由して受け取
りメモリへ伝送するためクラス2データをバッファ記憶
するマルチプレクサ429を含む。更に、各メモリ・イ
ンターフェースは、(図3の)ポート知能システム41
0および経路割り当てシステム350からのコマンドに
応答して、マルチプレクサ429、受け取りメモリ43
2、434、436、438および送信メモリ442を
制御するメモリ制御論理回路435を含む。
4、426および428は、クラス1データを接続線4
31経由でバイパスし、接続線433を経由して受け取
りメモリへ伝送するためクラス2データをバッファ記憶
するマルチプレクサ429を含む。更に、各メモリ・イ
ンターフェースは、(図3の)ポート知能システム41
0および経路割り当てシステム350からのコマンドに
応答して、マルチプレクサ429、受け取りメモリ43
2、434、436、438および送信メモリ442を
制御するメモリ制御論理回路435を含む。
【0022】各受け取りメモリ432、434、436
および438は、(図4の拡大部分440に図示されて
いるように)それぞれが2kバイトの記憶容量を持つ1
6個のメモリ・バッファ0−15で構成される。メモリ
・バッファ1ないし14はクラス2のフレーム伝送専用
であり、メモリ・バッファ15は、(図3の)エレメン
ト・コントローラ358上に組み込まれたNポートに向
けられるクラス1フレームのために使用され、メモリ・
バッファ0はオーバーフローに備えた予備である。ファ
イバー・チャネル工業規格に従った最大サイズ・フレー
ムは、2148バイト長である。バイナリ・アドレス指
定方式"PPbbbbxxxxxxxx"が、14個のメモリ・バッファ
1−14について使用され、"PP1111bbbbxxxx"がオーバ
ーフロー用メモリ・バッファ0について使用される。こ
の場合、PPはフレームが伝送されるFポートを識別し、
bbbbは現在のメモリ・バッファ番号を識別する。
および438は、(図4の拡大部分440に図示されて
いるように)それぞれが2kバイトの記憶容量を持つ1
6個のメモリ・バッファ0−15で構成される。メモリ
・バッファ1ないし14はクラス2のフレーム伝送専用
であり、メモリ・バッファ15は、(図3の)エレメン
ト・コントローラ358上に組み込まれたNポートに向
けられるクラス1フレームのために使用され、メモリ・
バッファ0はオーバーフローに備えた予備である。ファ
イバー・チャネル工業規格に従った最大サイズ・フレー
ムは、2148バイト長である。バイナリ・アドレス指
定方式"PPbbbbxxxxxxxx"が、14個のメモリ・バッファ
1−14について使用され、"PP1111bbbbxxxx"がオーバ
ーフロー用メモリ・バッファ0について使用される。こ
の場合、PPはフレームが伝送されるFポートを識別し、
bbbbは現在のメモリ・バッファ番号を識別する。
【0023】II. 循環バッファのアーキテクチャ 本発明の好ましい実施形態は、ファイバー・チャネル・
ポートから非同期的に受け取られるフレ-ムを、受け取
りメモリがそれらフレ-ムを記憶するために適切に配列
されるまで、遅延させる手段を提供する。循環バッファ
が、ファイバー・チャネル・ポートと受け取りメモリの
間のデ-タ経路に配置され、受け取りメモリのシーケン
ス・カウントの情報を持つシーケンサによって生成され
る制御信号に従ってフレームを遅延させる。
ポートから非同期的に受け取られるフレ-ムを、受け取
りメモリがそれらフレ-ムを記憶するために適切に配列
されるまで、遅延させる手段を提供する。循環バッファ
が、ファイバー・チャネル・ポートと受け取りメモリの
間のデ-タ経路に配置され、受け取りメモリのシーケン
ス・カウントの情報を持つシーケンサによって生成され
る制御信号に従ってフレームを遅延させる。
【0024】図4に示されるように、ポート302にお
いて非同期的に受け取られたフレームは、受信機414
に向けられ、データ経路421上でASIC422、4
24、426および428への分散伝送のため2ビット
・データにビット分解される。各ASICは、(2ビッ
トデータおよび各フレームの開始と終了を標示する1タ
グ・ビットからなる3ビット幅の)16個の位置を持つ
循環バッファ423を含む。各循環バッファ423の出
力は、各ASIC上のアキュムレータ425に向けら
れ、対応する受け取りバッファ432、434、436
および438における記憶のため2ビット幅データの8
個のセットを16ビット幅のデータがアキュムレータに
累積される。ASIC422、424、426および4
28の論理部分435は、共通のシステム同期パルスに
同期させられるメモリ・アドレス・シーケンサ437を
更に含む。各アドレス・シーケンサ437は、メモリ・
インターフェース420におけるその位置(0、1、
2、3)、ポート知能メカニズム410の伝送率(26
6、531または1062bps)、およびメモリ・シーケ
ンサ・クロック・サイクル(8)シーケンスに関する情
報を把握している。
いて非同期的に受け取られたフレームは、受信機414
に向けられ、データ経路421上でASIC422、4
24、426および428への分散伝送のため2ビット
・データにビット分解される。各ASICは、(2ビッ
トデータおよび各フレームの開始と終了を標示する1タ
グ・ビットからなる3ビット幅の)16個の位置を持つ
循環バッファ423を含む。各循環バッファ423の出
力は、各ASIC上のアキュムレータ425に向けら
れ、対応する受け取りバッファ432、434、436
および438における記憶のため2ビット幅データの8
個のセットを16ビット幅のデータがアキュムレータに
累積される。ASIC422、424、426および4
28の論理部分435は、共通のシステム同期パルスに
同期させられるメモリ・アドレス・シーケンサ437を
更に含む。各アドレス・シーケンサ437は、メモリ・
インターフェース420におけるその位置(0、1、
2、3)、ポート知能メカニズム410の伝送率(26
6、531または1062bps)、およびメモリ・シーケ
ンサ・クロック・サイクル(8)シーケンスに関する情
報を把握している。
【0025】図5は、循環バッファ423、アキュムレ
ータ425、アドレス・シーケンサ437および受け取
りバッファ432の詳細図である。本発明の循環バッフ
ァ423は、好ましくは、16個の「D型」フリップフ
ロップ回路からなる3つのアレイの形態で実施される。
フリップフロップ・アレイは、システム・クロックおよ
びシーケンサ437に接続し、ファイバー・チャネルか
ら受け取った非同期フレームを遅延させる同期化順次回
路を備える。
ータ425、アドレス・シーケンサ437および受け取
りバッファ432の詳細図である。本発明の循環バッフ
ァ423は、好ましくは、16個の「D型」フリップフ
ロップ回路からなる3つのアレイの形態で実施される。
フリップフロップ・アレイは、システム・クロックおよ
びシーケンサ437に接続し、ファイバー・チャネルか
ら受け取った非同期フレームを遅延させる同期化順次回
路を備える。
【0026】図6は、書き込みポインタ("wp")610が
書き込み復号器620を制御して("wren"がオンの時)書
き込みイネーブル信号に従って循環バッファの16個の
フリップフロップ623へのデータの書き込みが行われ
る循環バッファの動作が示されている。書込みイネーブ
ル信号は、有効なフレーム・データに関連するタグ・ビ
ットから取り出される。読み取りポインタ("rp")は、デ
ータが読み出されるべきフリップフロップ位置を示すた
めに使われる。読み取りポインタ630は、読み取りイ
ネーブル信号("rd-en")がオンとなる毎に循環バッファ
内の位置を進む。読み取りイネーブル信号は、アキュム
レータへの伝送が行われる時点を決定するメモリ・シー
ケンサによってオンにされる。アキュムレータへのデー
タの送信は、データをメモリに送り出すために適切な時
間に合致するように読み取りイネーブル信号を発するこ
とによって同期させられる。
書き込み復号器620を制御して("wren"がオンの時)書
き込みイネーブル信号に従って循環バッファの16個の
フリップフロップ623へのデータの書き込みが行われ
る循環バッファの動作が示されている。書込みイネーブ
ル信号は、有効なフレーム・データに関連するタグ・ビ
ットから取り出される。読み取りポインタ("rp")は、デ
ータが読み出されるべきフリップフロップ位置を示すた
めに使われる。読み取りポインタ630は、読み取りイ
ネーブル信号("rd-en")がオンとなる毎に循環バッファ
内の位置を進む。読み取りイネーブル信号は、アキュム
レータへの伝送が行われる時点を決定するメモリ・シー
ケンサによってオンにされる。アキュムレータへのデー
タの送信は、データをメモリに送り出すために適切な時
間に合致するように読み取りイネーブル信号を発するこ
とによって同期させられる。
【0027】ログイン時には、書き込みポインタ620
および読み取りポインタ630は、同じフリップフロッ
プ位置を指している。データが循環バッファに入る都
度、書き込みポインタは、データを一時的に記憶するた
め、16個のフリップフロップ位置を進む。一方、読み
取りポインタは、フリップフロップからデータを読み始
める適切な時を標示する信号がアドレス・シーケンサ4
27から送られてくるのを待つ。読み出されるデータの
最初の部分は、フリップフロップに最初に書きこまれた
データである。アドレス・シーケンサからの信号を受け
取ると、読み取りポインタは(一定の遅延時間をもっ
て)書き込みポインタに追随する。
および読み取りポインタ630は、同じフリップフロッ
プ位置を指している。データが循環バッファに入る都
度、書き込みポインタは、データを一時的に記憶するた
め、16個のフリップフロップ位置を進む。一方、読み
取りポインタは、フリップフロップからデータを読み始
める適切な時を標示する信号がアドレス・シーケンサ4
27から送られてくるのを待つ。読み出されるデータの
最初の部分は、フリップフロップに最初に書きこまれた
データである。アドレス・シーケンサからの信号を受け
取ると、読み取りポインタは(一定の遅延時間をもっ
て)書き込みポインタに追随する。
【0028】以上本発明を特定の実施形態に関連して記
述したが、本発明は上述の特定の構造に限定されるべき
ものではない。本発明の精神および範囲を逸脱すること
なく上記特定の構造を変更および修正することができる
点は当業者によって理解されるであろう。
述したが、本発明は上述の特定の構造に限定されるべき
ものではない。本発明の精神および範囲を逸脱すること
なく上記特定の構造を変更および修正することができる
点は当業者によって理解されるであろう。
【0029】本発明には、例として次のような実施様態
が含まれる。 (1)ファイバー・チャネル・ポートによって非同期的
に受け取られるフレームを受け取りメモリに同期的に記
憶させる装置であって、ファイバー・チャネル・ポート
および受け取りメモリに接続され、受け取りメモリへの
フレームの通過を同期させる機能を持つ循環バッファを
含むデータ経路と、受け取りメモリおよび循環バッファ
に接続され、循環バッファからのフレームの出力が受け
取りメモリ・クロック・サイクル・シーケンスと整合す
るように制御する制御信号を生成するシーケンサと、を
備えるフレーム同期記憶装置。 ファイバー・チャネル・ポートによって非同期的に受け
取られるフレームを受け(2)循環回路が、フリップフ
ロップのアレイ、フリップフロップにおけるデータの記
憶先を指し示す書き込みポインタ、およびフリップフロ
ップにおけるデータの読み取り先を指し示す読み取りポ
インタを含む、上記(1)に記載のフレーム同期記憶装
置。 (3)データ経路が、2ビット幅であり、更に、受け取
りメモリにおける記憶のため2ビット幅データを16ビ
ット幅データに累積するためのアキュムレータを含む、
上記(2)に記載のフレーム同期記憶装置。 (4)各シーケンサが、メモリ・インターフェースにお
けるその位置およびポート知能メカニズムの伝送速度に
関する情報を持つ、上記(3)に記載のフレーム同期記
憶装置。 (5)受け取りメモリへのフレームの書き込みに適した
メモリ・サイクル・シーケンスと一致するようにアレイ
内のフリップフロップに読み取りパルスを提供すること
によって、アキュムレータへのデータの送出が同期され
る、上記(4)に記載のフレーム同期記憶装置。
が含まれる。 (1)ファイバー・チャネル・ポートによって非同期的
に受け取られるフレームを受け取りメモリに同期的に記
憶させる装置であって、ファイバー・チャネル・ポート
および受け取りメモリに接続され、受け取りメモリへの
フレームの通過を同期させる機能を持つ循環バッファを
含むデータ経路と、受け取りメモリおよび循環バッファ
に接続され、循環バッファからのフレームの出力が受け
取りメモリ・クロック・サイクル・シーケンスと整合す
るように制御する制御信号を生成するシーケンサと、を
備えるフレーム同期記憶装置。 ファイバー・チャネル・ポートによって非同期的に受け
取られるフレームを受け(2)循環回路が、フリップフ
ロップのアレイ、フリップフロップにおけるデータの記
憶先を指し示す書き込みポインタ、およびフリップフロ
ップにおけるデータの読み取り先を指し示す読み取りポ
インタを含む、上記(1)に記載のフレーム同期記憶装
置。 (3)データ経路が、2ビット幅であり、更に、受け取
りメモリにおける記憶のため2ビット幅データを16ビ
ット幅データに累積するためのアキュムレータを含む、
上記(2)に記載のフレーム同期記憶装置。 (4)各シーケンサが、メモリ・インターフェースにお
けるその位置およびポート知能メカニズムの伝送速度に
関する情報を持つ、上記(3)に記載のフレーム同期記
憶装置。 (5)受け取りメモリへのフレームの書き込みに適した
メモリ・サイクル・シーケンスと一致するようにアレイ
内のフリップフロップに読み取りパルスを提供すること
によって、アキュムレータへのデータの送出が同期され
る、上記(4)に記載のフレーム同期記憶装置。
【0030】(6)循環バッファが、ポート知能システ
ムに到来する非同期フレームをメモリ・サイクルとは無
関係に遅延させる同期順次回路を備えたシステム・クロ
ックに接続され、各々が3ビット幅の16個の位置を有
する16×3フリップフロップ・アレイを更に含む、上
記(1)に記載のフレーム同期記憶装置。 (7)各フレームのビットが分割され、速度の異なるポ
ート0、ポート1、ポート2およびポート3の受け取り
メモリに分散記憶される、上記(5)に記載のフレーム
同期記憶装置。 (8)シーケンサが、ポート0ないしポート3のそれぞ
れに対し、書き込み信号およびそれに続く読み取り信号
を送り、ポートによって受け取られるフレームが2ビッ
ト・セグメントおよびタグ・ビットに分割され、連続す
る4つの書き込み信号によって4個の循環バッファにわ
たって入力される、上記(7)に記載のフレーム同期記
憶装置。 (9)シーケンサが、タグ・ビット、ポートからのデー
タ、データ入力、書き込みポインタ、読み取りポイン
タ、データ出力というメモリ制御信号を生成する、上記
(8)に記載のフレーム同期記憶装置。 (10)読み取りポインタ信号が、受け取りメモリへの
フレームの書込みの時間順序を適切に制御するため循環
回路からのフレーム読み出しを追跡する、上記(9)に
記載のフレーム同期記憶装置。
ムに到来する非同期フレームをメモリ・サイクルとは無
関係に遅延させる同期順次回路を備えたシステム・クロ
ックに接続され、各々が3ビット幅の16個の位置を有
する16×3フリップフロップ・アレイを更に含む、上
記(1)に記載のフレーム同期記憶装置。 (7)各フレームのビットが分割され、速度の異なるポ
ート0、ポート1、ポート2およびポート3の受け取り
メモリに分散記憶される、上記(5)に記載のフレーム
同期記憶装置。 (8)シーケンサが、ポート0ないしポート3のそれぞ
れに対し、書き込み信号およびそれに続く読み取り信号
を送り、ポートによって受け取られるフレームが2ビッ
ト・セグメントおよびタグ・ビットに分割され、連続す
る4つの書き込み信号によって4個の循環バッファにわ
たって入力される、上記(7)に記載のフレーム同期記
憶装置。 (9)シーケンサが、タグ・ビット、ポートからのデー
タ、データ入力、書き込みポインタ、読み取りポイン
タ、データ出力というメモリ制御信号を生成する、上記
(8)に記載のフレーム同期記憶装置。 (10)読み取りポインタ信号が、受け取りメモリへの
フレームの書込みの時間順序を適切に制御するため循環
回路からのフレーム読み出しを追跡する、上記(9)に
記載のフレーム同期記憶装置。
【0031】
【発明の効果】本発明によって、ファイバー・チャネル
・ネットワーク上に非同期的に到着するフレームを受け
取り、データの損失なしに受け取りメモリに記憶するよ
うにそれらフレームを同期させる方法および装置が提供
される。
・ネットワーク上に非同期的に到着するフレームを受け
取り、データの損失なしに受け取りメモリに記憶するよ
うにそれらフレームを同期させる方法および装置が提供
される。
【図1】ファイバー・チャンネル工業規格に従って光フ
ァイバー・ネットワークを介して通信される従来技術の
可変長フレームのブロック図である。
ァイバー・ネットワークを介して通信される従来技術の
可変長フレームのブロック図である。
【図2】ファイバー・チャネルのアーキテクチャを示す
ブロック図である。
ブロック図である。
【図3】複数のチャネル・モジュールを利用する本発明
に従って構築された高性能光ファイバー・スイッチ装置
のブロック図である。
に従って構築された高性能光ファイバー・スイッチ装置
のブロック図である。
【図4】図3のチャネル・モジュールのブロック図であ
る。
る。
【図5】本発明の循環バッファ、アドレス・シーケンサ
および受け取りバッファのブロック図である。
および受け取りバッファのブロック図である。
【図6】本発明の好ましい実施形態において使用される
循環バッファの詳細図である。
循環バッファの詳細図である。
11 可変長フレーム 12 フレーム開始インジケータ(SOF) 14 ヘッダ 16 データ 17 CRC 18 フレーム終了インジケータ(EOF) 100 ファイバー・チャネル・ネットワーク 110 ファイバー・チャネル 140 Nポート 150 Fポート 300 ファイバー・チャネル・スイッチ装置 320 メイン・リンク(またはバス) 322 インターミックス・リンク(またはバス) 324 制御リンク(またはバス) 326 経路状態リンク(またはバス) 340 チャネル・モジュール 350 経路割り当てシステム 410 ポート知能システム 412 GLM/OLCトランシーバ 414 受信機(Rx)) 416 送信機(Tx) 418 状態制御回路 420 メモリ・インターフェース・システム 421 受信データ経路 422、424、426、428 メモリ・インターフ
ェース 423 循環バッファ 425 アキュムレータ 429 マルチプレクサ 431、433 接続線 432、434、436、438 受け取りメモリ(Rx) 435 メモリ制御論理回路 437 アドレス・シーケンサ 444 送信データ経路
ェース 423 循環バッファ 425 アキュムレータ 429 マルチプレクサ 431、433 接続線 432、434、436、438 受け取りメモリ(Rx) 435 メモリ制御論理回路 437 アドレス・シーケンサ 444 送信データ経路
Claims (1)
- 【請求項1】ファイバー・チャネル・ポートによって非
同期的に受け取られるフレームを受け取りメモリに同期
的に記憶させる装置であって、 ファイバー・チャネル・ポートおよび受け取りメモリに
接続され、受け取りメモリへのフレームの通過を同期さ
せる機能を持つ循環バッファを含むデータ経路と、 受け取りメモリおよび循環バッファに接続され、循環バ
ッファからのフレームの出力が受け取りメモリ・クロッ
ク・サイクル・シーケンスと整合するように制御する制
御信号を生成するシーケンサと、 を備えるフレーム同期記憶装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/548,506 US5872822A (en) | 1995-10-26 | 1995-10-26 | Method and apparatus for memory sequencing |
US548,506 | 1995-10-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09146906A true JPH09146906A (ja) | 1997-06-06 |
Family
ID=24189138
Family Applications (1)
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