JPH09135158A - Pチャネルfetのゲート駆動回路 - Google Patents
Pチャネルfetのゲート駆動回路Info
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- JPH09135158A JPH09135158A JP7288998A JP28899895A JPH09135158A JP H09135158 A JPH09135158 A JP H09135158A JP 7288998 A JP7288998 A JP 7288998A JP 28899895 A JP28899895 A JP 28899895A JP H09135158 A JPH09135158 A JP H09135158A
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Abstract
と無く、FETを確実にオフ状態にすると共に消費電力
を低減することができるPチャネルFETのゲート駆動
回路を提供する。 【解決手段】 FET10のソースは、ソース抵抗11
を介して駆動用電源12に、ドレインは負荷13に接続
されている。また、FET10のソースは、コレクタ抵
抗15を介してトランジスタ14のコレクタに接続さ
れ、そのトランジスタ14のエミッタは、エミッタ抵抗
16を介してアースに接続されている。そして、FET
10のゲートは、トランジスタ14のコレクタに接続さ
れていると共に、ダイオード17及びゲート電位確定用
抵抗18の直列回路を介してFET10のソースに接続
されている。而して、FET10がオフ状態の場合のゲ
ート電位は、ソース電位よりもダイオード17の順方向
電圧及びゲート電位確定用抵抗18の電圧降下分だけ高
くなる。
Description
接続されるPチャネルFETのゲートを駆動するゲート
駆動回路に関する。
の一例を図3に示す。PチャネルでMOS形のFET1
のソースは駆動用電源2に接続されており、ドレインは
負荷3に接続されている。また、FET1のソースは、
コレクタ抵抗4を介してNPN形のトランジスタ5のコ
レクタに接続されており、そのトランジスタ5のエミッ
タは、エミッタ抵抗6を介してアースに接続されてい
る。そして、FET1のゲートは、トランジスタ5のコ
レクタに接続されている。
は、次のように動作する。即ち、トランジスタ5のベー
スにハイレベルの制御信号を与えてトランジスタ5をオ
ン状態にすると、コレクタ抵抗4にコレクタ電流Icが
流れて電圧降下Vrが生じる。そして、この電圧降下V
rは、ゲート・ソース間の電位差Vgsであるので、電圧
降下VrがFET1をオン状態にするのに必要なゲート
しきい値電圧Vthより大となる、即ち、Vgs=Vr>V
thとなることによってFET1がオン状態となる。
ト駆動回路7の等価回路を示すものである。この場合
は、トランジスタ5がオフ状態にされているのでコレク
タ電流Icは流れず、コレクタ抵抗4には、FET1の
ゲートに対する微小なゲート電流Igが流れているだけ
である。
回路7においては、コレクタ抵抗4の抵抗値は、ゲート
電流Igによる電圧降下によってゲート・ソース間の電
位差Vgsが微小なレベルのゲートしきい値電圧Vthを超
えないように、その上限値が規定されてしまう。また、
ゲート電流Igは、周囲温度の上昇に伴って増加するた
め、コレクタ抵抗4の抵抗値を決定するにはこの分のマ
ージンをも考慮する必要があり、オフ状態が不安定にな
る可能性が大である。
OSFETである場合は、その駆動用電源は20〜30
V程度であるのに対して、トランジスタ5の駆動電源と
しては5V程度で十分である。従って、コレクタ抵抗4
の抵抗値を大きくすれば、FET1をオン状態にしたと
きの消費電力を低減することができるが、コレクタ抵抗
4の抵抗値は、前述の理由により上限が規定されてしま
うため、消費電力の低減を十分に行うことができないと
いう不具合があった。
ETのゲートしきい値電圧に影響されること無く、FE
Tを確実にオフ状態にすると共に消費電力を低減するこ
とができるPチャネルFETのゲート駆動回路を提供す
ることにある。
め、請求項1記載のPチャネルFETのゲート駆動回路
は、ドレインが負荷に接続されるPチャネルのFET
と、このFETのソースと駆動用電源との間に接続され
るソース抵抗と、FETのゲートにコレクタが接続され
るNPN形のトランジスタと、このトランジスタのコレ
クタと駆動用電源との間に接続されるコレクタ抵抗と、
トランジスタのエミッタとアースとの間に接続される
エミッタ抵抗と、FETのゲートにアノードが接続され
るダイオードと、このダイオードのカソードとFETの
ソースとの間に接続されるゲート電位確定用抵抗とを備
え、トランジスタのベースに駆動信号を与えることによ
りFETのゲートを駆動することを特徴とする。斯様に
構成したPチャネルFETのゲート駆動回路によれば、
FETがオフ状態である場合のゲート電位は、ソース電
位よりもダイオードの順方向電圧及びゲート電位確定用
抵抗に生じる電圧降下量の分だけ高くなる。
を、エミッタ抵抗の抵抗値よりも大に設定するのが好ま
しく、斯様に構成すれば、FETがオフ状態の場合のゲ
ート電位確定用抵抗の消費電力は、FETがオン状態の
場合のエミッタ抵抗による消費電力よりも小となる(請
求項2)。
駆動回路は、ドレインが負荷に接続されるPチャネル形
のFETと、このFETのソースと駆動用電源との間に
接続されるソース抵抗と、FETのゲートにコレクタが
接続されるNPN形のトランジスタと、このトランジス
タのコレクタと駆動用電源との間に接続されるコレクタ
抵抗と、 トランジスタのエミッタとアースとの間に接
続されるエミッタ抵抗と、FETのゲートにアノードが
接続され、FETのソースにカソードが接続されるダイ
オードとを備え、トランジスタのベースに駆動信号を与
えることにより前記FETのゲートを駆動することを特
徴とする。斯様に構成すれば、FETがオフ状態である
場合のゲート電位は、ソース電位よりもダイオードの順
方向電圧分だけ高くなる。
に流れる電流を検出する電流検出抵抗として兼用するよ
うに構成しても良い(請求項4)。また、ソース抵抗に
よる電流検出に基づいて、トランジスタのベースに制御
信号を与える電流抑制回路を具備した構成としても良
く、斯様に構成すれば、負荷に流れる電流に応じてFE
Tのゲートを駆動することができる(請求項5)。
図1および図2を参照して説明する。PチャネルでMO
S形のFET10のソースは、ソース抵抗11を介して
駆動用電源12に接続されており、ドレインは負荷13
に接続されている。また、NPN形のトランジスタ14
のコレクタは、コレクタ抵抗15を介して駆動用電源1
2に接続されており、そのトランジスタ14のエミッタ
は、エミッタ抵抗16を介してアースに接続されてい
る。
スタ14のコレクタに接続されていると共にダイオード
17のアノードに接続されており、そのダイオード17
のカソードは、ゲート電位確定用抵抗18を介してFE
T10のソースに接続されている。尚、ゲート電位確定
用抵抗18の抵抗値は、エミッタ抵抗16の抵抗値より
も大となるように設定されている。
19及び20の直列回路が接続されており、その抵抗1
9及び20の共通接続点は、比較器21の反転入力端子
に接続されている。また、FET10のソースとアース
との間には、抵抗22及び23の直列回路が接続されて
おり、その抵抗22及び23の共通接続点は、比較器2
1の非反転入力端子に接続されている。そして、比較器
21の出力端子は、トランジスタ14のベースに接続さ
れている。尚、ソース抵抗11,抵抗19及び20,比
較器21並びに抵抗22及び23は、電流抑制回路とし
ての過電流保護回路24を構成しており、以上がゲート
駆動回路25を構成している。
先ず、図示しない電源スイッチがオンされることによ
り、駆動用電源12からゲート駆動回路25に電源Vd
が投入される。この電源投入直後においてソース抵抗1
1に流れる電流値は小さく、ソース抵抗11に生じる電
圧降下量Vrsも小さい。そして、この場合の抵抗22及
び23の共通接続点の検出電圧V+は、抵抗19及び2
0の共通接続点の設定電圧V−よりも高くなるように各
抵抗値が設定されている。従って、比較器21の出力は
ハイレベルとなり、トランジスタ14はオン状態となっ
て、コレクタ抵抗15には、コレクタ電流Icが流れ
る。
下Vcによって、FET10のゲート・ソース間電位V
gs=Vcがゲートしきい値電圧Vthより大となり、FE
T10はオン状態となる。そして、FET10のソース
・ドレイン間が導通状態となって、ソース電流Isがソ
ース抵抗11に流れる。而して、ソース抵抗11にソー
ス電流Is(負荷電流に略等しい)が流れることによっ
て電圧降下量Vrsが大となると、検出電圧V+は前述よ
りも低くなるが、この場合でも、検出電圧V+が設定電
圧V−よりも高くなるように設定されている。
流れると、ソース抵抗11に流れるソース電流Isが著
しく大になって、電圧降下量Vrsも著しく大になる。そ
して、この場合には、検出電圧V+は設定電圧V−より
も低くなり、比較器21の出力はローレベルとなる。
ってFET10もオフ状態となる。即ち、ソース抵抗1
1は、負荷13に流れる電流に応じたソース電流Isを
検出しており、過電流保護回路24は、そのソース抵抗
11が検出するソース電流Isに基づいて、トランジス
タ14のベースに制御信号を与えるものである。
ゲート駆動回路25の等価回路を示す。この場合には、
FET10のソースからドレインへのリーク電流Islが
流れている。また、微小なゲート電流Igが、駆動用電
源12からコレクタ抵抗15を介してFET10のゲー
トに流れていると共に、コレクタ抵抗15からダイオー
ド17及びゲート電位確定用抵抗18の直列回路を介し
てFET10のソースに流れる電流Igsが存在する。従
って、FET10のゲート電位Vgは、ソース電位Vs
よりも、ダイオード17の順方向電圧及びゲート電位確
定用抵抗18に生じる電圧降下分だけ常に高くなる。
0がオフ状態のときのゲート電位Vgは、ソース電位V
sよりも、ダイオード17の順方向電圧及びゲート電位
確定用抵抗18に生じる電圧降下分だけ高くなるため、
FET10を確実にオフ状態にすることができる。従っ
て、コレクタ抵抗15の抵抗値は、ゲートしきい値電圧
Vthを考慮すること無く自由に設定できるので、コレク
タ抵抗15の抵抗値を大とすることにより、トランジス
タ14をオン状態にしてFET10をオン状態にした場
合のコレクタ電流Icを小にして、消費電力を低減する
ことができる。
ン状態のときは、ダイオード17により阻止されること
によってゲート電位確定用抵抗18には電流が流れず電
力が消費されないので、電力損失を押さえることができ
る。
確定用抵抗18の抵抗値はエミッタ抵抗16の抵抗値よ
りも大に設定されているので、FET10がオフ状態の
ときの各抵抗素子の消費電力の総和が、オン状態の消費
電力の総和を上回ることがない。加えて、本実施例によ
れば、ソース抵抗11を過電流保護回路24の電流検出
抵抗として兼用する構成としたので、回路素子数を削減
できる。
流検出抵抗として兼用して過電流保護回路24を構成す
るようにしたが、例えば、比較器21の設定電圧V−の
値を負荷13の適正電流値に設定してトランジスタ14
をオンオフ制御することにより、負荷電流を適正電流に
略一定に制御する電流制御回路(電流抑制回路)に構成
しても良い。
にのみ限定されるものではなく、次のような変形が可能
である。FET10はMOS形FETに限ること無く、
接合形FETでも良い。FET10のゲートしきい値電
圧Vthが、ダイオード17の順方向電圧よりも低い場合
は、ゲート電位確定用抵抗18を省略することができ
る。斯様に構成すれば、回路素子数をより削減できると
共に、FET10がオフ状態の場合の消費電力もより低
減させることができる。過電流保護回路24は、必要に
応じて設ければ良く、例えば、この過電流保護回路24
を設けなかった場合には、トランジスタ14を外部信号
によってオンオフ制御することも可能である。
次の効果を奏する。請求項1記載のPチャネルFETの
ゲート駆動回路によれば、FETがオフ状態である場合
のゲート電位は、ソース電位よりもダイオードの順方向
電圧及びゲート電位確定用抵抗に生じる電圧降下分だけ
高くなるので、ゲートしきい値電圧に影響されること無
くFETを確実にオフ状態に保つことができ、また、コ
レクタ抵抗の抵抗値を大とすることができ、FETをオ
ン状態にした場合の消費電力を低減することができる。
駆動回路によれば、FETがオフ状態の場合のゲート電
位確定用抵抗の消費電力は、FETがオン状態の場合の
エミッタ抵抗による消費電力よりも小となるので、FE
Tがオフ状態の場合の消費電力が、オン状態の場合の消
費電力を上回ることがない。
駆動回路によれば、FETがオフ状態である場合のゲー
ト電位は、ソース電位よりもダイオードの順方向電圧分
だけ高くなるので、請求項1と同様の効果が得られると
共に、回路素子数を削減して駆動回路を小形に構成する
ことができる。
駆動回路によれば、ソース抵抗を、電流抑制を行う場合
に電流検出抵抗として兼用したので、回路素子数を更に
削減して駆動回路をより小形に構成することができる。
駆動回路によれば、ソース抵抗による電流検出に基づい
た電流抑制回路によって、負荷に流れる電流の抑制を図
るようにしてFETのゲートを駆動することができる。
13は負荷、14はトランジスタ、15はコレクタ抵
抗、16はエミッタ抵抗、17はダイオード、18はゲ
ート電位確定用抵抗、24は過電流保護回路(電流抑制
回路)、25はゲート駆動回路を示す。
Claims (5)
- 【請求項1】 ドレインが負荷に接続されるPチャネル
のFETと、 このFETのソースと駆動用電源との間に接続されるソ
ース抵抗と、 前記FETのゲートにコレクタが接続されるNPN形の
トランジスタと、 このトランジスタのコレクタと駆動用電源との間に接続
されるコレクタ抵抗と、 前記トランジスタのエミッタとアースとの間に接続され
るエミッタ抵抗と、 前記FETのゲートにアノードが接続されるダイオード
と、 このダイオードのカソードと前記FETのソースとの間
に接続されるゲート電位確定用抵抗とを備え、 前記トランジスタのベースに駆動信号を与えることによ
り前記FETのゲートを駆動することを特徴とするPチ
ャネルFETのゲート駆動回路。 - 【請求項2】 ゲート電位確定用抵抗の抵抗値は、エミ
ッタ抵抗の抵抗値よりも大に設定されていることを特徴
とする請求項1記載のPチャネルFETのゲート駆動回
路。 - 【請求項3】 ドレインが負荷に接続されるPチャネル
形のFETと、 このFETのソースと駆動用電源との間に接続されるソ
ース抵抗と、 前記FETのゲートにコレクタが接続されるNPN形の
トランジスタと、 このトランジスタのコレクタと駆動用電源との間に接続
されるコレクタ抵抗と、 前記トランジスタのエミッタとアースとの間に接続され
るエミッタ抵抗と、 前記FETのゲートにアノードが接続され、前記FET
のソースにカソードが接続されるダイオードとを備え、 前記トランジスタのベースに駆動信号を与えることによ
り前記FETのゲートを駆動することを特徴とするPチ
ャネルFETのゲート駆動回路。 - 【請求項4】 ソース抵抗は、負荷に流れる電流を検出
するための電流検出抵抗として兼用したことを特徴とす
る請求項1乃至3の何れかに記載のPチャネルFETの
ゲート駆動回路。 - 【請求項5】 ソース抵抗による電流検出に基づいて、
トランジスタのベースに制御信号を与える電流抑制回路
を具備したことを特徴とする請求項4記載のPチャネル
FETのゲート駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7288998A JPH09135158A (ja) | 1995-11-07 | 1995-11-07 | Pチャネルfetのゲート駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7288998A JPH09135158A (ja) | 1995-11-07 | 1995-11-07 | Pチャネルfetのゲート駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09135158A true JPH09135158A (ja) | 1997-05-20 |
Family
ID=17737527
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7288998A Pending JPH09135158A (ja) | 1995-11-07 | 1995-11-07 | Pチャネルfetのゲート駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09135158A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000285406A (ja) * | 1999-03-31 | 2000-10-13 | Sanyo Electric Co Ltd | 磁気ヘッド駆動回路および磁気記録装置 |
JP2018101882A (ja) * | 2016-12-20 | 2018-06-28 | Necプラットフォームズ株式会社 | 出力ドライバ回路 |
CN110212488A (zh) * | 2019-06-28 | 2019-09-06 | 上海鼎充新能源技术有限公司 | 一种简易直流防过电压电路 |
-
1995
- 1995-11-07 JP JP7288998A patent/JPH09135158A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000285406A (ja) * | 1999-03-31 | 2000-10-13 | Sanyo Electric Co Ltd | 磁気ヘッド駆動回路および磁気記録装置 |
JP2018101882A (ja) * | 2016-12-20 | 2018-06-28 | Necプラットフォームズ株式会社 | 出力ドライバ回路 |
CN110212488A (zh) * | 2019-06-28 | 2019-09-06 | 上海鼎充新能源技术有限公司 | 一种简易直流防过电压电路 |
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