JPH09130266A - 高速可変長コード復号化装置及び高速可変長コード復号化方法 - Google Patents

Abstract

(57)【要約】 【課題】 クロック信号の立ち下がりエッジと立ち上
がりエッジの際にコードを復号化して動作速度を向上さ
せる復号化装置を提供する。 【解決手段】 ウィンドウ制御信号に応じて第１ウィ
ンドウ出力シーケンスを生成する第１バレルシフタ１０
３と、復号化された符号語長に応じて第２ウィンドウ出
力シーケンスとコード値を生成する第２バレルシフタ１
０４と、第２ウィンドウ出力シーケンスを半クロックサ
イクルの間ラッチして第２ウィンドウ出力シーケンスを
復号化出力シーケンスとして供給するリレイ回路１０５
と、復号化出力シーケンスの第１ビット位置で始まる可
変長符号語のプレフィクスコードに応じて復号化された
符号語長を生成する第１ルックアップ表２０１と、復号
化された符号語長とコード値とに応じて固定長語を生成
する第２ルックアップ表２０２と、ウィンドウ制御信号
を生成する累算ブロック３００とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は可変長復号化装置に
関し、特に、クロックサイクルごとに２つのコードを復
号化することによって、高速復号化動作を行い得る改善
された可変長復号化装置に関する。

【０００２】

【従来の技術】可変長符号化法は、無損失データ圧縮の
ためにしばしば用いられている方法である。より詳しく
は、この方法はデータの統計値に基づいて、一定長のデ
ータを可変長コードに変換するにため用いられる。可変
長コードのコード長は、より短いコードはより発生頻度
の高いデータを表し、より長いコードは比較的発生頻度
の低いデータを表すものとして定められる。可変長コー
ドを全ての可能なソースデータのライブラリに適宜に割
り当てることによって、その可変長コードの平均語長が
元のソースデータの語長より短くなって、よって、デー
タ圧縮を効果的に実現することができる。

【０００３】これに関連して、ハフマン符号デザインは
公知のデータ統計値に対して最小冗長度の可変長コード
を構成するために主に用いられる。一般に、符号化過程
はテーブルをアドレス指定するために入力データをテー
ブルにアドレス指定するルックアップテーブルを用いて
実現し得る。コード及び語長情報はテーブルの内容とし
て格納され、バッファを用いて入力情報が一定のデータ
レートで順次にデータチャネル上へ出力される。

【０００４】しかし、受信側における復号化過程は、符
号化過程よりはるかに複雑である。コード長が可変的で
あるため、各コードはソースのシンボルに復号化される
前に受信されたビットストリングから分割されなければ
ならない。その結果、可変長デコーダはが可変長エンコ
ーダより一層複雑となっている。

【０００５】可変長コードのスツリームを復号化するた
めの幾つかの符号化装置が提示されているが、そのう
ち、１９９０年２月６日にＧａｒｙ Ｋａｈａｎに付与
された米国特許出願番号第４，８９９，１４９号明細書
に開示されているツリー探索アルゴリズムを用いる可変
長コード（ＶＬＣ）デコーダが主に用いられる。このＶ
ＬＣデコーダにおいて、ＶＬＣはコードが葉（または、
ターミナルノードとも称する）となるツリー構造により
表現される。復号化過程はコードツリーのルート（根）
から始まって、受信されたビットスツリームにより各ノ
ードで２つのブランチ（枝）のうちの一つを選択するよ
うに誘導される。葉（即ち、コード）に至ると、コード
が検出されると共に、残りのビットスツリームから分割
される。このような形態の復号化装置は、ツリーに対応
する論理回路及びコードツリーを通じた論理回路を有す
る。しかしながら、コードツリーを用いるビット単位の
探索方法が復号化された各シンボルに対して要求される
ため、特に、長いコードの場合には動作速度が遅くな
る。

【０００６】その動作速度を向上させるために提示され
たＶＬＣデコーダのうち一つが、１９９２年１２月２２
日にＭｉｎｇ−Ｔｉｎｇ Ｓｕｎらに付与された米国特
許出願番号第５，１７３，６９５号と第５、２４５、３
３８号明細書に開示されているようなルックアップテー
ブルに基づくＶＬＣデコーダである。このようなデコー
ダは、最大コード長と同等のビット格納能力を有し、ビ
ットスツリームを一定長のデータセグメントに記憶する
入力バッファメモリから供給される連続ビットを格納す
る２つのカスケード接続されたラッチ回路と、２つのラ
ッチ回路と接続されていると共に最大コード長と同一長
の復号化ウィンドウ出力を発生するバレルシフタと、最
大コード長をモジュールとして順に復号化された可変長
コードのコード長を累算する累算器と、移動可能な復号
化ウィンドウ出力に含まれた可変長コードに対応する一
定長のコードを出力すると共に、可変長コードのコード
長を出力するルックアップ表メモリデバイスとを含む。
コードが、各クロックサイクル毎に復号化されることに
よってそのコード長が累算され、よって、バレルシフタ
の復号化ウィンドウは復号化されるべき次のコードの第
１ビットから始まるようにシフトされる。クロックサイ
クルの間、累算されたコード長が最大コード長を超える
場合、即ち、第２ラッチ回路内の全ビットが復号化され
た場合、第１ラッチ回路内のビットは第２ラッチ回路へ
伝送され、次の一定のデータセグメントが入力バッファ
メモリから第１ラッチ回路に読取られる。

【０００７】前述した構造の復号化器においては、ルッ
クアップ表メモリ、バレルシフタ及び累算器を含む主要
経路で構成要素の動作遅延によって動作速度が制限さ
れ、クロックサイクルごとに１つのコードのみを復号化
し得るためさらに動作速度が制限される。

【０００８】従って、一連の可変長コードを復号化する
速度を改善するためにクロックサイクル当り二つのコー
ドを復号化できる復号化器が提案された。そのような復
号化器のうちの一つが本出願で参照引用した本出願人に
よる日本国特許出願番号平成８年第８８８２６号（１９
９５年３月１８日出願）明細書「高速可変長復号化装
置」に明示されている。

【０００９】前記係属中の出願の明細書に記載された発
明では、復号化動作の速度を相当に改善したが、復号化
器の構造の複雑度を低減する必要はいまだに存在する。

【００１０】

【発明が解決しようとする課題】従って、本発明の主な
目的は、１つのクロックサイクルの立ち下がりエッジと
立ち上がりエッジとを共に用いて、毎クロックサイクル
当り２つのコードを復号化して、動作速度を向上させ得
るのみならず、復号化器の構造的複雑度を減少させ得る
ＶＬＣ復号化装置及びその方法を提供することである。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、最長可変長コードの２倍の長さ
を有する固定長セグメントからなる入力ビットスツリー
ムを、立ち上がりエッジ及び立ち下がりエッジを有する
クロックパルスからなるクロック信号に基づいて、１／
２クロック周期にて復号化するための高速可変長コード
復号化装置であって、前記入力ビットスツリームからビ
ットの連続した固定長セグメントを格納するカスケード
接続された第１および第２ビット格納手段と、前記第１
および第２ビット格納手段に接続され、前記第１及び第
２格納手段から受け取られたビットを格納し、格納され
た連続する固定長セグメントのビットから第１ウィンド
ウ出力シーケンスを生成する出力ウィンドウを有するシ
フト手段であって、前記ウィンドウ出力シーケンスは前
記最長可変長コードと同一のビット長さを有し、ウィン
ドウ制御信号に直接応じて、毎半クロックサイクル間に
前記格納されたビットのうちの所定ビットに亘って前記
ウィンドウをシフトさせるシフト手段と、前記ウィンド
ウ出力シーケンスを１半クロックサイクルの間にラッチ
し、ラッチされたウィンドウ出力シーケンスを復号化出
力シーケンスとして生成するリレイ手段と、前記リレイ
手段に接続されており、前記復号化出力シーケンスの第
１ビット位置から始まる可変長コードの上位Ｐビット
（前記Ｐの最大値は、最長可変長コードより小さい整
数）からなるプレフィクスコードに応じてコード長さを
生成する第１メモリ手段と、前記第１メモリ手段及び前
記シフト手段に接続されており、前記コード長さ及びウ
ィンドウ出力シーケンスに応じて、固定長の語を発生す
る第２メモリ手段と、前記コード長さに前のクロックサ
イクル間に復号化された以前に累算された可変長コード
の長さを各半クロックサイクルの間に加算して、ウィン
ドウ制御信号を生成し、前記ウィンドウ制御信号におけ
るビット数だけ前記ウィンドウをシフトさせると共に、
前記累算されたコード長さが前記第１シフト格納手段内
の全てのビットが復号化されたことを表す場合、前記入
力ビットスツリーム内の次の固定長セグメントを前記第
２ビット格納手段に伝達するように制御する読取り信号
を発生させて、前記第２ビット格納手段内のビットのシ
ーケンスを前記第１ビット格納手段へ伝達するように制
御する桁上げ信号を発生する累算手段とを有することを
特徴とする可変長コード復号化装置が提供される。

【００１２】

【発明の実施の形態】以下、本発明の好適実施について
図面を参照しながらより詳しく説明する。

【００１３】図１には、本発明によるＶＬＣの復号化器
の好ましい実施例が示されている。説明の便宜上、復号
化される可変長コードの最大長さは８ビットとする。Ｖ
ＬＣ復号化器は連続的に入力される可変長コードを復号
化して、ある特定のシンボルクロックに応じて可変長コ
ードに対応する復号化された固定長コードをリード線２
１３を通じて出力する。

【００１４】データチャネル５１上へ受信された直列デ
ータスツリームは入力バッファメモリ５０へ入力され
る。入力バッファメモリ５０は可変長コードの直列デー
タスツリームを固定長のセグメント状態で格納した後、
リード線４１１上の「ＲＥＡＤ」（読出し）信号に応じ
て、「ＣＬＫ」（クロック）信号のエッジで、例えば、
立ち上がりエッジで、リード線１１１上へ固定長セグメ
ント、例えば、１６ビットのセグメントを出力する。こ
こで、データセグメントのビット長さは可変長コードの
最大ビット長の２倍であり、クロック信号は２種類のエ
ッジ、即ち、立ち上がりエッジ及び立ち下がりエッジを
有する。

【００１５】ラッチ回路１０１は入力バッファメモリ５
０に連結され、リード線１１１を通じて前記入力バッフ
ァメモリ５０から固定長のデータセグメントを連続的に
受信する。ラッチ回路１０２はラッチ回路１０１に接続
され、ラッチ回路１０１で予め格納された固定長データ
セグメントを受信する。ラッチ回路１０１及び１０２は
ＣＬＫのエッジで「ＣＡＲＲＹ」（桁上げ）信号がその
制御入力に供給される場合のみ、入力されたデータをラ
ッチする制御ラッチであり、前記ラッチされたデータは
クロックの次のエッジまで出力に保持される。本発明の
好ましい実施例において、入力バッファメモリ５０とラ
ッチ回路１０１及び１０２はクロック信号の相異なるエ
ッジで動作する。ラッチ回路１０１及び１０２は、例え
ば、クロックの立ち下がりエッジで累算ブロック３００
がリード線３２１上にＣＡＲＲＹ信号を発生した時、入
力されたデータをラッチする。新しいデータセグメント
を供給する必要がある場合、アクティブ状態のＲＥＡＤ
信号がリード線４１１上へ供給される。リード線４１１
上にアクティブ状態の前記ＲＥＡＤ信号が供給されたと
き、入力バッファメモリ５０はクロックの立ち上がりエ
ッジで次のデータセグメントをリード線１１１上へ供給
する。ＣＡＲＲＹ信号に応じて、クロックの次の立ち下
がりエッジでラッチ回路１０１はリード線１１１上の次
のデータセグメントをラッチし、ラッチ回路１０１に予
め格納されていたデータセグメントはラッチ回路１０２
へ供給される。従って、ラッチ回路１０２はラッチ回路
１０１に格納されたデータセグメントより時間的に１つ
前のデータセグメントを格納している。

【００１６】ラッチ回路１０２及び１０１に格納されて
いるデータセグメントとリード線１１１上の入力バッフ
ァメモリ５０の出力は、連続した４８ビットデータスツ
リームとして第１バレルシフタ１０３へ入力される。第
１バレルシフタ１０３はその４８ビット入力に亘ってス
ライド可能な８ビット出力ウィンドウを有し、その位置
は累算ブロック３００からリード線３１９を通じて供給
される累算されたコード長さを表すウィンドウ制御信号
により制御される。前記ウィンドウ制御信号がリード線
３１９を通じて供給される時、第１バレルシフタ１０３
の８ビット出力ウィンドウはウィンドウ制御信号により
第１バレルシフタ１０３内のデータセグメントの次の８
ビットシーケンスを含むようにシフトされる。第１バレ
ルシフタ１０３内のデータスツリームの最初の１６ビッ
トが第２バレルシフタ１０４へ出力される時発生される
ＣＡＲＲＹ信号がリード線３２１上へ出力される時、立
ち下がりエッジにてラッチ回路１０１内の前データセグ
メントはラッチ回路１０２に前前データセグメントとし
てラッチされ、リード線１１１上の現データセグメント
はラッチ回路１０１に前データセグメントとしてラッチ
される。その次の立ち上がりエッジにて、次の１６ビッ
トデータセグメントが入力バッファメモリ５０から引き
出されて、第１バレルシフタ１０３の入力の３３ビット
から４８ビットの位置に現データセグメントとして供給
される。第１バレルシフタ１０３からの出力、即ち、第
１ウィンドウ出力シーケンスは３つの入力データセグメ
ント、即ち、両ラッチ回路１０２と１０１からの前前デ
ータセグメント及び前データセグメントと入力バッファ
メモリ５０から出力された現データセグメントからなる
４８ビットスツリームから構成された８ビットシーケン
スであり、リード線１１７を通じて１６ビット入力の第
２バレルシフタ１０４へ供給される。また、第２バレル
シフタ１０４も前クロックエッジにて生成された８ビッ
トの復号化出力シーケンスをリード線１２７を通じて受
信して、次の出力シーケンスを生成する。

【００１７】第２バレルシフタ１０４は、その１６ビッ
ト入力にわたってスライド可能な８ビット出力ウィンド
ウを有し、リード線２１１を通じてメモリ装置２００か
ら供給されるコード長さにより制御され、リード線２１
１上のコード長さにより決定された新しい位置にスライ
ドされるその出力ウィンドウを用いて、第２ウィンドウ
出力シーケンスをリード線１１９上へ出力し、同時に、
Ｍ、例えば、３ビットのコード値をリード線１２１を通
じてメモリ装置２００へ供給する。ここで、Ｍは可変長
コードの最大ビット長さより小さい正の整数である。本
発明の好ましい実施例において、前記１６ビット入力シ
ーケンス内の３ビットシーケンスがコード値と規定さ
れ、前記３ビットシーケンスは第２ウィンドウ出力シー
ケンスの第１ビットの左側に位置している。もし、第２
ウィンドウ出力シーケンス内の第１ビットの左側に位置
しているビット数が３より小さい場合、前記第２バレル
シフタ１０４は、「１」を前記３ビットシーケンスの上
位ビットとして追加して、３ビットシーケンスのコード
値を発生する。第２バレルシフタ１０４からの第２ウィ
ンドウ出力シーケンスは、２つのラッチ回路１０６及び
１０７と、マルチプレクサ（ＭＵＸ）１０８とを含むリ
レイ回路１０５へ供給される。前記リレイ回路１０５は
第２ウィンドウ出力シーケンスを半クロックの間ラッチ
し、ラッチされた第２ウィンドウ出力シーケンスを復号
化出力シーケンスとしてリード線１２７を通じてメモリ
装置２００へ供給する。さらに詳しくは、あるクロック
エッジにて第２バレルシフタ１０４から生成されたリー
ド線１１９上の第２ウィンドウ出力シーケンスは、次の
クロックエッジにて前記リレイ回路１０５内のラッチ回
路１０６または１０７にラッチされる。ラッチ回路１０
６及び１０７はクロック信号の相異なるエッジ、例え
ば、前記クロック信号の立ち下がりエッジ及び立ち上が
りエッジにて入力に供給されたデータを各々ラッチす
る。リレー回路１０５内のＭＵＸ１０８は、前記クロッ
クの立ち下がりエッジに応じてラッチ回路１０６からの
第２ウィンドウ出力シーケンスを、前記クロックの立ち
上がりエッジに応じてラッチ回路１０７からの第２ウィ
ンドウ出力シーケンスを、復号化出力シーケンスとして
リード線１２７を通じてメモリ装置２００と第２バレル
シフタ１０４へ供給する。

【００１８】前記メモリ装置２００はリレイ回路１０５
に接続されており、復号化出力シーケンスの第１ビット
位置で始まる可変長コードに対応するコード長と固定長
語とを出力する。発明の好ましい実施例において、メモ
リ装置２００は、例えば、プログラマブルロジックアレ
イ（ＰＬＡ：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃａ
ｒｒａｙ）で実現される第１ルックアップ表２０１及び
第２ルックアップ表２０２を含む。第１ルックアップ表
２０１はコード長さを生成するためのプレフィクス復号
化のために用いられ、第２ルックアップ表２０２は復号
化された語を生成するためのサブフィックス復号化のた
めに用いられる。第１ルックアップ表２０１はプレフィ
クスコード表と復号化語長さ表とを含む。各可変長コー
ドのプレフィクスコードは前記プレフィクスコード表内
のエントリーとして表現され、各々のプレフィクスコー
ドは各々のコード長が分かる各コードの上位Ｐビットか
らなり、前記Ｐの最大値は可変長コードの最大ビット
長、即ち、８より小さい。プレフィクスコード表内の各
テーブルエントリーは８ビットの長さを有し、１から
Ｐ、例えば、１から５まで変更可能な実際のプレフィク
スコードから始まる。コードライブラリー内の最大５ビ
ットの長さを有するプレフィクスコードは８ビットより
小さいため、実際のプレフィクスコードの後のテーブル
エントリー内の前記ビット位置は「ｄｏｎ’ｔ ｃａｒ
ｅ」として表される。コードの長さはリレイ回路１０５
内のＭＵＸ１０８から供給されたシーケンスがプレフィ
クスコード表内に格納されたいずれか１つのビットパタ
ーンと整合する場合に、検出される。例えば、プレフィ
クスコード表内のプレフィクスコードのビットパターン
の１つが「１１」の場合、該当する８ビット表エントリ
ーは「１１ＸＸＸＸＸＸ」になる。ここで、各々の
「Ｘ」は「ｄｏｎ’ｔ ｃａｒｅ」を表す。もし、ＭＵ
Ｘ１０８からの８ビットシーケンスが「１１０１１０１
０」である場合、最初の２つのビットで整合が起こる。
リード線１２７上の復号化出力シーケンスがプレフィク
スコード表内のエントリーと整合する場合、復号化語長
表内の対応するエントリーがアクティブ状態となる。復
号化語長表はプレフィクスコード表内の可変長コードの
整合したプレフィクスコードに対応するコード長を、リ
ード線２１１上へ出力する。次のクロックエッジにてリ
ード線２１１を通じて第２バレルシフタ１０４へ供給さ
れたこのコード長さは、第２バレルシフタ１０４の出力
ウィンドウのシフトを制御するために用いられ、第２ル
ックアップ表２０２へ入力される。また、サブフィック
スコード表と、コード長さ表及び復号化語表とを含む第
２ルックアップ表２０２は、リード線１２１を通じて第
２バレルシフタ１０４からコード値を受信する。各可変
長コードのコード長はコード長表内のエントリーとして
表現され、各可変長コードのサブフィックスコードはサ
ブフィックス表内のエントリーとして表現され、各サブ
フィックスコードは各可変長コードの上位Ｑビットから
なり、前記Ｑは可変長コードの最大ビット長さからＰを
除算した値と同じである。サブフィックスコード表内の
各テーブルエントリーは３ビットの長さを有し、１から
Ｑまで変更されうる実際のサブフィックスコードに終了
される。実際のサブフィックスコードが３ビットより小
さい場合、実際のサブフィックスコードの前に位置する
テーブルエントリー内のビット位置は、「ｄｏｎ’ｔ
ｃａｒｅ」として表される。本発明の好ましい実施例に
おいて、可変長コードはＰビットのプレフィクスコード
とＱビットのサブフィックスコードとからなる。固定長
語はリード線２１１上のコード長とリード線１２１上の
コード値とが各々のコード長さ表及びサブフィックス表
に格納されたビットパターンの１つと整合する場合に、
検出される。例えば、サブフィックスコード表内のサブ
フィックスコードのビットパターンが「０１」の場合、
その３ビットのテーブルエントリーは「Ｘ０１」であ
り、ここで、「Ｘ」は「ｄｏｎ’ｔ ｃａｒｅ」を表
す。もし、リード線１２１上のコード値が「１０１」で
ある場合、最後の２つのビットが整合する。前述したよ
うに、リード線２１１上のコード長さとリード線１２１
上のコード値とが、コード長さ表及びサブフィックスコ
ード表内のエントリーと各整合する場合、復号化語表内
の該当するエントリーがアクティブ状態となる。復号化
語表はサブフィックスコード表内の整合したサブフィッ
クスコードとコード長表内の整合したコード長に対応す
る固定長語をリード線２１３上へ出力する。

【００１９】一方、リード線２１上のコード長さは、累
算ブロック３００へ供給され、この累算ブロック３００
は復号化された符号長を累算し、ウィンドウ制御信号を
リード線３１９上へ発生する。ウィンドウ制御信号は累
算されたコード長さを表し、第１バレルシフタ１０３を
制御するために用いられる。

【００２０】累算ブロック３００は加算器３１０、２つ
のラッチ回路３２０及び３３０、及びＭＵＸ３４０を含
み、加算器３１０はリード線２１１上のコード長と以前
に累算されたリード線３１８上のコード長とを加算し
て、両ラッチ回路３２０、３３０にクロックパルス毎に
新たに累算されたコード長として供給する。本発明の好
ましい実施例において、ラッチ回路３２０及び３３０は
互いにクロックパルスの相異なるエッジにて動作する。
従って、例えば、各立ち上がりエッジにて、前クロック
パルス（即ち、直前の立ち上がりエッジ）にて発生され
た加算器３１０の出力は、ラッチ回路３２０によりラッ
チされ、ＭＵＸ３４０にリード線３１６を通じて供給さ
れる。一方、各立ち下がりエッジにて、前クロックパル
ス（即ち、直前の立ち下がりエッジ）にて発生された加
算器３１０の出力は、ラッチ回路３３０によりラッチさ
れ、ＭＵＸ３４０にリード線３１７を通じて供給され
る。また、ラッチ回路３３０はラッチ回路３３０でラッ
チされたコード長の最上位ビットの論理値を検出すると
共に、前記バッファメモリ５０にリード線４１１を介し
て読み取り信号リード線として供給する。かくして、ラ
ッチ回路３３０でラッチされたコード長が「１６」以上
の場合、ラッチ回路３３０でラッチされたコード長のＭ
ＳＢは「１」であり、アクティブ状態とされたＲＥＡＤ
信号はリード線４１１上に供給される。

【００２１】ＭＵＸ３４０においては、ラッチ回路３２
０または３３０からの５ビットのコード長さがウィンド
ウ制御信号としてリード線３１９上へ出力されると共
に、加算器３１０に以前に累算されたコードとしてリー
ド線３１８を介して供給される。しかしながら、ラッチ
回路３２０からリード線３１８上のコード長が「１６」
以上の場合、即ち、可変長コードの最大ビット長の２倍
の場合、ラッチ回路３２０からの５ビットコード長のＭ
ＳＢは加算器３１０に入力されるまえに「０」にリセッ
トされることによって、以前に累算された１６を法とす
るコード長をリード３１６に供給する。

【００２２】加算器３１０から発生された新しく累算さ
れたコード長さを表すリード線３１９上のウィンドウ制
御信号は、第１バレルシフタ１０３へ供給され、第１バ
レルシフタ１０３のスライド可能な出力ウィンドウの位
置を制御する。５ビットのウィンドウ制御信号のＭＳＢ
は、クロックの各立ち上がりエッジ及び立ち下がりエッ
ジにてリード線３２１を通じてＣＡＲＲＹ信号としてラ
ッチ回路１０１及び１０２へ供給される。累算されたコ
ード長さが「１６」以上の場合、ウィンドウ制御信号の
ＭＳＢは「１」であり、アクティブ状態とされたＣＡＲ
ＲＹ信号はリード線３２１へ出力される。

【００２３】読取り信号（リード線）に応じて、入力バ
ッファメモリ５０は、次のデータセグメントを取り出す
ると共に、立ち上がりエッジにおいて、リード線１１１
上へ出力する。リード線１１１上のデータセグメントは
ＣＡＲＲＹ信号に応じてラッチ回路１０１へ伝送され
て、立ち上がりエッジにおいてラッチ回路１０１に格納
されたデータセグメントはラッチ回路１０２へ伝送され
る。

【００２４】図１の復号化器の動作は、図２及び図３に
図表形式で示された一例を参照すればより詳しく理解さ
れるであろう。図２に示したように、入力チャネル５１
から図１に示された入力バッファメモリ５０に入力され
るデータスツリームが「ＡａＢｂｂＣｃｃ ｃＤＤｄｄ
ｄＥＥ ＥｅｅｅＦＦＦＦ ｆｆｆＧＧＧＧＧ ｇｇｇ
ＨＨＨＨＨ ｈｈｈＩＩｉｉｉ...」とする。ここで、
「Ａａ」は第１可変長コード内の２つのビットを表し、
「Ａ」は第１可変長コードのプレフィクスコードを、
「ａ」は第１可変長コードのサブフィックスコードを各
々表し、「Ｂｂｂ」は第２の可変長コードの３つのビッ
トを表し、「Ｂ」と「ｂ」とは第２可変長コードのプレ
フィクスコードとサブフィックスコードを各々表す。

【００２５】図３には、立ち下がりの第１クロックが発
生される前に、１６ビットのラッチ回路１０１及び１０
２は２進数「１１１１１１１１ １１１１１１１１」に
初期化され、リレイ回路１０５の出力は、「１１１１１
１１１」に初期化され、累算ブロック３００はＣＡＲＲ
Ｙ信号及びＲＥＡＤ信号が「１」になるように初期化さ
れる。より詳しくは、第１クロックパルスの立ち下がり
エッジにおいてリード線２１１上の第１ルックアップ表
２０１の初期化された出力は「８」であるため、第２バ
レルシフタ１０４の初期シフトは「８」となる。ラッチ
回路３３０は２進数「１００００」に初期化されるた
め、ＲＥＡＤ信号は「１」であり、累算されたコード長
さは８である。ラッチ回路３３０でラッチされたコード
長さが「１６」であるため、新たに累算されたコード長
さを表すリード線３１９上のウィンドウ制御信号は「１
６」であり、新たに累算されたコード長さはリード線３
１８以前に累算されたコード長さとして供給される。

【００２６】第２クロックパルスの立ち上がりエッジに
おいて、リード線２１１上の第１ルックアップ表２０１
の出力と初期値「８」及びリード線３１８上の際に以前
に累算されたコード長さ「１６」は加算器３１０にて加
算され、「８」と「１６」との和はリード線３１５を介
してラッチ回路３２０に入力される。続けて、ウィンド
ウ制御信号はラッチ回路３０２にラッチされた初期のコ
ード長さ「８」をラッチ回路３３０からの予め累算され
たコード長さ「１６」に加えることによって「２４」と
なる。この場合、累算された「１６」を法とするコード
長、即ち、「８」がラッチ回路３２０から取り出された
コード長さから「１６」を引き算することによって得ら
れる、リード線３１８上に累算されたコード長として供
給される。ＲＥＡＤ信号が「１」であるため、「ＡａＢ
ｂｂＣｃｃ ｃＤＤｄｄｄＥＥ」の１６ビットからなる
第１データセグメントが入力バッファメモリ５０からリ
ード線線１１１上へ出力される。一方、ラッチ回路１０
１及び１０２と、バレルシフタ１０３及び１０４との出
力は、図３に「１１１１１１１１ １１１１１１１１」
及び「１１１１１１１１」に示された初期値を有し、第
２ルックアップ表２０２の出力は、図３に「Ｘ」で示さ
れた雑音値となる。

【００２７】第３クロックパルスの立ち下がりエッジの
際に、前のＣＡＲＲＹ信号が「１」であったため、リー
ド線１１１上のデータセグメント「ＡａＢｂｂＣｃｃ
ｃＤＤｄｄｄＥＥ」がラッチ回路１０１にラッチされ
る。加算器３１０の出力はリード線２１１上の以前に復
号化されたコード長に、ＭＵＸ３４０からリード線３１
８上の以前に累算された「１６」を法とするコード長
「８」を加算することによって「１６」となる。加算器
３１０の出力（即ち、「１６」）はラッチ回路３３０で
ラッチされると共に、リード線３１９上にウィンドウ制
御信号として供給される。従って、ＲＥＡＤ信号及びＣ
ＡＲＲＹ信号は「１」を維持し、第１バレルシフタ１０
３は入力された４８ビットのデータセグメント、即ち、
「１１１１１１１１ １１１１１１１１ ＡａＢｂｂＣ
ｃｃ ｃＤＤｄｄｄＥＥ ＡａＢｂｂＣｃｃ ｃＤＤｄ
ｄｄＥＥ」内の１７番目から２４番目のビットのシーケ
ンス、即ち、「ＡａＢｂｂＣｃｃ」をリード線線１１７
を通じて第２バレルシフタ１０４へ出力する。リレイ回
路１０５からの出力シーケンスは初期値を有し、第１ル
ックアップ表２０１のコード長さ出力は「８」を維持す
るため、第２バレルシフタ１０４はその２つの入力デー
タセグメント、即ち、「１１１１１１１１ ＡａＢｂｂ
Ｃｃｃ」内の９番目から１６番目のビットのシーケン
ス、即ち、「ＡａＢｂｂＣｃｃ」をリード線１１９を通
じてリレイ回路１０５へ出力すると共に、「１１１１１
１１１ ＡａＢｂｂＣｃｃ」内の６番目から８番目のビ
ット、即ち、「１１１」をコード値としてリード線１２
１を通じて第２ルックアップ表２０２へ出力する。ラッ
チ回路１０２はその初期値を維持し、第２ルックアップ
表２０２からの復号化された語はノイズ値を維持する。

【００２８】第４クロックパルスの立ち上がりエッジの
ときに、ＲＥＡＤ信号は「１」に維持され、「Ｅｅｅｅ
ＦＦＦＦ ｆｆｆＧＧＧＧＧ」の次のデータセグメント
が入力バッファメモリ５０からリード線１１１上へ出力
する。加算器３１０の出力はリード線２１１上の以前に
復号化されたコード長「８」に、ＭＵＸ３４０からリー
ド線３１８上の以前に累算されたコード長「１６」を加
算することによって、「２４」となる。加算器３１０の
出力（即ち、「２４」）はラッチ回路３２０でラッチさ
れると共に、リード線３１９上にウィンドウ制御信号と
して出力される。従って、ＣＡＲＲＹ信号は「１」を維
持し、第１バレルシフタ１０３は「１１１１１１１１
１１１１１１１１ ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥ
Ｅ ＥｅｅｅＦＦＦＦ ｆｆｆＧＧＧＧＧ」のデータセ
グメントから「ｃＤＤｄｄｄＥＥ」のシーケンスを第２
バレルシフタ１０４へ出力される。第３クロックパルス
の立ち下がりエッジの際にリレイ回路１０５によりラッ
チされた「ＡａＢｂｂＣｃｃ」のシーケンスは、復号化
出力シーケンスとしてリード線１２７を通じて第１ルッ
クアップ表２０１及び第２バレルシフタ１０４へ供給さ
れる。第１ルックアップ表２０１は「ＡａＢｂｂＣｃ
ｃ」の復号化出力シーケンス内の第１の一つのビット、
即ち、「Ａ」を認識すると共に、認識されたプレフィク
スコードエントリーに対応する復号化されたコード長、
例えば、「２」をリード線２１１上に出力する。その
後、リード線２１１上の復号化されたコード長「２」
は、第２ルックアップ表２０２及び第２バレルシフタ１
０４に供給され、前記第２バレルシフタ１０４は「Ａａ
ＢｂｂＣｃｃ ｃＤＤｄｄｄＥＥ」の入力データセグメ
ント内の３番目から１０番目のビットのシーケンス、即
ち、「ＢｂｂＣｃｃｃＤ」をリード線１１９を通じてリ
レイ回路１０５へ出力すると共に、「１Ａａ」の３ビッ
トシーケンスをコード値としてリード線１２１を通じて
第２ルックアップ表２０２へ出力する。第２ルックアッ
プ表２０２は復号化されたコード長「２」とコード値
「１Ａａ」とを認識して、認識されたコード長及びサブ
フィックスコードエントリーに対応する固定長の復号化
された語、例えば、「Ａ’」をリード線２１３上へ出力
する。

【００２９】第５クロックパルスの立ち下がりエッジの
ときに、前のＣＡＲＲＹ信号が「１」であるため、リー
ド線１１１上のデータセグメント「ＥｅｅｅＦＦＦＦ
ｆｆｆＧＧＧＧＧ」はラッチ回路１０１によりラッチさ
れ、ラッチ回路１０１に格納されていた「ＡａＢｂｂＣ
ｃｃ ｃＤＤｄｄｄＥＥ」のデータセグメントはラッチ
回路１０２によりラッチされる。加算器３１０の出力は
以前に復号化されたコード長「２」に以前に累算された
「１６」を法とするコード長「８」を加えることによっ
て「１０」となる。加算器３１０の出力（即ち、「１
０」はラッチ回路３３０によりラッチされると共に、リ
ード線３１９上にウィンドウ制御信号として供給され
る。従って、ＲＥＡＤ信号及びＣＡＲＲＹ信号が「０」
であり、第１バレルシフタ１０３は「ＡａＢｂｂＣｃｃ
ｃＤＤｄｄｄＥＥ ＥｅｅｅＦＦＦＦ ｆｆｆＧＧＧ
ＧＧ ＥｅｅｅＦＦＦＦ ｆｆｆＧＧＧＧＧ」のデータ
セグメントから「ＤｄｄｄＥＥＥｅ」のシーケンスを第
２バレルシフタ１０４へ出力する。第４クロックパルス
の立ち上がりエッジのときに、リレイ回路１０５により
ラッチされた「ＢｂｂＣｃｃｃＤ」の出力シーケンスは
第１ルックアップ表２０１及び第２バレルシフタ１０４
へ供給される。第１ルックアップ表２０１は「ＢｂｂＣ
ｃｃｃＤ」の復号化出力シーケンス内の第１のビット、
「Ｂ」を認識して、認識されたプレフィクスコードエン
トリーに対応する復号化されたコード長、例えば、
「３」をリード線２１１上へ出力する。その後、リード
線２１１上の復号化されたコード長「３」は第２ルック
アップ表２０２及び第２バレルシフタ１０４に供給さ
れ、第２バレルシフタ１０４は「ＢｂｂＣｃｃｃＤ Ｄ
ｄｄｄＥＥＥｅ」内の「ＣｃｃｃＤＤｄｄ」のシーケン
スをリレイ回路１０５へ出力すると共に、「Ｂｂｂ」の
３ビットシーケンスをコード値として第２ルックアップ
表２０２へ出力する。第２ルックアップ表２０２は復号
化されたコード長「３」とコード値「Ｂｂｂ」とを認識
して、認識されたコード長とサブフィックスコードエン
トリーとに対応する固定長の復号化された語、例えば、
「Ｂ’」をリード線２１３上へ出力する。

【００３０】第６クロックパルスの立ち上がりエッジの
際に、ＲＥＡＤ信号は「１」に維持され、リード線１１
１上のデータセグメントは変化されない。加算器３１０
の出力（即ち、「１３」は以前に復号化されたコード長
さ「３」に以前に累算されたコード長さ「１０」」を加
えることによって、「１３」となる。加算器３１０の出
力（即ち、「１３」はラッチ回路３２０によりラッチさ
れ、リード線３１９上にウィンドウ制御信号として供給
される。従って、ＣＡＲＲＹ信号は「０」を維持し、第
１バレルシフタ１０３は「ＡａＢｂｂＣｃｃ ｃＤＤｄ
ｄｄＥＥ ＥｅｅｅＦＦＦＦ ｆｆｆＧＧＧＧＧ ｇｇ
ｇＨＨＨＨＨ ｈｈｈＩＩｉｉｉ」で「ｄＥＥＥｅｅｅ
Ｆ」のシーケンスを第２バレルシフタ１０４へ出力す
る。第５クロックパルスの立ち下がりエッジのときに、
リレイ回路１０５によりラッチされた「ＣｃｃｃＤＤｄ
ｄ」の出力シーケンスは第１ルックアップ表２０１及び
第２バレルシフタ１０４へ供給される。第１ルックアッ
プ表２０１は「ＣｃｃｃＤＤｄｄ」の復号化出力シーケ
ンス内の第１のビット、即ち、「Ｃ」を認識して、認識
されたプレフィクスコードエントリーに対応する復号化
されたコード長、例えば、「４」をリード線２１１上へ
出力する。その後、リード線２１１上の復号化されたコ
ード長「４」は第２ルックアップ表２０２及び第２バレ
ルシフタ１０４に供給され、第２バレルシフタ１０４は
「ＣｃｃｃＤＤｄｄ ｄＥＥＥｅｅｅＦ」で「ＤＤｄｄ
ｄＥＥＥ」の８ビットシーケンスをリレイ回路１０５へ
出力すると共に、「ｃｃｃ」の３ビットシーケンスをコ
ード値として第２ルックアップ表２０２へ出力する。第
２ルックアップ表２０２は復号化されたコード長「４」
とコード値「ｃｃｃ」とを認識して、認識されたコード
長とサブフィックスコードエントリーとに対応する固定
長の復号化された語、例えば、「Ｃ’」をリード線２１
３上へ出力する。

【００３１】第７クロックパルスの立ち上がりエッジの
ときに、前のＣＡＲＲＹ信号が「０」であるため、第１
バレルシフタ１０３の３つの入力データセグメントは変
わらない。加算器３１０の出力は以前に復号化されたコ
ード長「４」に以前に累算された「１６」を法とするコ
ード長「１３」を加えることによって、「１７」とな
る。加算器３１０の出力（即ち、「１７」はラッチ回路
３３０によりラッチされ、リード線３１９上にウィンド
ウ制御信号として供給される。従って、ＲＥＡＤ信号及
びＣＡＲＲＹ信号は「１」となり、第１バレルシフタ１
０３は「ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥＥ Ｅｅｅ
ｅＦＦＦＦ ｆｆｆＧＧＧＧＧ ｇｇｇＨＨＨＨＨ ｈ
ｈｈＩＩｉｉｉ」で「ｅｅｅＦＦＦＦｆ」のシーケンス
を第２バレルシフタ１０４へ出力する。第６クロックパ
ルスの立ち上がりエッジのときに、リレイ回路１０５に
よりラッチされた「ＤＤｄｄｄＥＥＥ」の出力シーケン
スは第１ルックアップ表２０１及び第２バレルシフタ１
０４へ供給される。第１ルックアップ表２０１は「ＤＤ
ｄｄｄＥＥＥ」の復号化出力シーケンス内の第１の２つ
のビット、即ち、「ＤＤ」を認識して、認識されたプレ
フィクスコードエントリーに対応する復号化されたコー
ドさ、例えば、「５」をリード線２１１上へ出力する。
その後、リード線２１１上の復号化されたコード長
「５」は第２ルックアップ表２０２及び第２バレルシフ
タ１０４に供給され、第２バレルシフタ１０４は「ＤＤ
ｄｄｄＥＥＥ ｅｅｅＦＦＦＦＦ」で「ＥＥＥｅｅｅＦ
Ｆ」のシーケンスをリレイ回路１０５へ出力すると共
に、「ｄｄｄ」の３ビットのシーケンスをコード値とし
て第２ルックアップ表２０２へ出力する。第２ルックア
ップ表２０２は復号化されたコード長「５」とコード値
「ｄｄｄ」とを認識して、認識されたコード長とサブフ
ィックスコードエントリーとに対応する固定長の復号化
された語、例えば、「Ｄ’」をリード線２１３上へ出力
する。

【００３２】第８クロックパルスの立ち上がりエッジの
とき、前の信号は「０」であるため次のデータセグメン
ト「ｇｇｇｇＨＨＨＨＨ ｈｈｈＩＩｉｉｉ」は入力バ
ッファメモリ５０からリード線１１１上に出力される。
加算器３１０の出力は、以前に復号化されたコード長
「５」に以前に累算されたコード長「１７」を加えるこ
とによって、「２２」となる。加算器３１０の出力（即
ち、「２２」はラッチ回路３２０によりラッチされたリ
ード線３１９上にウィンドウ制御信号として供給され
る。従って、ＣＡＲＲＹ信号は「１」を維持し、第１バ
レルシフタ１０３は「ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄ
ＥＥ ＥｅｅｅＦＦＦＦ ｆｆｆＧＧＧＧＧｇｇｇＨＨ
ＨＨＨ ｈｈｈＩＩｉｉｉ」で「ＦＦｆｆｆＧＧＧ」の
シーケンスを第２バレルシフタ１０４へ出力する。第７
クロックパルスの立ち下がりエッジのときにリレイ回路
１０５によりラッチされた「ＥＥＥｅｅｅＦＦ」の出力
シーケンスは第１ルックアップ表２０１及び第２バレル
シフタ１０４へ供給される。第１ルックアップ表２０１
は「ＥＥＥｅｅｅＦＦ」の復号化出力シーケンス内の第
１の３つのビット、即ち、「ＥＥＥ」を認識して、認識
されたプレフィクスコードエントリーに対応する復号化
されたコード長、例えば、「６」をリード線２１１上へ
出力する。その後、リード線２１１上の復号化されたコ
ード長「６」は第２ルックアップ表２０２及び第２バレ
ルシフタ１０４に供給され、第２バレルシフタ１０４は
「ＥＥＥｅｅｅＦＦ ＦＦｆｆｆＧＧＧ」で「ＦＦＦＦ
ｆｆｆＧ」の８ビットのシーケンスをリレイ回路１０５
へ出力すると共に「ｅｅｅ」の３ビットのシーケンスを
コード値として第２ルックアップ表２０２へ出力する。
第２ルックアップ表２０２は復号化されたコード長
「６」とコード値「ｅｅｅ」とを認識して、認識された
コード長とサブフィックスコードエントリーとに対応す
る固定長の復号化された語、例えば、「Ｅ′」をリード
線２１３へ出力する。リード線３１８上において、
「６」はウィンドウ制御信号「２２」から「１６」を引
き算することによって得られた以前に累算された「１
６」を法とするコード長として伝達される。

【００３３】第９クロックパルスの立ち下がりエッジの
際に、前のＣＡＲＲＹ信号が「１」であるため、リード
線１１１上のデータセグメント「ｇｇｇＨＨＨＨＨ ｈ
ｈｈＩＩｉｉｉ」がラッチ回路１０１によりラッチさ
れ、ラッチ回路１０１に格納されていたデータセグメン
ト「ＥｅｅｅＦＦＦＦ ｆｆｆＧＧＧＧＧ」はラッチ回
路１０２によりラッチされる。加算器３１０の出力は以
前に復号化されたコード長さ「６」に以前に累算された
「１６」を法とするコード長「６」を加えることによっ
て「１２」となる。加算器３１０の出力（即ち、「１
２」）はラッチ回路３３０によりラッチされ、リード線
３１９上にウィンドウ制御信号として供給される。従っ
て、ＲＥＡＤ信号またはＣＡＲＲＹ信号は「０」とな
り、第１バレルシフタ１０３は「ＥｅｅｅＦＦＦＦ ｆ
ｆｆＧＧＧＧＧ ｇｇｇＨＨＨＨＨ ｈｈｈＩＩｉｉｉ
ｇｇｇＨＨＨＨＨ ｈｈｈＩＩｉｉｉ」で「ＧＧＧＧ
ｇｇｇＨ」のシーケンスを第２バレルシフタ１０４へ出
力する。第８クロックパルスの立ち上がりのとき、リレ
イ回路１０５にラッチされた「ＦＦＦＦｆｆｆＧ」の出
力シーケンスは第１ルックアップ表２０１及び第２バレ
ルシフタ１０４へ供給される。第１ルックアップ表２０
１は「ＦＦＦＦｆｆｆＧ」の復号化出力シーケンス内の
第１の４つのビット、即ち、「ＦＦＦＦ」を認識して、
認識されたプレフィクスコードエントリーに対応する復
号化されたコード長、例えば、「７」をリード線２１１
上へ出力する。その後、リード線２１１上の復号化され
たコード長「７」は第２ルックアップ表２０２及び第２
バレルシフタ１０４に供給され、第２バレルシフタ１０
４は「ＦＦＦＦｆｆｆＧ ＧＧＧＧｇｇｇＨ」で「ＧＧ
ＧＧＧｇｇｇ」のシーケンスをリレイ回路１０５へ出力
すると共に、「ｆｆｆ」の３ビットシーケンスをコード
値として第２ルックアップ表２０２へ出力する。第２ル
ックアップ表２０２は復号化されたコード長「７」とコ
ード値「ｆｆｆ」とを認識して、認識されたコード長さ
とサブフィックスコードエントリーに対応する固定長の
復号化されたコード、例えば、「Ｆ’」をリード線２１
３上へ出力する。

【００３４】上記において、本発明の特定の実施例につ
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。また、本発明の復号化方法は、電子計算
機を用いるプログラムによっても実行できるものであ
る。

【００３５】

【発明の効果】従って、本発明によれば、毎クロックサ
イクルごとに２つのコードを復号化し得るため、高速復
号化動作を効果的に行うことができる加算器３１０、２
つのラッチ回路３２０及び３３０、ＭＵＸ３４０を有す
る累算ブロック３００を用いることによって、複雑な構
造を単純化することができる。

【図面の簡単な説明】

【図１】本発明によるＶＬＣ復号化装置のブロック図。

【図２】図１のＶＬＣ復号化装置の動作を説明するため
の入力ビットスツリームを示す図。

【図３】図１のＶＬＣ復号化装置の動作を説明するため
の例示図。

【符号の説明】

５０ バッファメモリ １０１、１０２ ラッチ回路 １０３ 第１及バレルシフタ １０４ 第２バレルシフタ １０５ リレイ回路 １０６、１０７ ラッチ回路 １０８ マルチプレクサ ２００ メモリ装置 ２０１ 第１ルックアップ表 ２０２ 第２ルックアップ表 ３００ 累算ブロック ３１０ 加算器 ３２０、３３０ ラッチ回路 ３４０ マルチプレクサ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 最長可変長コードの２倍の長さを有す
   る固定長セグメントからなる入力ビットスツリームを、
   立ち上がりエッジ及び立ち下がりエッジを有するクロッ
   クパルスからなるクロック信号に基づいて、１／２クロ
   ック周期にて復号化するための高速可変長コード復号化
   装置であって、 前記入力ビットスツリームからビットの連続した固定長
   セグメントを格納するカスケード接続された第１および
   第２ビット格納手段と、 前記第１および第２ビット格納手段に接続され、前記第
   １及び第２格納手段から受け取られたビットを格納し、
   格納された連続する固定長セグメントのビットから第１
   ウィンドウ出力シーケンスを生成する出力ウィンドウを
   有するシフト手段であって、前記ウィンドウ出力シーケ
   ンスは前記最長可変長コードと同一のビット長さを有
   し、ウィンドウ制御信号に直接応じて、毎半クロックサ
   イクル間に前記格納されたビットのうちの所定ビットに
   亘って前記ウィンドウをシフトさせるシフト手段と、 前記ウィンドウ出力シーケンスを１半クロックサイクル
   の間にラッチし、ラッチされたウィンドウ出力シーケン
   スを復号化出力シーケンスとして生成するリレイ手段
   と、 前記リレイ手段に接続されており、前記復号化出力シー
   ケンスの第１ビット位置から始まる可変長コードの上位
   Ｐビット（前記Ｐの最大値は、最長可変長コードより小
   さい整数）からなるプレフィクスコードに応じてコード
   長さを生成する第１メモリ手段と、 前記第１メモリ手段及び前記シフト手段に接続されてお
   り、前記コード長さ及びウィンドウ出力シーケンスに応
   じて、固定長の語を発生する第２メモリ手段と、 前記コード長さに前のクロックサイクル間に復号化され
   た以前に累算された可変長コードの長さを各半クロック
   サイクルの間に加算して、ウィンドウ制御信号を生成
   し、前記ウィンドウ制御信号におけるビット数だけ前記
   ウィンドウをシフトさせると共に、前記累算されたコー
   ド長さが前記第１シフト格納手段内の全てのビットが復
   号化されたことを表す場合、前記入力ビットスツリーム
   内の次の固定長セグメントを前記第２ビット格納手段に
   伝達するように制御する読取り信号を発生させて、前記
   第２ビット格納手段内のビットのシーケンスを前記第１
   ビット格納手段へ伝達するように制御する桁上げ信号を
   発生する累算手段とを有することを特徴とする可変長コ
   ード復号化装置。
2. 【請求項２】 前記第２ビット格納手段内のビットシ
   ーケンスの前記第１ビット格納手段への伝達と前記入力
   ビットスツリーム内の前記次の固定長セグメントの読取
   りがクロックパルスの相異なるエッジにて行われること
   を特徴とする請求項１に記載の高速可変長コード復号化
   装置。
3. 【請求項３】 前記累算手段が、 前記第１メモリ手段から供給された前記コード長さを前
   記以前に累算されたコード長さに加算する加算手段と、 第１及び第２ラッチ回路を備え、半クロックサイクルの
   単位にて交互に前記加算手段の出力をラッチする手段で
   あって、前記第２ラッチ回路は前記ラッチされたコード
   長さの最上位ビットの論理値を検出すると共に、前記読
   取り信号として出力する、前記ラッチ手段と、 前記半クロックサイクルの単位にて前記ラッチ手段から
   供給された前記ラッチされたコード長さに基づいて、前
   記ウィンドウ制御信号を生成して前記ウィンドウをシフ
   トさせると共に、前記ウィンドウ制御信号の最上位ビッ
   トを前記格納手段に前記桁上げ信号として供給し、前記
   ラッチされた符号長さが前記可変長コードの最長より２
   倍大きい場合、前記第１ラッチ回路から供給されたラッ
   チされたコード長さから前記可変長コードの最長の２倍
   を引き算して、前記引き算されたコード長さと前記第２
   ラッチ回路からのラッチされたコード長さとを交互に前
   記加算手段に前記以前に累算されたコード長さとして供
   給するマルチプレクス手段とを有することを特徴とする
   請求項２に記載の高速可変長コード復号化装置。
4. 【請求項４】 前記入力ビットスツリーム内の前記次
   の固定長セグメントの読取りが、直前の半クロックサイ
   クルの際に前記第２ラッチ回路から生成された前記読取
   り信号に応じて行われることを特徴とする請求項３に記
   載の高速可変長コード復号化装置。
5. 【請求項５】 前記第１メモリ手段がプレフィクスコ
   ードテーブルと復号化された語長さテーブルとを備えて
   おり、前記可変長コードのプレフィクスコードが前記プ
   レフィクスコードテーブル内のエントリーとして表現さ
   れ、前記復号化された語長さテーブルが前記プレフィク
   スコードに対応するコード長を出力することを特徴とす
   る請求項４に記載の高速可変長コード復号化装置。
6. 【請求項６】 前記第２メモリ手段がサブフィクスコ
   ードテーブル、コード長さテーブル及び復号化された語
   テーブルを備えており、各々の可変長コードに対する前
   記コード長さはコード長テーブル内のエントリーとして
   表れて、前記各々の可変長コードに対するサブフィクス
   コードがサブフィクスコードテーブル内のエントリーと
   して表れて、前記復号化された語テーブルが前記サブフ
   ィクスコードと前記コード長に対応する固定長語を出力
   することを特徴とする請求項５に記載の高速可変長コー
   ド復号化装置。
7. 【請求項７】 最長可変長コードの２倍の長さを有す
   る固定長セグメントからなる入力ビットスツリームを、
   立ち上がりエッジ及び立ち下がりエッジとを有するクロ
   ックパルスからなるクロック信号に基づいて、１／２ク
   ロック周期にて復号化するための可変長コード復号化装
   置であって、 前記入力ビットスツリームを格納すると共に、固定長セ
   グメント単位で逐次出力するバッファ手段と、 前記バッファ手段から取出された固定長セグメントを、
   セグメント単位で順次的に格納するカスケード接続され
   た第１及び第２ビット格納手段と、 前記第１および第２ビット格納手段に結合され、前記第
   １及び第２格納手段から取出されたビットを格納すると
   共に、格納された連続する固定長セグメントのビットか
   ら第１ウィンドウ出力シーケンスを生成する第１出力ウ
   ィンドウを有する第１シフト手段であって、前記第１ウ
   ィンドウ出力シーケンスは可変長コードの最長と同一の
   ビット長を有し、ウィンドウ制御信号に直接応じて、前
   記第１シフト手段に格納されたビットだけ前記第１出力
   ウィンドウをシフトさせる第１シフト手段と、 前記第１シフト手段に接続されて、前記第１ウィンドウ
   出力シーケンス内に含まれたビットと供給された前の符
   号化出力シーケンスのビットとを格納すると共に、格納
   されたビットから第２ウィンドウ出力シーケンスを生成
   する第２出力ウィンドウを有して、前記第２ウィンドウ
   出力シーケンス内の１番目ビットから上位Ｍ個のビット
   を符号値として発生する第２シフト手段であって、前記
   第２ウィンドウ出力シーケンスは可変長コードの最長と
   同一のビット長さを有し、前記第２出力ウィンドウはコ
   ード長さに直接応答してシフトされ、Ｍは、前記可変長
   コードの最長より小さい整数である、前記第２シフト手
   段と、 前記第２ウィンドウ出力シーケンスを半クロックサイク
   ルの間ラッチし、ラッチされた第２ウィンドウ出力シー
   ケンスを復号化出力シーケンスとして生成すると共に、
   生成された復号化出力シーケンスを前記第２シフト手段
   に以前の復号化出力シーケンスとして供給するリレイ手
   段と、 前記リレイ手段に結合されており、前記復号化出力シー
   ケンスの第１ビット位置から始まる可変長コードの上位
   Ｐ個のビット（前記Ｐの最大値は、可変長コードの最長
   より小さい整数）からなるプレフィクスコードに応じて
   コード長を生成すると共に、前記第２シフト手段に供給
   する第１メモリ手段と、 前記第１メモリ手段と前記第２シフト手段に接続されて
   おり、前記コード長さと前記コード値に応じて固定長語
   を生成する第２メモリ手段と、 以前に累算されたコード長と前記コード長とを加えて、
   加算された累算されたコード長を表すウィンドウ制御信
   号を生成し、前記累算されたコード長が前記可変長コー
   ドの最長の２倍より大きい場合、前記バッファ手段に格
   納された次の固定長セグメントを読出して、前記第２ビ
   ット格納手段に伝達するように前記バッファ手段を制御
   する読取り信号を出力して、前記第２ビット格納手段に
   以前に格納された固定長セグメントを前記第１ビット格
   納手段へ伝送するようにする桁上げ信号を発生する累算
   手段とを有することを特徴とする高速可変長コード復号
   化装置。
8. 【請求項８】 前記第２ビット格納手段内に以前に格
   納された前記固定長のセグメントの前記第１格納手段へ
   の伝達及び前記バッファ手段内に格納された次の固定長
   セグメントの読取りがクロックパルスの互いに相異なる
   でエッジ行われることを特徴とする請求項７に記載の高
   速可変長コード復号化装置。
9. 【請求項９】 前記累算手段が、 前記第１メモリ手段から供給された前記コード長を前記
   以前に累算されたコード長に加算する加算手段と、 第１及び第２ラッチ回路を備え、１／２クロック周期の
   単位にて交互に前記加算手段の出力をラッチする手段で
   あって、前記第２ラッチ回路は前記ラッチされたコード
   長さの最上位ビットの論理値を検出すると共に、前記読
   取り信号として出力する、前記ラッチ手段と、 前記半クロックサイクルの単位にて前記ラッチ手段から
   供給された前記ラッチされたコード長さに基づいて、前
   記ウィンドウ制御信号を生成して前記ウィンドウをシフ
   トさせると共に、前記ウィンドウ制御信号の最上位ビッ
   トを前記格納手段に前記桁上げ信号として供給し、前記
   ラッチされた符号長が前記可変長コードの最大長の２倍
   より大きい場合、前記第１ラッチ回路から供給されたラ
   ッチされたコード長さから前記可変長コードの最大長の
   ２倍を引き算して、前記引き算されたコード長さと前記
   第２ラッチ回路からのラッチされたコード長さとを交互
   に前記加算手段に前記以前に累算されたコード長として
   供給するマルチプレクス手段とを含むことを特徴とする
   請求項８に記載の高速可変長コード復号化装置。
10. 【請求項１０】 前記バッファ手段内の前記次の固定
    長セグメントの読取りが直前の半クロックサイクルの際
    に前記第２ラッチ回路から生成された前記読取り信号に
    応じて行われることを特徴とする請求項９に記載の高速
    可変長コード復号化装置。
11. 【請求項１１】 前記第１メモリ手段がプレフィクス
    コードテーブルと復号化された語長テーブルとを備えて
    おり、前記可変長コードのプレフィクスコードが前記プ
    レフィクスコードテーブル内のエントリーとして表現さ
    れ、前記復号化された語長テーブルが前記プレフィクス
    コードに対応するコード長さを出力することを特徴とす
    る請求項１０に記載の可変長コード復号化装置。
12. 【請求項１２】 前記第２メモリ手段がサブフィクス
    コードテーブル、コード長テーブル及び復号化された語
    テーブルを備えており、各々の可変長コードに対する前
    記コード長さはコード長テーブル内のエントリーとして
    表れて、前記各々の可変長コードに対するサブフィクス
    コードがサブフィクスコードテーブル内のエントリーと
    して表されて、前記復号化された語テーブルが前記サブ
    フィクスコードと前記コード長さに対応する固定長語を
    出力することを特徴とする請求項１１に記載の可変長コ
    ード復号化装置。
13. 【請求項１３】 最長可変長コードの２倍の長さを有
    する固定長セグメントからなる入力ビットスツリーム
    を、立ち上がりエッジ及び立ち下がりエッジとを有する
    クロックパルスからなるクロック信号に基づいて、１／
    ２半クロック周期にて復号化する高速可変長コード復号
    化方法であって、 前記入力ビットスツリームの連続する第１及び第２固定
    長セグメントを格納する第１過程と、 前記格納された第１及び第２固定長セグメントから各々
    半クロックサイクル間に前記可変長コードの最長と同一
    のビット長さを有する入力ビットのシーケンスの復号化
    ウィンドウを形成する第２過程と、 前記復号化ウィンドウ内の初期ビットと、全ての可能な
    可変長コードとを比較することによって、一つの整合可
    変長コードを決定する第３過程と、 各々の半クロックサイクル間に、前記整合された可変長
    コードのビット長を表すコード長を生成する第４過程
    と、 各々の半クロックサイクル間に、前記整合された可変長
    コードに対応する固定長語を生成する第５過程と、 各々の半クロックサイクル間に、前記生成された符号長
    さと以前に累算されたコード長とを合算する第６過程
    と、 各々の半クロックサイクル間に、前記整合された可変長
    コードのビット数だけ前記復号化ウィンドウを直接シフ
    トさせる第７過程と、 前記累算されたコード長が前記第１固定長セグメント内
    の全てのビットが復号化されたことを表す場合、前記入
    力ビットスツリームの次の固定長セグメントを読出す第
    ８過程と、 前記累算されたコード長が前記第１固定長セグメント内
    の全てのビットが復号化されたことを表す場合、入力ビ
    ットの第２固定長セグメントの代わりに前記第８過程で
    読出された入力ビットスツリームの次の固定長セグメン
    トを格納する間に、入力ビットの第１固定長セグメント
    の代わりに第２固定長セグメントを格納する第９過程
    と、 前記累算されたコード長が可変長コードの最大長の２倍
    を超過する場合、前記累算されたコード長から前記可変
    長コードの最大長の２倍を引き算する第１０過程と、 前記入力ビットスツリーム内の全ての可変長コードが復
    号されるまで、前記第１過程から第１０過程を繰り返す
    第１１過程とを有することを特徴とする高速可変長コー
    ド復号化方法。
14. 【請求項１４】 前記第８過程と前記第９過程が、各
    々クロックパルスの相異なるエッジにて行われることを
    特徴とする請求項１３に記載の高速可変長コード復号化
    方法。