JPH087599Y2 - Boost signal generation circuit - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は、ダイナミックメモリのワードライン駆動信
号発生回路等に用いられる昇圧信号発生回路に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION (Industrial field of application) The present invention relates to a boost signal generating circuit used in a word line drive signal generating circuit of a dynamic memory.

（従来の技術） 従来、この種の昇圧信号発生回路としては、例えば第
２図のようなものがあった。以下、その構成を図を用い
て説明する。(Prior Art) Conventionally, as a boost signal generating circuit of this type, there is, for example, a circuit as shown in FIG. The configuration will be described below with reference to the drawings.

第２図は、従来の昇圧信号発生回路の一構成例を示す
ブロック図である。FIG. 2 is a block diagram showing a configuration example of a conventional boost signal generation circuit.

この昇圧信号発生回路は、低レベル（以下、“L"とい
う）と高レベル（以下、“H"という）に変化する入力信
号Viを入力するための入力端子１と、昇圧信号Voを出力
するための出力端子２とを備え、その入力端子１には、
入力信号Viを駆動するための第1,第２の信号発生手段3,
4が接続されている。第１の信号発生手段３の出力側ノ
ードN1には、コントロール手段５によりオン，オフ制御
される第１のトランジスタ６を介して出力端子２が接続
され、さらにその出力端子２には、その出力端子２を放
電するためのリセット手段７が接続されている。This boosting signal generating circuit outputs an boosting signal Vo and an input terminal 1 for inputting an input signal Vi that changes between a low level (hereinafter referred to as “L”) and a high level (hereinafter referred to as “H”). And an output terminal 2 for
First and second signal generating means 3 for driving the input signal Vi,
4 is connected. The output side node N1 of the first signal generating means 3 is connected to the output terminal 2 via the first transistor 6 which is on / off controlled by the control means 5, and the output terminal 2 is connected to the output terminal 2 thereof. A reset means 7 for discharging the terminal 2 is connected.

第２の信号発生手段４の出力側ノードN2は、昇圧用の
キャパシタ８を介して回路内ノードN3に接続され、その
ノードN3がプリチャージ手段９に接続されている。ま
た、ノードN3と出力端子２間には、コントロール手段10
によってオン，オフ制御される第２のトランジスタ11が
接続されている。The output side node N2 of the second signal generation means 4 is connected to the in-circuit node N3 via the boosting capacitor 8, and the node N3 is connected to the precharge means 9. Further, the control means 10 is provided between the node N3 and the output terminal 2.
The second transistor 11 controlled to be turned on and off by is connected.

以上の構成において、先ず第１の信号発生手段３の出
力により、第１のトランジスタ６を通して出力端子２が
充電される。次に、プリチャージ手段９によって電源電
位Vcc近傍にプリチャージされたノードN3は、第２の信
号発生手段４の出力により、キャパシタ８を通して昇圧
される。その後、コントロール手段５により第１のトラ
ンジスタ６がオフとなった後に、コントロール手段10に
よって第２のトランジスタ11のゲートをブートストラッ
プ制御（自己昇圧制御）することにより、ノードN3と出
力端子２との間で電荷分配が行われ、出力端子２から昇
圧信号Voが出力される。In the above structure, first, the output of the first signal generating means 3 charges the output terminal 2 through the first transistor 6. Next, the node N3 precharged near the power supply potential Vcc by the precharge means 9 is boosted by the output of the second signal generation means 4 through the capacitor 8. Then, after the control means 5 turns off the first transistor 6, the control means 10 performs bootstrap control (self-boosting control) on the gate of the second transistor 11 to thereby connect the node N3 to the output terminal 2. Electric charge is distributed between the output terminals 2 and the boosted signal Vo is output from the output terminal 2.

（考案が解決しようとする課題） しかしながら、上記構成の昇圧信号発生回路では、次
のような問題点があった。(Problems to be Solved by the Invention) However, the boosting signal generating circuit having the above configuration has the following problems.

一般に、この種の昇圧信号発生回路では、その使用に
際して出力端子２に大きな負荷のつく場合が多く、それ
に対応して大きなパワーの昇圧信号Voを負荷に供給する
ためには、特に第１及び第２の信号発生手段3,4のパタ
ーンの規模を大きくして駆動能力を向上させることが必
要となる。ところが、このように駆動能力を大きくする
と、第１及び第２の信号発生手段3,4における電力消費
量が多くなるばかりか、昇圧信号発生回路全体のパター
ンの規模も大きくなり、低消費電力で、パターン規模の
小さな昇圧信号発生回路を得ることが困難であった。Generally, in this type of boosting signal generation circuit, a large load is often applied to the output terminal 2 when it is used, and accordingly, in order to supply the boosting signal Vo of large power to the load, the first and second It is necessary to increase the scale of the patterns of the second signal generating means 3 and 4 to improve the driving ability. However, when the driving capability is increased in this way, not only the power consumption in the first and second signal generating means 3 and 4 increases, but also the scale of the entire pattern of the boosting signal generating circuit increases, which results in low power consumption. However, it is difficult to obtain a boosting signal generation circuit having a small pattern scale.

本考案は、前記従来技術が持っていた課題として、パ
ターン面積の大形化と高消費電力化の点について解決し
た昇圧信号発生回路を提供するものである。The present invention provides a boost signal generation circuit which solves the problems of the conventional technique in terms of increasing the pattern area and increasing the power consumption.

（課題を解決するための手段） 本考案は、前記課題を解決するために、出力端子を有
する昇圧信号発生回路において、入力信号に応答し、第
１の時に“L"から“H"に変化する駆動信号を第１のノー
ドより発生する信号発生手段と、前記第１のノードと前
記出力端子との間に接続され、前記第１の時から所定時
間経過する間、オン状態となって前記駆動信号を前記出
力端子へ供給し、前記所定時間経過後にオフ状態となる
第１のトランジスタと、前記第１のノードと第２のノー
ドとの間に接続されたキャパシタと、前記第２のノード
と前記出力端子との間に接続され、前記所定時間経過後
にオン状態となって前記第２のノードに現われる、前記
駆動信号より高いレベルの信号を前記出力端子へ供給す
る第２のトランジスタとを、備えている。(Means for Solving the Problems) In order to solve the above problems, the present invention responds to an input signal in a boost signal generating circuit having an output terminal and changes from “L” to “H” at a first time. Is connected between the signal generating means for generating a drive signal from the first node and the first node and the output terminal, and is turned on for a predetermined time after the first time. A first transistor that supplies a drive signal to the output terminal and is turned off after the lapse of the predetermined time, a capacitor connected between the first node and a second node, and the second node And a second transistor that is connected between the output terminal and the output terminal, is turned on after the lapse of the predetermined time, and appears at the second node, and supplies a signal having a higher level than the drive signal to the output terminal. Is prepared.

（作用） 本考案によれば、以上のように昇圧信号発生回路を構
成したので、第１の時に第１のトランジスタがオンする
ことによって第１のノードから出力される駆動信号で出
力端子が充電されると共に、該駆動信号によりキャパシ
タを通して第２のノードが昇圧されていく。第１の時か
ら所定時間経過すると、第１のトランジスタがオフする
と共に第２のトランジスタがオンし、その第２のトラン
ジスタを通して該駆動信号よりも高いレベルの第２のノ
ード上の信号で出力端子が昇圧される。この際、第１の
トランジスタのオン時にかかる信号発生手段の出力側負
荷と、第２のトランジスタのオン時にかかる信号発生手
段の出力側負荷とが時間的にずれるため、１つの信号発
生手段の駆動力で十分な電力供給能力が得られる。(Operation) According to the present invention, since the boost signal generating circuit is configured as described above, the output terminal is charged by the drive signal output from the first node when the first transistor is turned on at the first time. At the same time, the driving signal boosts the voltage of the second node through the capacitor. After a lapse of a predetermined time from the first time, the first transistor is turned off and the second transistor is turned on, and a signal on the second node having a higher level than the drive signal is output through the second transistor as an output terminal. Is boosted. At this time, the load on the output side of the signal generating means applied when the first transistor is turned on and the load on the output side of the signal generating means applied when the second transistor is turned on are temporally displaced, so that one signal generating means is driven. With power, sufficient power supply capacity can be obtained.

（実施例） 第１図は、本考案の実施例を示す昇圧信号発生回路の
構成ブロック図である。(Embodiment) FIG. 1 is a configuration block diagram of a boost signal generating circuit showing an embodiment of the present invention.

この昇圧信号発生回路は、接地電位Vssと電源電位Vcc
に変化する入力信号Viを入力するための入力端子21と、
昇圧信号Voを出力するための出力端子22とを備え、その
入力端子21には、入力信号Viを駆動して駆動信号を出力
する信号発生手段23が接続されている。この信号発生手
段23の出力側ノード（第１のノード）N11には、コント
ロール手段25によりオン，オフ制御される第１のトラン
ジスタ、例えば第１のＮチャネルMOSトランジスタ（以
下、NMOSという）26を介して出力端子22が接続され、さ
らにその出力端子22には、その出力端子22の電位を接地
電位Vssへ放電するためのリセット手段27が接続されて
いる。This boosting signal generator circuit has a ground potential Vss and a power supply potential Vcc.
An input terminal 21 for inputting an input signal Vi that changes to
An output terminal 22 for outputting the boosted signal Vo is provided, and the input terminal 21 is connected to a signal generating means 23 for driving the input signal Vi and outputting a drive signal. At the output side node (first node) N11 of the signal generating means 23, a first transistor, for example, a first N-channel MOS transistor (hereinafter referred to as NMOS) 26, which is on / off controlled by the control means 25, is provided. The output terminal 22 is connected via the output terminal 22, and the output terminal 22 is further connected to the reset means 27 for discharging the potential of the output terminal 22 to the ground potential Vss.

信号発生手段23の出力側ノードN11は、例えばMOSキャ
パシタからなる昇圧用のキャパシタ28を介して回路内ノ
ード（第２のノード）N12に接続され、そのノードN12に
は、そのノードN12を電源電位Vccまでプリチャージする
ためのプリチャージ手段29が接続されている。また、ノ
ードN12と出力端子22間には、コントロール手段30によ
ってオン，オフ制御される第２のトランジスタ、例えば
第２のNMOS31が接続されている。The output side node N11 of the signal generating means 23 is connected to an in-circuit node (second node) N12 via a boosting capacitor 28 composed of, for example, a MOS capacitor, and the node N12 is connected to the power supply potential of the node N12. A precharge means 29 for precharging up to Vcc is connected. Further, a second transistor, for example, a second NMOS 31 whose ON / OFF is controlled by the control means 30 is connected between the node N12 and the output terminal 22.

第３図は、第１図の回路構成例を示す図である。 FIG. 3 is a diagram showing an example of the circuit configuration of FIG.

信号発生手段23は、入力端子21とノードN11間に直列
接続されたインバータ23a,23bで構成され、その一方の
インバータ23aが、入力信号Vinを反転して第１の駆動信
号を出力側ノードN19へ出力し、その他方のインバータ2
3bが、ノードN19上の第１の駆動信号を反転して第２の
駆動信号を出力側ノードN11へ出力する機能を有してい
る。The signal generating means 23 is composed of inverters 23a and 23b connected in series between the input terminal 21 and the node N11, and one of the inverters 23a inverts the input signal Vin and outputs the first drive signal to the output side node N19. Output to the other inverter 2
3b has a function of inverting the first drive signal on the node N19 and outputting the second drive signal to the output side node N11.

第１のNMOS26をオン，オフ制御するコントロール手段
25は、ノードN11上の第２の駆動信号に基づき第１のNMO
S26をオン，オフ動作させる回路であり、ノードN11に接
続されたインバータ25aを有し、そのインバータ25aの出
力側ノードN20がNMOS25b及びノードN17を介して第１のN
MOS26のゲートに接続されている。NMOS25bのゲートは電
源電位Vccに接続されている。Control means for controlling ON / OFF of the first NMOS 26
25 is a first NMO based on a second drive signal on node N11.
It is a circuit for turning on and off S26, and has an inverter 25a connected to a node N11, and an output side node N20 of the inverter 25a is connected to a first N node via an NMOS 25b and a node N17.
It is connected to the gate of MOS26. The gate of the NMOS 25b is connected to the power supply potential Vcc.

リセット手段27は、ノードN19上の第１の駆動信号に
より出力端子22を接地電位Vssにする回路であり、ゲー
トがノードN19に接続されたNMOS27aを有し、そのNMOS27
aが出力端子22と接地電位Vssの間に接続されている。The reset means 27 is a circuit that sets the output terminal 22 to the ground potential Vss by the first drive signal on the node N19, and has an NMOS 27a whose gate is connected to the node N19.
a is connected between the output terminal 22 and the ground potential Vss.

プリチャージ手段29は、ノードN19上の第１の駆動信
号に基づき回路内ノードN12を電源電位Vccにプリチャー
ジする回路であり、一方の電極がノードN19に接続され
たキャパシタ29aを有し、そのキャパシタ29aの他方の電
極側のノードN18が負荷用NMOS29bを介して電源電位Vcc
に接続されると共にNMOS29cのゲートに接続されてい
る。このNMOS29cは、電源電位VccとノードN12の間に接
続されている。The precharge means 29 is a circuit that precharges the in-circuit node N12 to the power supply potential Vcc based on the first drive signal on the node N19, and has a capacitor 29a whose one electrode is connected to the node N19. The node N18 on the other electrode side of the capacitor 29a is connected to the power supply potential Vcc via the load NMOS 29b.
It is also connected to the gate of NMOS 29c. The NMOS 29c is connected between the power supply potential Vcc and the node N12.

第２のNMOS31を制御するコントロール手段30は、ノー
ドN12上の電位等に基づき第２のNMOS31をオン，オフ動
作させる回路であり、２個のインバータ30a,30b、５個
のNMOS30c〜30g、及び１個のキャパシタ30hより構成さ
れている。The control means 30 for controlling the second NMOS 31 is a circuit for turning on and off the second NMOS 31 based on the potential on the node N12, and includes two inverters 30a, 30b, five NMOSs 30c to 30g, and It is composed of one capacitor 30h.

インバータ30aはノードN20に接続され、そのインバー
タ30aの出力側ノードN21が、インバータ30bを介してノ
ードN16、及びNMOS30gのゲートに接続されると共に、NM
OS30c、ノードN14及びNMOS30fを介して接地電位Vssに接
続されている。NMOS30cのゲート側ノードN15はNMOS30d
を介してノードN16に接続され、さらにノードN12はNMOS
30e、ノードN13及びNMOS30gを介して接地電位Vssに接続
されている。ノードN14はNMOS30eのゲートに接続される
と共に、キャパシタ30hを介してノードN13に接続されて
いる。NMOS30fのゲートは、ノードN19に接続されてい
る。The inverter 30a is connected to the node N20, the output side node N21 of the inverter 30a is connected to the node N16 and the gate of the NMOS 30g via the inverter 30b, and
It is connected to the ground potential Vss via the OS 30c, the node N14 and the NMOS 30f. The gate side node N15 of the NMOS 30c is the NMOS 30d
Connected to node N16 via node N12
30e, the node N13 and the NMOS 30g are connected to the ground potential Vss. The node N14 is connected to the gate of the NMOS 30e and also connected to the node N13 via the capacitor 30h. The gate of the NMOS 30f is connected to the node N19.

なお、インバータ23a,23b,25a,30a,30bは、それぞれ
電源電位Vccと接地電位Vssの間に接続されている。The inverters 23a, 23b, 25a, 30a, 30b are connected between the power supply potential Vcc and the ground potential Vss, respectively.

第４図は第３図の動作波形図であり、この図を参照し
つつ第１図及び第３図の動作を、以下の様に（１）〜
（４）に分けて説明する。なお、第４図中のVtはNMOSの
闘値電圧、αは昇圧電圧である。FIG. 4 is an operation waveform diagram of FIG. 3, and the operation of FIGS. 1 and 3 will be described with reference to this figure as follows (1)-
It will be described separately in (4). In FIG. 4, Vt is the threshold voltage of the NMOS, and α is the boosted voltage.

（１）動作１ 入力信号ViがVssレベルの待機時においては、信号発
生手段23のインバータ23aによってノードN19がVccレベ
ルになり、さらにインバータ23bによってノードN11がVs
sレベルとなる。これにより、リセット手段27のNMOS27a
がオンして出力端子22上の昇圧信号VoがVssレベルにな
ると共に、ノードN19上のVccレベルにより、プリチャー
ジ手段29のキャパシタ29aを通してNMOS29cがオンし、ノ
ードN12がVccレベルにプリチャージされている。この
時、ノードN19のVccレベルによってコントロール手段30
のNMOS30fがオンし、ノードN14がVssレベルとなってい
るので、第２のNMOS31はオフしている。(1) Operation 1 During standby of the input signal Vi at the Vss level, the inverter 23a of the signal generating means 23 brings the node N19 to the Vcc level, and the inverter 23b brings the node N11 to the Vss level.
s level. As a result, the NMOS 27a of the reset means 27
Is turned on and the boosted signal Vo on the output terminal 22 becomes the Vss level, and at the Vcc level on the node N19, the NMOS 29c is turned on through the capacitor 29a of the precharge means 29, and the node N12 is precharged to the Vcc level. There is. At this time, the control means 30 depends on the Vcc level of the node N19.
The second NMOS 31 is off because the NMOS 30f is turned on and the node N14 is at the Vss level.

（２）動作２ 入力信号ViがVccレベルのアクティブ時に変化する
と、信号発生手段23のノードN19がインバータ23aが持つ
遅延時間を経てVssレベルになり、その後（第１の
時）、ノードN11がインバータ23bが持つ遅延時間を経て
Vccレベルへと上昇する（ノードN11のレベルの変化が、
入力信号Viに対して遅延していることは、第４図の動作
波形図を見れば理解できる）。ノードN19上のVssレベル
により、リセット手段27のNMOS27aがオフすると共に、
プリチャージ手段29のNMOS29cがキャパシタ29aを通して
オフする。そして、ノードN11がVccレベルへと上昇して
いく過程においては、コントロール手段25のノードN20
はインバータ25aが持つ遅延時間により未だVccレベルで
あるため、第１のNMOS26はNMOS25bを通して導通状態に
ある。従って、出力端子22は、第１のNMOS26を通してノ
ードN11上の電位によりVccレベルへと充電されていく。
これと同時に、Vccレベルにプリチャージされているノ
ードN12は、キャパシタ28を通して昇圧される。(2) Operation 2 When the input signal Vi changes when the Vcc level is active, the node N19 of the signal generating means 23 goes to the Vss level after the delay time of the inverter 23a, and thereafter (at the first time), the node N11 changes to the inverter. After the delay time of 23b
Rises to Vcc level (change in level of node N11
It can be understood from the operation waveform diagram of FIG. 4 that the input signal Vi is delayed). The Vss level on the node N19 turns off the NMOS 27a of the reset means 27,
The NMOS 29c of the precharge means 29 is turned off through the capacitor 29a. Then, in the process of the node N11 rising to the Vcc level, the node N20 of the control means 25
Is still at the Vcc level due to the delay time of the inverter 25a, the first NMOS 26 is in the conductive state through the NMOS 25b. Therefore, the output terminal 22 is charged to the Vcc level by the potential on the node N11 through the first NMOS 26.
At the same time, the node N12 precharged to the Vcc level is boosted through the capacitor 28.

第１のNMOS26がオン状態にある場合、プリチャージ手
段29のNMOS29cがオフ、コントロール手段30のNMOS30eが
オフ、及び第２のNMOS31がオフ（第４図でノードN17の
レベルがVccレベル以上の期間であり、ノードN14のレベ
ルがVssレベルの期間）である。すなわち、第１のNMOS2
6がオン状態である期間においては、キャパシタ28の他
端（出力端子22が接続されていない側）はフローティン
グである。従って、信号発生手段23からキャパシタ28を
見た場合、充放電を行う経路が存在しないため、このキ
ャパシタ28は信号発生手段23から見ると無負荷と見なせ
る。よって、信号発生手段23におけるインバータ23bの
出力側にかかる負荷は、ほぼ出力端子22に接続される外
部の負荷のみとなる。この時の負荷をＡとする。When the first NMOS 26 is in the ON state, the NMOS 29c of the precharge means 29 is off, the NMOS 30e of the control means 30 is off, and the second NMOS 31 is off (in the period when the level of the node N17 is Vcc level or higher in FIG. 4). And the level of the node N14 is the Vss level period). That is, the first NMOS2
While 6 is in the ON state, the other end of capacitor 28 (the side to which output terminal 22 is not connected) is floating. Therefore, when the capacitor 28 is viewed from the signal generating means 23, there is no path for charging / discharging, so that the capacitor 28 can be regarded as no load when viewed from the signal generating means 23. Therefore, the load on the output side of the inverter 23b in the signal generating means 23 is almost only the external load connected to the output terminal 22. The load at this time is A.

（３）動作３ 出力端子22がVccレベルに充電されると、コントロー
ル手段25のノードN20がVccレベルからVssレベルへと降
下し、NMOS25bを通してノードN17もVssレベルへと降下
し、第１のNMOS26はオフ状態となる。即ち、このNMOS26
は、ノードN11のレベルがVccレベルになった時（第１の
時）から、インバータ25aが持つ遅延時間経過してノー
ドN17がVssレベルへと降下したときに、オフ状態とな
る。これにより、インバータ23bの出力側は、出力端子2
2の負荷Ａから切離される。(3) Operation 3 When the output terminal 22 is charged to the Vcc level, the node N20 of the control means 25 drops from the Vcc level to the Vss level, the node N17 also drops to the Vss level through the NMOS 25b, and the first NMOS26. Is turned off. That is, this NMOS26
Is turned off when the delay time of the inverter 25a elapses and the node N17 drops to the Vss level from the time when the level of the node N11 becomes the Vcc level (first time). As a result, the output side of the inverter 23b is connected to the output terminal 2
Disconnected from load A of 2.

（４）動作４ 次に、コントロール手段30のノードN21が、インバー
タ23bの出力からみてインバータ25a及びインバータ30a
が持つ遅延時間経過してVssレベルからVccレベルになる
（ノードN21のレベルの変化が、ノードN11のレベルの変
化に対して遅延していることは、第４図の動作波形図を
見れば理解できる）。(4) Operation 4 Next, the node N21 of the control means 30 sees from the output of the inverter 23b, the inverter 25a and the inverter 30a.
Changes from Vss level to Vcc level after the delay time of (the change in the level of node N21 is delayed with respect to the change in the level of node N11 is understood by referring to the operation waveform diagram of FIG. it can).

そして、ノードN21がVccレベルへと上昇していく過程
においては、ノードN16はインバータ30bが持つ遅延時間
により未だVccレベルであるため、NMOS30cはNMOS30dを
通して導通状態にある。従って、ノードN14は、NMOS30c
を通して充電される。その後、インバータ30bが持つ遅
延時間経過後、ノードN16はVccレベルからVssレベルに
降下する。すると、NMOS30dを通してNMOS30cがオフする
と共に、NMOS30gがオフする。ノードN13は、NMOS30eを
通してノードN12の電荷で充電され始める。Then, in the process of the node N21 rising to the Vcc level, the node N16 is still at the Vcc level due to the delay time of the inverter 30b, so that the NMOS 30c is in the conductive state through the NMOS 30d. Therefore, the node N14 is connected to the NMOS30c
Be charged through. After that, after the delay time of the inverter 30b elapses, the node N16 drops from the Vcc level to the Vss level. Then, the NMOS 30c is turned off through the NMOS 30d, and the NMOS 30g is turned off. The node N13 starts to be charged with the electric charge of the node N12 through the NMOS 30e.

ノードN13が充電されていくと、ノードN14はキャパシ
タ30hを通して突き上げられ、 ノードN14のレベル−ノードN13のレベル＞Vt の関係を保持したままノードN14とN13がほぼ同電位にな
るまで、ノードN14のレベルが上昇する。すると、第２
のNMOS31が完全に導通し、ノードN12の電荷が出力端子2
2に流れ込み、この出力端子22からは（Vcc＋α）レベル
の昇圧信号Voが出力される。As the node N13 is charged, the node N14 is pushed up through the capacitor 30h, and the node N14 and the node N13 are kept at the same potential while maintaining the relationship of the level of the node N14-the level of the node N13> Vt. Level increases. Then, the second
NMOS31 is fully conductive, and the charge of node N12 is output terminal 2
2 and the boosted signal Vo of (Vcc + α) level is output from the output terminal 22.

第２のNMOS31がオン状態である期間においては、キャ
パシタ28の他端（出力端子22が接続されていない側）が
出力端子22（すなわち、出力端子22に接続された外部負
荷）に接続されている。つまり、信号発生手段23からキ
ャパシタ28を見た場合、充放電を行う経路が存在するた
め、このキャパシタ28は信号発生手段23から見ると負荷
と見なせる。よって、信号発生手段23におけるインバー
タ23bの出力側にかかる負荷は、主にキャパシタ28及び
出力端子22に接続される外部の負荷となる。この時の負
荷をＢとする。While the second NMOS 31 is in the ON state, the other end of the capacitor 28 (the side to which the output terminal 22 is not connected) is connected to the output terminal 22 (that is, the external load connected to the output terminal 22). There is. That is, when the capacitor 28 is viewed from the signal generating means 23, there is a path for charging / discharging, so that the capacitor 28 can be regarded as a load when viewed from the signal generating means 23. Therefore, the load on the output side of the inverter 23b in the signal generating means 23 is mainly an external load connected to the capacitor 28 and the output terminal 22. The load at this time is B.

以上のように、本実施例では、信号発生手段23におけ
るインバータ23bの出力側にかかる負荷Ａと負荷Ｂとが
時間的にずれているため、従来のようにそれぞれの負荷
に対して設けていた２個の信号発生手段3,4に代えて１
個の信号発生手段23で足り、それによって昇圧信号発生
回路のパターン面積の縮小と、消費電力の減少が可能と
なる。従って、この昇圧信号発生回路は、ダイナミック
メモリのワードライン駆動信号発生回路等の種々の半導
体装置に適用できる。As described above, in the present embodiment, since the load A and the load B applied to the output side of the inverter 23b in the signal generating means 23 are deviated in time, they are provided for each load as in the conventional case. 1 instead of the two signal generating means 3 and 4
The number of the signal generating means 23 is sufficient, whereby the pattern area of the boosting signal generating circuit can be reduced and the power consumption can be reduced. Therefore, this boost signal generation circuit can be applied to various semiconductor devices such as a word line drive signal generation circuit of a dynamic memory.

なお、本考案は図示の実施例に限定されず、例えば、
第1,第２のNMOS26,31をＰチャネルMOSトランジスタ（以
下、PMOSという）や、NMOSとPMOSを並列接続したアナロ
グスイッチ等のスイッチで構成したり、コントロール手
段25,30、リセット手段27及びプリチャージ手段29を、P
MOSや相補型MOSトランジスタ（CMOS）等で構成したり、
さらには信号発生手段23を第３図以外の回路で構成する
等、種々の変形が可能である。The present invention is not limited to the illustrated embodiment, and for example,
The first and second NMOSs 26 and 31 are composed of P-channel MOS transistors (hereinafter referred to as PMOSs) and switches such as analog switches in which NMOSs and PMOSs are connected in parallel, and control means 25 and 30, resetting means 27 and pre-setting means. Charge means 29, P
Composed of MOS or complementary MOS transistor (CMOS),
Furthermore, various modifications are possible, such as configuring the signal generating means 23 with a circuit other than that shown in FIG.

（考案の効果） 以上詳細に説明したように、本考案によれば、第１の
トランジスタがオンするタイミングと、第２のトランジ
スタがオンするタイミングとをずらし、第１のトランジ
スタがオンする時は、“H"の駆動信号を出力端子へ供給
すると共に、キャパシタの他端である第２のノードを出
力端子から電気的に絶縁し、第２のトランジスタがオン
する時は、この第２のノードに現われる、前記“H"より
も高いレベルの信号を出力端子に供給するようにしてい
る。つまり、初期の動作において、キャパシタの他端で
ある第２のノードを出力端子から電気的に絶縁するよう
にしているので、信号発生手段の出力側負荷が初期の動
作とその後の動作とで分散される。従って、回路全体の
消費電力を低減でき、しかも、１つの信号発生手段の駆
動力で十分な電力供給能力が得られるので、回路パター
ン面積を縮小できる。(Effect of the Invention) As described in detail above, according to the present invention, the timing at which the first transistor is turned on and the timing at which the second transistor is turned on are shifted so that when the first transistor is turned on, , "H" drive signal is supplied to the output terminal and the second node which is the other end of the capacitor is electrically insulated from the output terminal, and when the second transistor is turned on, this second node The signal of a level higher than the above-mentioned "H" appearing in the above is supplied to the output terminal. That is, in the initial operation, the second node, which is the other end of the capacitor, is electrically insulated from the output terminal, so that the output side load of the signal generating means is distributed between the initial operation and the subsequent operation. To be done. Therefore, the power consumption of the entire circuit can be reduced, and moreover, a sufficient power supply capability can be obtained with the driving force of one signal generating means, so that the circuit pattern area can be reduced.

【図面の簡単な説明】[Brief description of drawings]

第１図は本考案の実施例を示す昇圧信号発生回路の構成
ブロック図、第２図は従来の昇圧信号発生回路の構成ブ
ロック図、第３図は第１図の回路構成例を示す図、第４
図は第３図の動作波形図である。 21……入力端子、22……出力端子、23……信号発生手
段、25,30……コントロール手段、26,31……第1,第２の
NMOS、27……リセット信号、28……キャパシタ、29……
プリチャージ手段、N12……回路内ノード、Vi……入力
信号、Vo……昇圧信号。1 is a configuration block diagram of a boosting signal generating circuit showing an embodiment of the present invention, FIG. 2 is a configuration block diagram of a conventional boosting signal generating circuit, and FIG. 3 is a diagram showing an example of the circuit configuration of FIG. Fourth
The figure is an operation waveform diagram of FIG. 21 …… input terminal, 22 …… output terminal, 23 …… signal generating means, 25,30 …… control means, 26,31 …… first and second
NMOS, 27 ... Reset signal, 28 ... Capacitor, 29 ...
Precharge means, N12 …… In-circuit node, Vi …… Input signal, Vo …… Boosting signal.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項１】出力端子を有する昇圧信号発生回路におい
て、 入力信号に応答し、第１の時に低レベルから高レベルに
変化する駆動信号を第１のノードより発生する信号発生
手段と、 前記第１のノードと前記出力端子との間に接続され、前
記第１の時から所定時間経過する間、オン状態となって
前記駆動信号を前記出力端子へ供給し、前記所定時間経
過後にオフ状態となる第１のトランジスタと、 前記第１のノードと第２のノードとの間に接続されたキ
ャパシタと、 前記第２のノードと前記出力端子との間に接続され、前
記所定時間経過後にオン状態となって前記第２のノード
に現われる、前記駆動信号より高いレベルの信号を前記
出力端子へ供給する第２のトランジスタとを、 備えたことを特徴とする昇圧信号発生回路。1. A boosting signal generating circuit having an output terminal, wherein a signal generating means is responsive to an input signal for generating a drive signal which changes from a low level to a high level at a first time from a first node; Connected between the first node and the output terminal, and is turned on for a predetermined time after the first time to supply the drive signal to the output terminal and turned off after the predetermined time. A first transistor, a capacitor connected between the first node and a second node, a second transistor connected between the second node and the output terminal, and turned on after the elapse of the predetermined time. And a second transistor that appears at the second node and supplies a signal at a higher level than the drive signal to the output terminal.