JPH0844675A - 処理エレメント間の制御メッセージ分散のための装置及び方法 - Google Patents

処理エレメント間の制御メッセージ分散のための装置及び方法

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JPH0844675A
JPH0844675A JP7117539A JP11753995A JPH0844675A JP H0844675 A JPH0844675 A JP H0844675A JP 7117539 A JP7117539 A JP 7117539A JP 11753995 A JP11753995 A JP 11753995A JP H0844675 A JPH0844675 A JP H0844675A
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JP7117539A
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Henry Grant Karl
カール・ヘンリー・グラント
Jace W Krull
ジェイス・ウィリアム・クラル
Charles Edward Kuhlmann
チャールズ・エドワード・クールマン
Saramian Shahram
シャーラム・サラミアン
Mitchell Thomas Eugene
ユージーン・ミッチェル・トマス
Theodor Chebdos James
ジェイムズ・テオドール・チェブドス
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    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/40—Network security protocols
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【目的】 システム中で相互接続された非同期的に動作
する複数の処理エレメントの１つで実行中のプログラム
と別の処理エレメント上のメモリとの間の通信を可能と
する。 【構成】 各処理エレメント上に配置された相互処理通
信ロジックが、上記の通信を可能とする。相互接続媒体
と相互処理通信ロジックとの間をインタフェースするた
めに相互配信サポート・ハードウェアが設けられ、これ
は、処理エレメント上で実行中のプログラムに対して非
同期的に動作する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にはコンピュー
タ・システムに関し、特に、分散オペレーティング・シ
ステムにおいて緩やかに相互接続された個別の処理エレ
メント上の機能エンティティ間で互いに制御メッセージ
を伝送するための、ハードウェア・サポートの形態をも
つコンピュータ・ロジックに関する。
【０００２】
【従来の技術】コンピュータやコンピュータ・ユーザの
数が増大してきたことに伴って、ユーザ間及びマシン間
の通信に対する要求が大きくなってきた。このような通
信を可能とするコンピュータ・ネットワークは、複数の
処理エレメントからなるように構築されてきた。これら
の処理エレメントとしては、例えば、携帯用すなわちラ
ップトップ・コンピュータ、パーソナル・コンピュー
タ、ミニコンピュータ、またはこれらの各コンピュータ
内部のサブシステム等が含まれる。通常、これらの処理
エレメントの各々は、ネットワーク内で他の処理エレメ
ントとは非同期でかつ独立して動作するが、そのネット
ワーク内で他の処理エレメントと通信することができ
る。
【０００３】ネットワーク内で互いに接続され非同期的
に動作する個々の処理エレメントは、ともに並列処理を
実行する機能を提供することができる。並列処理の際に
は、複数のプロセスすなわち機能エンティティを、互い
に接続された処理エレメントによって同時に実行するこ
とにより非常に多数のタスクを同時に処理することが可
能である。
【０００４】並列処理ネットワーク内の処理エレメント
間の接続状況は、ネットワークによって大きく異なって
いる。いくつかのネットワークでは、各々の処理エレメ
ントが、他の全ての処理エレメントと接続されている。
言い替えるならば、近隣のプロセッサのみが接続されて
いる。ネットワーク内の個々の処理エレメントを接続す
る媒体もまた、ネットワークによって様々である。並列
処理が可能ないくつかのネットワークは、バス・アーキ
テクチャの周りに構築されており、各処理エレメント
は、通信を行うためのバスへ接続されている。いずれの
処理エレメントも、バスへアクセスしてそのバスを制御
することによって、別の処理ユニットのメモリへアクセ
スすることができる。この方法においては、情報が、各
処理エレメント上に配置されたメモリまたはシステム内
の拡張メモリを介して処理エレメントから処理エレメン
トへと渡される。
【０００５】バス・アーキテクチャの周りに構築された
ネットワークは、システム内の各処理エレメントが直接
そのバスへ接続されていることから、通常、いわゆる強
固にに結合されたものとなっている。このようなシステ
ムでは同期エラーの可能性があるため、バスの制御にお
いて競合する処理エレメント間の調停を行うべくバス・
アクセス制御機構を設けなければならない。さらにバス
制御機構は、送信側処理エレメントがそのメッセージを
送り終える以前には受信側処理エレメントがそれを読み
取ることができないことを確保し、さらに、受信側処理
エレメントが最後の書き込み情報を読み取るまでは送信
側処理エレメントが書き込みを開始しないことを確保し
なければならない。
【０００６】緩やかに結合されたシステムは、複数の処
理エレメントから構成されており、これらの処理エレメ
ントは、１つの処理エレメントが別の処理エレメント上
のメモリに対して直接アクセスできないように直列形式
の相互接続により接続されている。しかしながら、緩や
かに結合されたシステムは、各処理エレメントが同時に
協同的処理を行うことが可能であり、またさらに、メッ
セージを渡すことが可能である。メッセージは、これら
の処理エレメントが相互に認知できるプロトコルを用い
て各処理エレメント間で渡される。ネットワーク通信に
関する不確定性のために、送信側と受信側の双方の処理
エレメントが、通信リンクの一貫性を確認する義務があ
る。従って、プロトコルには、通常、エラー検知方法が
備えられている。さらに、プロトコルは、通信チャネル
を開始しかつ終了する方式を特定しなければならない。
いつでも同時に複数のチャネルがオープンされる可能性
があることから、所与のメッセージ差別化形式もまた、
備えていなければならない。
【０００７】緩やかに結合されたネットワーク等のコン
ピュータ・システム内の処理エレメントが、各々、１ま
たは複数のプログラムを実行するための複数のアクティ
ブ・エンティティすなわち機能及びそれらに関連するサ
ポート・ハードウェアを備える場合がある。これらのプ
ログラムは、アプリケーションまたは入出力（Ｉ／Ｏ）
サポートを実行し、かつ個別のプロセス実行スレッド上
で動作する。一般的に、これらのプログラムは、プロセ
ス間通信（ＩＰＣ）ソフトウェアを用いて同じ処理エレ
メント上の他のプログラムと通信できる。しかしなが
ら、緩やかに結合した個別の処理エレメント上のプログ
ラムの間での通信は、依然として設計困難な状況にあ
る。
【０００８】
【発明が解決しようとする課題】本発明の目的は、緩や
かに接続されたコンピュータ・システム内のＩＰＣソフ
トウェアと相互接続媒体との間をインタフェースするロ
ジックを、ハードウェア・サポート形態で提供すること
である。このハードウェア・サポートは、システム内で
非同期的に動作する処理エレメント上の機能を個別に実
行することによって、システム内の他の処理エレメント
上のメモリと間接的に通信することができる。
【０００９】
【課題を解決するための手段】本発明は、コンピュータ
・システム内で相互に接続された処理エレメントの間に
制御メッセージを分散するための機構を提供する。これ
らの処理エレメントは、１または複数のプログラムの実
行を通して１または複数の機能を各々実行する。各プロ
グラムは、システム内の他の処理エレメント上のプログ
ラムの実行に関して非同期的に動作する。
【００１０】さらに、このコンピュータ・システムは、
(i)複数の処理エレメントを相互に接続するための相互
接続媒体（ローカル・エリア・ネットワーク（ＬＡ
Ｎ）、直列デジタル・スイッチング・ネットワーク、ま
たは並列コンピュータ・バス等）と、(ii)任意の処理エ
レメント上の実行中のプログラム間での通信を可能とす
るために各処理エレメント上に置かれた相互処理通信ロ
ジックと、(iii)相互接続媒体と相互処理通信ロジック
との間をインタフェースするための相互配信サポート・
ハードウェアとを備えている。
【００１１】相互配信サポート・ハードウェアは、処理
エレメント上で実行中のプログラムに関して非同期的に
動作することによって、(i)第１の処理エレメント上の
物理メモリから第１の処理エレメント上の機能により得
られる制御エレメントをエンキュー(enqueu：キューに
入れる)し、(ii)エンキューされた制御エレメントを第
１の処理エレメントに関連する第１のメモリ・デバイス
内に一時的に記憶し、(iii)複写トランザクションを介
して、一時的に記憶された制御エレメントを第１のメモ
リ・デバイスから相互接続媒体を通して第２の処理エレ
メントに関連する第２のメモリ・デバイスへ複写し、そ
して(iv)複写された制御エレメントを第２のメモリ・デ
バイスから第２の処理エレメント上の物理メモリへとデ
キュー(dequeu：キューから取り除く)する。
【００１２】各処理エレメント上の相互配信サポート・
ハードウェアは、(i)同じ処理エレメント上で動作する
機能によってのみアドレス指定可能な物理メモリと、(i
i)エンキューされた制御エレメントを一時的に記憶する
ためのメモリ・デバイスと、(iii)相互接続媒体を通し
て複写される前に一時的に記憶された制御エレメントが
マッピングされる配信アドレッサブル（アドレス指定可
能）空間とを有する。配信アドレッサブル空間は、別の
処理エレメントへの相互接続媒体上の相互配信サポート
によってのみアドレス指定可能である。
【００１３】制御エレメントが一時的に記憶される第１
のメモリ・デバイス及び第２のメモリ・デバイスは、Ｆ
ＩＦＯバッファである。ＦＩＦＯバッファは、システム
内の他の処理エレメントの各々に対して設けられてい
る。各ＦＩＦＯバッファは、入ってくる制御エレメント
を一時的に記憶するための１つの先入れ先出しパイプ
と、出ていく制御エレメントを一時的に記憶するための
１つの先入れ先出しパイプとを含む。相互配信サポート
・ハードウェアは、ＦＩＦＯバッファ内に記憶される制
御エレメントのために継続的にＦＩＦＯバッファを走査
している。
【００１４】
【実施例】図１は、本発明の原理に従って構築されたコ
ンピュータ・システム１０のブロック図である。システ
ム１０は、相互接続媒体１４により相互に接続された複
数の処理エレメント１２から構成される。図１には、簡
潔とするために２つの処理エレメント（１２ａ及び１２
ｎ）のみが示されているが、このシステムは、相互接続
媒体１４を介して複数の処理エレメントを相互に接続す
ることによって実装化することができる。さらにこのシ
ステムは、個々の処理エレメントへ直接接続された外部
デバイス１６ａ乃至１６ｎを任意に含んでいてもよい。
【００１５】システム１０の処理エレメント１２は、パ
ーソナル・コンピュータまたは別のタイプのプロセッサ
のいずれであってもよい。処理エレメント１２ａ乃至１
２ｎの各々は、１または複数のプログラムを実行するた
めの機能エンティティすなわちアクティブ・エンティテ
ィ１８と、これらのアクティブ・エンティティの動作を
強化するための関連するサポート・ハードウェアとを有
する。アクティブ・エンティティは、アプリケーション
またはＩ／Ｏサポートを実行するために各処理エレメン
ト内にプログラミングされたタスクまたはプロセスを含
む。サポート・ハードウェアは、実行サポート２０、管
理サポート２２、デバイス付設サポート２４、及び相互
接続サポート２６を含む。サポート・ハードウェアは、
処理エレメント１２自身の上に実装化することもできる
し、または相互接続媒体１４へ接続する別個のカード上
に実装化することもできる。
【００１６】本発明では、様々なタイプの相互接続媒体
１４を対象とした。図２乃至図４は、対象とした相互接
続媒体のタイプを示しており、ローカル・エリア・ネッ
トワーク（ＬＡＮ）、ＩＢＭのマイクロチャネル（Micr
ochannel：米国登録商標）・バス等の双方向性コンピュ
ータ・バス、または高速デジタル交換ネットワークが含
まれる。図４に示されたような高速デジタル交換ネット
ワークは、通常、同軸ケーブルまたは光ファイバ・ケー
ブルを用いて構築される。本発明の対象とされた他のタ
イプの相互接続媒体１４としては、例えば、データ・キ
ューブ型ネットワークまたはポイント・ツー・ポイント
網状ネットワークがある。さらに、本システム内の処理
エレメントは、直列にも接続可能であるしまたバス・ア
ーキテクチャを介しても接続可能である。マイクロ・チ
ャネル・バス等のバス・アーキテクチャが用いられた場
合（図３）、処理エレメント１２間の直列の相互接続を
シミュレートするためにシミュレートされたリンクが設
けられる。
【００１７】一般的に、機能的エンティティすなわちア
クティブ・エンティティ１８は、図５に示されたよう
に、様々なコンフィギュレーションのシステムにおいて
処理エレメント１２の間に分散されまたはマッピングさ
れる。例えば、いずれのプロセス３０にも１または複数
のアクティブ・エンティティ１８があり、いずれの処理
エレメント１２にも１または複数のプロセスがある。各
アクティブ・エンティティ１８は、プログラムとして実
装化され、そして特定のプロセス３０の全てまたは一部
を規定する１または複数の機能を実行するために適応化
される。エンティティは、例えば、処理エレメント１２
内のローカル層上及びシステム１０内のシステム層上等
の層構造をとる場合もある。
【００１８】エンティティ１８は、制御メッセージを受
信することによってプロセス３０またはプロセス・スレ
ッド内で実行される。各エンティティは、個別のプロセ
ス・スレッド上で動作する。プロセス・スレッドは、プ
ロセス３０内で他のスレッドと並列に実行される最小の
動作単位である。概念的にいえば、スレッドは、プログ
ラムを通した実行経路であって、特定の機能を実行する
コードの本体である。スレッドとプロセスとの違いは、
多くのスレッドが単一のプロセス内で同時に実行できる
ことである。個別のプロセスの代わりにマルチプル・プ
ロセス・スレッドを使用することによって、オーバヘッ
ド（オペレーティング・システム機能のために使用され
る時間、オペレーション、及び資源）を低減させ、より
多くの資源をアプリケーション・プログラムのために残
すことができる。さらに、マルチプル・スレッドによっ
て、プログラムは並列にいくつかのコアを実行する機能
が与えられる。例えば、ユーザの視点から見たシステム
性能を低下させることなく多くの異種のＩ／Ｏ装置を同
時に用いることができる。
【００１９】アクティブ・エンティティ１８を相互接続
媒体１４と接続する相互接続サポート２６（図１参照）
は、ハードウェアとソフトウェアとの組合せにより実装
化され、次のことを実行する機構を備えている。すなわ
ち、(i)同じ処理エレメント内のアクティブ・エンティ
ティが互いに通信し合う。(ii)１つの処理エレメント内
のアクティブ・エンティティが別の処理エレメント内の
エンティティと通信する。機能的エンティティすなわち
アクティブ・エンティティ１８が同じ処理エレメント１
２内のローカル・レベル上で互いに通信し合うためのソ
フトウェア機構は、相互接続サポート２６内に実装化さ
れており、プロセス間通信（ＩＰＣ）３２と称される。
ＩＰＣ３２は、特定の処理エレメント１２内の様々なプ
ロセスまたはスレッド間で、読出しオペレーション及び
書込みオペレーション等のデータや制御メッセージの形
で情報を渡すために用いられる機構である。制御メッセ
ージ及びデータは、本発明により設けられる機構によっ
て個別に管理される。データ及び制御メッセージの転送
は双方とも本明細書で触れられるているが、本発明は特
に、相互に接続された処理エレメント間に制御メッセー
ジを分散するための機構に関連する。
【００２０】異なる処理エレメント１２上のアクティブ
・エンティティが互いに通信するためのハードウェア機
構もまた、相互接続サポート２６内に組み込まれてお
り、相互配信サポート（ＩＤＳ）３４と称される。ＩＤ
Ｓは、別々の処理エレメント上のエンティティ間での通
信を可能とするような方法を用いて様々な処理エレメン
ト間に制御メッセージ及びデータを分散する。そして、
ＩＤＳ３４は、システム内通信の処理エレメント・ツー
・処理エレメント層として機能し、ＩＰＣ３２は、同一
処理エレメント内通信のエレメント・ツー・エレメント
層として機能する。相互接続サポート２６は、ＩＰＣ３
２とＩＤＳ３４の双方を含む。
【００２１】ＩＰＣ３２と同様に、ＩＤＳ３４は、エン
ティティ間の制御メッセージの転送及びデータ配信を担
うが、その制御メッセージ及びデータが、相互接続媒体
１４を介してＩＤＳ３４からシステム１０内の別の処理
エレメント上のエンティティへと渡される点が異なる。
アクティブ・エンティティ１８は、ＩＰＣ３２を通して
同じ処理エレメント上で互いに通信し合う一方、ＩＤＳ
３４を通して別の処理エレメント上のアクティブ・エン
ティティとも互いに通信し合う。さらに、ＩＤＳ３４
は、処理エレメント間に相互に認知できる通信プロトコ
ルを設けており、このプロトコルが、異なる処理エレメ
ント内の様々なプロセスまたはスレッド間で制御メッセ
ージ及びデータの形で情報を渡すために用いられる。
【００２２】図６に示すように、第１のエレメントの物
理メモリに含まれる制御メッセージは、第１の処理エレ
メント上の配信（デリバリ）アドレッサブル空間へマッ
ピングされるかまたは移動され、リンク・フレームの形
で媒体（メディア）空間にマッピングされ、第２の処理
エレメント上の配信アドレッサブル空間へ複写され、そ
して第２の処理エレメント上の物理メモリへ移動され
る。マッピングの概念は、ＩＤＳ３４により双方のエン
ティティの処理エレメントにアドレス指定することがで
きる配信アドレッサブル空間を使用することによって、
メッセージを１つのエンティティの物理メモリ空間から
別のエンティティの物理メモリ空間へ移動することを含
む。
【００２３】図７乃至図９は、システム内の異なる処理
エレメント上のエンティティ間でのエンティティ・ツー
・エンティティ通信及び同じ処理エレメント内のエンテ
ィティ・ツー・エンティティ通信の双方を可能とするＩ
ＰＣ３２及びＩＤＳ３４を含む相互接続サポート２６の
２層アーキテクチャを示した図である。さらに図７乃至
図９は、配信アドレッサブル空間を含む機能の分解図を
も示している。特に図７には、各処理エレメント１２が
いずれのメモリも共有しない（非共有メモリ）ような本
発明の実装化が示されており、図８及び図９には、各処
理エレメント１２がメモリを共有する（共有メモリ）よ
うな本発明の実装化示されている。
【００２４】非共有メモリ図７は、非共有メモリの場合
の本発明の実装化を示す図である。この場合、各処理エ
レメントは、例えば、図２のＬＡＮまたは図４の直列交
換等の直列形式で相互に接続可能でありかつ他の処理エ
レメントのメモリに直接アクセスすることはできない
（図３に示した所与のバスによる相互接続システムもま
た、処理エレメント間の共有メモリ・アクセスをサポー
トできない）。
【００２５】アーキテクチャの第１のレベル上では、特
定の処理エレメント１２上のエンティティ１８が、その
処理エレメント上に常駐する記憶デバイス（物理メモ
リ）に置かれた制御メッセージに対してＩＰＣ３２を介
してアクセスできる。アーキテクチャの第２のレベル上
では、特定の処理エレメント１２上のＩＤＳ３４が、そ
の処理エレメント上の物理メモリ３８から相互接続媒体
１４へ制御メッセージを配信するために用いられる。相
互接続媒体１４から、第２の処理エレメント上のＩＤＳ
３４を介して第２の処理エレメント上のエンティティへ
制御メッセージを渡すことができる。
【００２６】エンティティ１８は、同じ処理エレメント
内の物理メモリ３８に置かれた制御メッセージへアクセ
スする。この場合、物理メモリ３８は、ＩＰＣ３２、空
間管理ハードウェア／ソフトウェア４０、及びメモリ・
アクセス・ハードウェア／ソフトウェア４２を通して常
駐する。同じ処理エレメント１２上の他のエンティティ
１８は、同じ経路を介して物理メモリ３８へアクセスす
ることができる。特定の処理エレメント上の様々なエン
ティティは、ＩＰＣ３２を用いて物理メモリ３８から得
られた制御メッセージを互いに共有することができる。
【００２７】第１の処理エレメント上のエンティティ１
８は、次のような方法で、ＩＤＳ３４及び相互接続媒体
１４を介して第２の処理エレメントの物理メモリ３８に
置かれた制御メッセージへアクセスする（図７を参
照）。第１の処理エレメント上のアドレス空間管理４６
は、物理メモリ３８から制御メッセージを得るためにメ
モリ・アクセス・ハードウェア／ソフトウェア４２との
インタフェースを行う。制御メッセージは、第２の処理
エレメント上のＩＤＳ３２によって相互接続媒体１４を
通してアクセスされる配信アドレッサブル空間４８に中
に移動される。物理的な詳細部分が伏せられているの
は、種々の理由による。それらの理由の中に、処理エレ
メントのアーキテクチャに依存しないことがあり、また
セキュリティに関連する。制御メッセージは、媒体アク
セス・ハードウェア５２を介して相互接続媒体１４へア
クセスする媒体空間管理５０によって、配信アドレッサ
ブル空間４８から相互接続媒体１５へ転送される。媒体
アクセス・ハードウェア５２は、制御メッセージが相互
接続媒体１４を通して送られるに先立って記憶されるバ
ッファを備えている。
【００２８】第２の処理エレメント上のＩＤＳ３４は、
相互接続媒体１４へアクセスする個によって制御メッセ
ージを受信することができる。そして、受信するＩＤＳ
は、第１の処理エレメント上の物理メモリ３８から制御
メッセージを得たプロセスを逆行する。特に、第２の処
理エレメント上のＩＤＳ３４は、第１の処理エレメント
の配信アドレッサブル空間４８からの制御メッセージを
自身の配信アドレッサブル空間へと複写する。それか
ら、制御メッセージは、第２の処理エレメントの物理メ
モリへと移動され、ここで、第２の処理エレメント内で
動作する１または複数のエンティティによるアクセスが
可能となる。
【００２９】さらに、第２の処理エレメント上のエンテ
ィティは、次のプロセスを通して、第１の処理エレメン
トの物理メモリに常駐する制御メッセージにアクセスし
かつこれを獲得することができる。(i)第１の処理エレ
メント上のＩＤＳが、その物理メモリから第１の処理エ
レメント上のＩＤＳにより設けられたアドレス空間へと
制御メッセージを移動させる。(ii)制御メッセージが、
第１の処理エレメント上のアドレス空間から第２の処理
エレメント上のアドレス空間へ複写される。(iii)第２
の処理エレメント上のＩＤＳが、第２の処理エレメント
上のアドレス空間から第２の処理エレメント上の物理メ
モリへ制御メッセージを移動させる。
【００３０】このように、ＩＤＳ３４は、種々の処理エ
レメント上のエンティティ１８に関して非同期的に動作
する。本明細書において用いられる「同期的」とは、同
じ処理スレッド上のＩＤＳの動作が、同じ処理エレメン
ト上のエンティティの動作と同じことを意味する。ま
た、「非同期的」とは、ＩＤＳを通して配信を要求する
エンティティとは異なるスレッド上でＩＤＳが動作する
ことを意味する。別の処理エレメント上の各アクティブ
・エンティティすなわち機能は、互いに独立にかつ非同
期的に実行される。
【００３１】本発明は、システム内の別の処理エレメン
トで動作する種々のプロセスまたはスレッド間で制御メ
ッセージを渡すために用いられる、ＩＤＳ３４内のハー
ドウェア・サポートに関連する。制御メッセージは、制
御エレメントにより形成され、可変長とすることができ
る。制御メッセージは、通常、要求または返答を表し、
そしてそのメッセージの中に制御パラメータやデータを
含んだり、エンティティ間で転送される何らかのデータ
域を指示したりできる。
【００３２】共有メモリ 図８及び図９は、共有メモリの場合における本発明の実
装化を示す図であり、この場合処理エレメントは、通
常、例えば図３に示したマイクロチャネル等のバス形式
の相互接続を介して接続され、他の処理エレメント内の
メモリへの直接アクセスが可能である。共有メモリ５４
は、(i)各処理エレメント１２の物理メモリ３８内の物
理メモリ記憶空間、(ii)各処理エレメントのメモリ・ア
クセス・ハードウェア／ソフトウェア４２、(iii)各処
理エレメントの配信アドレッサブル空間４８、及び(iv)
各処理エレメントの媒体アクセス・ハードウェアのこと
を云う。物理メモリ記憶空間は、制御メッセージが物理
的に置かれる実際のメモリ場所を規定する。配信アドレ
ッサブル空間は制御アドレスを含み、この中に、制御メ
ッセージが、相互接続媒体１４を通して別の処理エレメ
ント上の配信アドレッサブル空間４８へ複写される前に
物理メモリ記憶空間から移動される。
【００３３】互いに制御エレメントを交換するエンティ
ティにとって、共有メモリは、その処理エレメント上に
位置する物理メモリ及び配信アドレッサブル空間のよう
に見える。ＩＤＳにとって、共有メモリは、異なる処理
エレメント上のＩＤＳ間で共有される配信アドレッサブ
ル空間のように見える。共有メモリ５４を利用すること
によって、ＩＤＳ３４は、異なる処理エレメント上のエ
ンティティが、別の処理エレメント上に位置する物理メ
モリ空間へのアクセスを共有することにより互いに通信
し合うことを可能とする。配信アドレッサブル空間は、
その存在するエンティティによりアクセス可能な制御メ
ッセージのためのアドレスを与えるが、これによって、
同じ処理エレメント上のエンティティと物理メモリとの
間のアクティビティを損なうことなく相互接続媒体を通
して処理エレメント間で制御メッセージを複写すること
ができる。
【００３４】共有メモリ５４は、種々の処理エレメント
上のエンティティにより普通にアドレス指定可能ないず
れの物理メモリ空間も含まない。種々の処理エレメント
によりアドレス指定可能な空間のみが、各処理エレメン
ト上の配信アドレッサブル空間である。このアドレス指
定可能空間は、物理メモリ３８内の１または複数の実時
間アドレスへマッピングする。
【００３５】パイプ・アーキテクチャ並びにエンキュー
及びデキューの論理 図１０乃至図１２は、別の処理エレメント上のエンティ
ティ間でＩＤＳ３４により制御メッセージ配信される指
定経路をさらに詳細に示す図である。別の処理エレメン
ト上でＩＤＳ３４へのまたはＩＤＳ３４からの制御メッ
セージの配信は、先入れ先出し（ＦＩＦＯ）バッファす
なわちパイプ５６を通して制御メッセージをエンキュー
することによって生じる。各処理エレメントに関連する
ＩＤＳハードウェアは、システム内の他の処理エレメン
トの各々についての一対の配信パイプ５６を備えてい
る。第１の配信パイプの対は、出て行く制御メッセージ
をバッファするために用いられる。パイプにおいて制御
メッセージをエンキューすることによってバッファが設
けられ、それによって、送信側の処理エレメント内のソ
ース・エンティティがオペレーションの実行を続けられ
る一方で、制御メッセージは宛先処理エレメントへ送ら
れるのを待っている。
【００３６】簡潔とするために、図１０乃至図１２にお
いては、処理エレメント１２ａが、２つの機能エンティ
ティのみとともに示され、２対のパイプを備えている。
処理エレメント１２ｂ及び１２ｎは、ただ１つの機能エ
ンティティと各一対のパイプとを有するように示されて
いる。しかしながら、本発明は、３つ以上の処理エレメ
ントを有しかつ各々の処理エレメントがいくつかの機能
的エンティティを備え得るようなコンピュータ・システ
ムにおいて実装化可能であることを注記する。
【００３７】制御メッセージは、経路指定キューすなわ
ち経路指定機構５８を用いてエンティティへの入出にお
いて経路指定される。これによって、入ったり出たりす
るメッセージがキュー状態にある一方で、送信側エンテ
ィティ及び受信側エンティティが処理を続行することが
できる。制御エレメントを配信パイプ５６上またはＩＰ
Ｃ経路指定キュー５８上に入れることを、エンキュー・
オペレーションと称し、そして、制御エレメントを配信
パイプまたはＩＰＣ経路指定キューから取り除くことを
デキュー・オペレーションと称する。
【００３８】図１０乃至図１２に示すように、特定の処
理エレメントのＩＰＣ経路指定キュー５８は、出て行く
制御メッセージのための第１の経路指定キューの組と、
入ってくる制御メッセージのための第２の経路指定キュ
ーの組とに分割される。出て行く制御メッセージについ
ては、ＩＰＣソフトウェアは先ず、制御メッセージの送
り先エンティティが同じ処理エレメント上にあるかまた
は異なる処理エレメント上にあるかを判断する。送り先
エンティティが同じ処理エレメント上にある場合、制御
メッセージは、第１の経路指定キューの組から第２の経
路指定キューへと経路指定され、そしてその同じ処理エ
レメント上の送り先エンティティへ直接送られる。
【００３９】出て行く制御メッセージが、別の処理エレ
メント上のエンティティを送り先としている場合、ＩＰ
Ｃソフトウェアは、制御エレメントから制御メッセージ
を構築してそのエレメントを適切な配信パイプ５６上に
エンキューさせる。それによて、出力用ＩＰＣ経路指定
キューは、処理エレメント上の特定のエンティティから
受け取った制御エレメントを多重分離しかつそれらをＩ
ＤＳハードウェア３４内の適切なパイプ５６に入れる作
業キューとして働く。出て行くメッセージは、エンキュ
ー・ロジック６０によって配信パイプ５６内にエンキュ
ーされ、一時的に配信パイプ内に記憶され、そしてデキ
ュー・ロジック６２によりデキューされる。それから、
デキューされたメッセージは、同じ処理エレメント上の
配信アドレッサブル空間４８にマッピングされる。
【００４０】ＩＰＣソフトウェアについての全てのオペ
レーションは、ローカル・メモリへ向けられるので、出
て行く制御メッセージが配信アドレッサブル空間に複写
された後は、ＩＰＣソフトウェアのオペレーションは影
響を受けない。ＩＰＣソフトウェアは、通常のオペレー
ションへ戻るに先立って、相互接続媒体１４が媒体アク
セス・ハードウェア（送信）によりアクセスされるのを
待つ必要はない。なぜなら、制御メッセージは、ＩＰＣ
オペレーションとは独立にかつ非同期的に、相互接続媒
体を介しＩＤＳによって異なる処理エレメント上の配信
アドレッサブル空間４８同士の間で複写することができ
るからである。さらに、送り側処理エレメント上のＩＤ
Ｓのプロトコルは、制御メッセージを送るエンティティ
に関して非同期的動作するので、ＩＤＳは、配信パイプ
５６にエンキューされたメッセージを継続的に走査する
ことができる。この非同期オペレーションによって、処
理エレメント同士の間のエンティティ間通信が、それら
の処理エレメント上のエンティティの処理性能を低下さ
せることがない。
【００４１】出力用配信パイプ５６内で待っている制御
メッセージが検知されると、送り側処理エレメントのＩ
ＤＳは、相互接続媒体１４が利用可能か否かを判断す
る。相互接続媒体１４は、システム内の全ての処理エレ
メントの間で共有されるか、または、別の処理エレメン
トによって特定の送り先処理エレメントの専用とされる
かのいずれかであるので、ＩＤＳがパイプ内で待ってい
る制御メッセージを最初に検知した時点では、相互接続
媒体１４が利用できない可能性がある。相互接続媒体に
はこの共有性があることから、相互接続媒体の利用をス
ケジューリングすることによって、特定の処理エレメン
トを送り先とする複数のキュー状態のメッセージを同時
に転送できるようにすることは効率的である。
【００４２】相互接続媒体１４が利用可能でありかつ必
要な数の制御メッセージがエンキューされていると判断
されたならば、相互接続セッションが確立され、相互接
続媒体を介してエンキューされた制御メッセージを受信
側処理エレメントへ渡すことができる。
【００４３】送り先処理エレメントにおいて、媒体アク
セス・ハードウェア（受信）５２は、相互接続媒体から
制御メッセージを取り除き、そしてこれらをその配信ア
ドレッサブル空間へ複写する。ＩＤＳ配信パイプ５６の
オペレーションは各方向に対して同じであるので、制御
メッセージは、エンキュー・ロジック６０によりエンキ
ューされ、配信パイプ５６内に一時的に記憶され、そし
てデキュー・ロジック６２によりデキューされて適切な
入力用ＩＰＣ経路指定キュー５８へ入れられる。送り先
処理エレメント上には、制御エレメントをデキューしか
つそれらを適切な入力用ＩＰＣ経路指定キュー上へとエ
ンキューするためのサポート・スレッドがある。
【００４４】受信側処理エレメント上のＩＰＣの入力用
経路指定キューは、制御メッセージを多重分離しかつそ
れらを受信側処理エレメント上の適切なローカル・プロ
セス・スレッドへと指し向ける。この多重分離サポート
は、別のスレッド上で動作し、プロセッサ割り込みを要
求する代わりに、最適なプロセッサ・オペレーションに
都合のよいときに実行することができる。これによって
オーバヘッドが低減される。多重分離のためのソフトウ
ェア実行は、ローカル・メモリ・アクセスのみを用いて
行われる。その後、受信側エンティティ１８は、確認メ
ッセージを送り側エンティティへ送り返すことによって
制御メッセージの受信を確認する。従って、ＩＤＳ３４
は、送り側処理エレメント及び受信側処理エレメントの
双方の上のエンティティに関して非同期的に動作する。
【００４５】共有メモリ・システム及び非共有メモリ・
システムの実装化のための配信パイプの関係が図１３乃
至図１５に示されている。処理エレメント間で共有メモ
リへの直接アクセスが可能な通常のバス接続システムに
おいては、論理的かつ物理的パイプ及び信号制御領域
が、共有メモリ領域内に実装化される（図１３）。直列
通信相互接続形式を用いる非共有メモリ・システムにお
いては、論理パイプが、送り元及び送り先の処理エレメ
ントの双方の物理パイプからなる（図１４及び図１
５）。論理信号制御領域もまた、送り元及び送り先の処
理エレメントの双方の物理信号制御領域からなる。この
ように、相互配信サポートは、「論理共有メモリ」領域
が、送り元及び送り先の各処理エレメントのローカル物
理メモリに含まれているかのように見せる。配信パイプ
５６のアーキテクチャ並びに関連するエンキュー・ロジ
ック及びデキュー・ロジックは、図１６乃至図１８にさ
らに適切に示されている。「論理共有メモリ」という用
語は、共有メモリまたは非共有メモリを含むシステムに
おける本発明の実装化を示す以下の記述全体を通して用
いられる。
【００４６】配信パイプ５６は、論理共有メモリ内に維
持される制御領域である。パイプ記憶空間は、一方の端
においては、１つの処理エレメント内のエンティティが
制御エレメントを挿入し、そして他方の端においては、
別の処理エレメント内のエンティティがその制御エレメ
ントを取り除くようなＦＩＦＯバッファとして管理され
る。図１０乃至図１２に示されたように、各パイプは循
環的なキューを表しており、よって、制御エレメントが
エンキューされ、保持されそして続いてデキューされる
領域を含む。
【００４７】エンキュー・ロジック６０は、１または複
数の可変長制御メッセージを論理共有メモリの配信パイ
プ５６内に入れ、そして送り先処理エレメントに関連す
る制御領域へのアクセスを可能とする。エンキュー機能
を呼び出すための機構は、システム内部のものであり、
システム・アーキテクチャによっては規定されない。し
かしながら、次のパラメータは、エンキュー機能を呼び
出すときに必要とされる。すなわちENQUEUE(アドレス、
計数、緊急性、リターン・コード)である。アドレス・
パラメータは、配信パイプ５６に置かれるべき制御エレ
メントの呼出者の、アドレス空間における場所を示す。
計数パラメータは、エンキューされる制御エレメントの
数を示す。もし複数の制御エレメントが指定される場合
は、全ての制御エレメントが、アドレス・パラメータに
より識別されるメモリ空間において連続的でなければな
らない。緊急性パラメータは、制御エレメントをエンキ
ューさせる要求の相対的な優先度（通常であるか急を要
するか）を識別する。リターン・コード・パラメータ
は、呼出者へ返されて、エンキュー・オペレーションの
成功または失敗を示す。
【００４８】ＩＤＳ３４のデキュー部分は、配信パイプ
５６から制御エレメントを取り除く機能を行う。制御エ
レメントは、ＩＰＣ経路指定キュー５８によって配信パ
イプ５６空間定義により指定された制御領域を用いてエ
ンキューされる。ＩＤＳ３４のデキュー機能は、配信パ
イプ５６の全ての状態を判断するために規則的な間隔で
それらの状態をポーリングする。そして、ＩＤＳ３４ハ
ードウェアは、その配信パイプから制御エレメントを取
り除き、配信パイプ５６空間領域内の変化を反映するた
めに配信パイプの制御領域を更新する。その後、ＩＤＳ
ハードウェアは、制御エレメントの送り先である処理エ
レメントへ制御エレメントを配信する。ＩＤＳハードウ
ェアは、別の制御エレメント配信パイプのために働く前
に１つの配信パイプから多重制御エレメントをデキュー
することができる。
【００４９】処理エレメント内の各エンティティは、別
のスレッド上で動作していることがあるので、送信側処
理エレメントの種々のパイプへのアクセスを管理しなけ
ればならない。それによってパイプへのエンキュー・オ
ペレーションが、同じパイプへの別のスレッドからのエ
ンキュー・オペレーションと混同されることが無くな
る。異なる処理エレメントのサポート間で共有されるパ
イプ空間へアクセスするために用いられるエンキュー機
能及びデキュー機能は、処理エレメント間のロッキング
を不要とするべく規定される。
【００５０】パイプのオペレーションは、ローカル・エ
ンキュー制御領域６４、代用エンキュー制御領域６６、
ローカル・デキュー制御領域６８、及び代用デキュー制
御領域７０により制御される（図１７）。代用エンキュ
ー制御領域６６は、エンキュー・ロジック６０のみに対
する書込み及びデキュー・ロジック６２のみに対する読
取りを行うために機能する。一方、代用デキュー制御領
域７０は、エンキュー・ロジック６０のみに対する読取
り及びデキュー・ロジック６２のみに対する書込みを行
うために機能する。ローカル・エンキュー領域及びロー
カル・デキュー領域は、各処理エレメントに対してロー
カルなメモリ内にあり、そして代用エンキュー領域及び
代用デキュー領域は、論理共有メモリに配置される。
【００５１】各配信パイプ５６は、ローカル・エンキュ
ー制御領域６４内及びローカル・デキュー制御領域６８
内に一組のポインタを有する。ローカル・エンキュー制
御領域６４内のポインタは、配信パイプ内の空き空間の
始まりと終わりとを示し、ローカル・デキュー制御領域
６８内のポインタは、エレメントの始まりと終わりとを
示す（図１６参照）。これらの制御領域は双方とも、配
信パイプのＴＯＰ（通常のエンキュー・オペレーション
のしきい値ポイント）と、配信パイプのＢＡＳＥ（パイ
プ内の利用可能な空間の始まり）と、配信パイプのＥＮ
Ｄ（パイプ内の利用可能な空間の終わり）とを示すポイ
ンタを有する。制御エレメントが、現在のエレメントの
終わりとパイプのＴＯＰとの間に残る空間に合わない場
合は、制御エレメントで循環パイプ５６の周りを取り巻
くことができる。
【００５２】配信パイプ５６へのアクセスは、２つの隣
接するエンティティ間の一組の基本命令、すなわち対話
単位を介して行われる。共有メモリ・システムにおいて
は、これらの基本命令が、パイプの常駐する実時間パケ
ットメモリがプロセッサに対してローカルであるか、ま
たは、他の何らかのプロセッサに配置されているかをマ
スクする。これらの基本命令は、プッシュ・プル・オペ
レーションと称される。図１８に示すように、プッシュ
・プル・オペレーションは、配信パイプ５６を通る、エ
ンキュー・ロジック６０とデキュー・ロジック６２との
間の制御メッセージの流れを記述する。制御メッセージ
は、エンキュー・ロジック６２から「プッシュ」されて
出され配信パイプ５６へ入れられ、デキュー・ロジック
６２により配信パイプから「プル」される。制御メッセ
ージはまた、デキュー・ロジック６２から「プッシュ」
されて出され代用デキュー制御領域入れられ、そして、
エンキュー・ロジック６０により代用デキュー制御領域
からプルされる。
【００５３】ローカル・エンキュー制御領域 所与の処理エレメント内に、各配信パイプ５６に対して
１つのローカル・エンキュー制御領域６４がある。各制
御領域は、構造的に同じであり、ローカル・メモリ内ま
たは論理共有メモリ内のいずれかに設置されかつ保持さ
れる。各制御領域内のフィールドは、関連する配信パイ
プ５６の場所を識別し、そのパイプの現在の状態（空き
状態、満杯状態、またはラップ状態）を識別し、そのパ
イプ内の制御エレメントの始まりオフセットと終わりオ
フセットとを識別する状態情報を与える（図１６を参
照）。
【００５４】図１９は、ローカル・エンキュー制御領域
６４の構造及びフォーマット、並びにその情報フィール
ドを示す図である。パイプ・アドレス・フィールド（Ｂ
ＡＳＥ）は、３２ビット倍ワード配列フィールドであ
り、制御エレメントの循環的キューが保持される論理共
有メモリ内の領域の３２ビットの物理アドレスを含む。
エンキュー状態フィールド（ＥＳ）は、１６ビットのワ
ード配列フィールドであり、ローカル・エンキュー・ロ
ジック６０により検知されたパイプ５６の現在の状態情
報を保持するために用いられるビットを含む。ビット０
は、フル(full)・ビットであり、パイプが満杯であるか
否かを示す。エンキュー・ロジック６０が制御エレメン
トをパイプ内へ入れようとするときに十分な空間がない
場合、エンキュー・ロジック６０はこのビットを「１」
（満杯）にセットする。エンキュー・ロジック６０は、
制御エレメントをパイプ内へ無事に入れる毎にこのビッ
トをリセットする。このビットはまた、初期化中または
配信パイプ５６の両端が同期された後にも「０」（満杯
でない）にリセットされる。ビット１は、空きビットで
あり、代用デキュー制御領域７０内の代用デキュー状態
フィールドの空きビットの設定を反映するべくセットさ
れる。ビット２−７、９−１０、及び１２−１５は、予
備である。ビット８は、ラップ・ビットであり、パイプ
内の空き空間の始まりとトップ（ＴＯＰ）との間に残っ
ている空間に制御エレメントを入れられないことを示
す。エンキュー・ロジック６０は、このビットの現在の
設定をトグル（toggle）させる。このビットは、初期化
中または配信パイプ５６の両端が同期された後に「０」
にセットされる。ビット１１は、キュー・ビットであ
り、制御エレメントがエンキュー・ロジック６０により
無事にパイプ中に入れられたことを示す。
【００５５】ラップ・エレメント・オフセット・フィー
ルド（ＷＥ）は、１６ビットのワード配列フィールドで
あり、パイプ内におけるパイプ・アドレス（ＢＡＳＥ）
からラップ制御エレメントの場所までのオフセットをバ
イト単位で含む。このフィールドは、ラップ制御エレメ
ントがパイプ内へ入れられる毎に更新される。
【００５６】空き空間終わりフィールド（ＥＦ）は、１
６ビットのワード配列フィールドであり、パイプ内にお
ける空き空間の終わりまでのオフセットをバイト単位で
含む。このフィールドは、制御エレメントをそのパイプ
内に入れるために利用できる空間の終わりを表す。この
フィールドは、エンキュー・ロジック６０が呼び出され
る毎に更新される。このフィールドは、デキューされて
いない制御エレメントが上書きされないことを保証する
ために、代用デキュー制御領域７０内のエレメント・フ
ィールドの始まりに対して検査される。
【００５７】空き空間始まりフィールド（ＳＦ）は、１
６ビットのワード配列フィールドであり、パイプ内にお
ける空き空間の始まりまでのオフセットをバイト単位で
含む。この空き空間の始まりは、パイプへ入れられる次
の制御エレメントのための場所に対応する。このフィー
ルドは、制御エレメントがパイプ内へ入れられる毎に更
新される。
【００５８】ＴＯＰまでのオフセット（ＴＯＰ）は、１
６ビットのワード配列フィールドであり、制御エレメン
トを保持するために用いることができるパイプの利用可
能領域の終わりまでのオフセットをバイト単位で含む。
このフィールドの状態は、初期化時にセットされる。
【００５９】ＥＮＤまでのオフセット（ＥＮＤ）は、１
６ビットのワード配列フィールドであり、パイプの物理
的終端までのオフセットをバイト単位で含む。このフィ
ールドは、パイプのために論理共有メモリ内の空間を割
り当てるときのパイプの物理的大きさを表す。ＴＯＰま
でのオフセット及びＥＮＤまでのオフセットは、ラップ
制御エレメントを保持するためにパイプの端において十
分な空間が残されていることを確保する。
【００６０】代用エンキュー制御領域 代用エンキュー制御領域６６は、論理共有メモリ５４内
に設置されかつ保持される。この制御領域内にある２つ
のフィールドは、代用空き始まりフィールド（ＳＳＦ）
及び代用エンキュー状態フィールド（ＳＥＳ）である。
これらのフィールド内の情報は、代用情報と称される。
なぜなら、これらの情報は、ローカル・エンキュー制御
領域６４内で見い出される情報の複写だからである。代
用エンキュー制御領域に含まれる代用情報は、パイプの
もう一方の端において、ローカル・エンキュー制御領域
６４内の情報と同様にデキュー・ロジック６２により用
いられる。これは、分散態様のパイプを管理するためで
ある。
【００６１】代用空き空間始まりフィールド（ＳＳＦ）
は、１６ビットのワード配列フィールドであり、パイプ
内におけるパイプ・アドレス（ＢＡＳＥ）からエンキュ
ー・ロジックが次の制御エレメントを入れる場所までの
オフセットをバイト単位で含む。代用空き空間始まりフ
ィールドは、各制御エレメントがパイプ内に入れられる
毎に更新される。エンキュー・ロジック６０は、このフ
ィールドへ書込み、そして、デキュー・ロジック６２
は、このフィールドから読取る。
【００６２】代用エンキュー状態フィールド（ＳＥＳ）
は、１６ビットのワード配列フィールドであり、エンキ
ュー・ロジック６０により検知された現在のパイプの状
態をデキュー・ロジック６２へ伝えるために用いられる
ビットを含む。エンキュー・ロジック６０は、このフィ
ールドへ書込み、そして、デキュー・ロジック６２は、
このフィールドから読取る。エンキュー・ロジック６０
は、制御エレメントがパイプ内へ入れられる毎に、代用
エンキュー状態フィールド内の全てのビットを更新す
る。代用空き空間始まりフィールド（ＳＳＦ）は、パイ
プへのアクセス整合性を保つために、代用エンキュー状
態フィールド（ＳＥＳ）の前に書込まれなければならな
い。
【００６３】ローカル・デキュー制御領域 ローカル・エンキュー制御領域６４と同様に、所与の処
理エレメント内に、各配信パイプ５６に対して１つのロ
ーカル・デキュー制御領域６８がある。各制御領域６８
は、構造的に同じであり、ローカル・メモリまたは論理
共有メモリのいずれかに設置されかつ維持される。各制
御領域内のフィールドは、関連する配信パイプ５６の場
所を識別し、そのパイプの現在の状態（空き状態、満杯
状態、またはラップ状態）を示し、パイプ内の制御エレ
メントの始まりオフセットと終わりオフセットとを識別
する状態情報を与える。
【００６４】図２０は、ローカル・デキュー制御領域６
８の構造及びフォーマット、並びにその情報フィールド
を示す図である。パイプ・アドレス・フィールド（ＢＡ
ＳＥ）は、３２ビット倍ワード配列フィールドであり、
制御エレメントの循環的キューが保持される論理共有メ
モリ内の領域の３２ビットの物理アドレスを含む。デキ
ュー状態フィールド（ＤＳ）は、１６ビットのワード配
列フィールドであり、ローカル・デキュー・ロジック６
２により検知されたパイプ５６の現在の状態情報を保持
するために用いられるビットを含む。ビット０は、フル
(full)・ビットであり、パイプが満杯であるか否かを示
す。このビットは、代用エンキュー状態フィールド内の
ビット０の設定を反映するべくセットされる。ビット１
は、空きビットであり、パイプが空いているか否かを示
す。デキュー・ロジック６２は、パイプが空いていると
判断したとき、このビットを「１」（空いている）にセ
ットする。デキュー・ロジックは、代用エンキュー状態
領域の空きビットが「０」にセットされたと判断したと
き、このビットを「０」（空いていない）にリセットす
る。このビットはまた、初期化中または配信パイプ５６
の両端が同期された後にも「０」にセットされる。ビッ
ト２−７、９、及び１２−１５は、予備である。ビット
８は、ラップ・ビットであり、パイプのトップと空き空
間の始まりとの間に制御エレメントのための十分な空間
がなかったために制御エレメントがパイプ内に入れられ
なかったことを示す。デキュー・ロジック６２は、ラッ
プ制御エレメントを取り除いた後にこのビットの現在の
設定をトグルさせる。このビットは、初期化中または配
信パイプ５６の両端が同期された後に「０」にセットさ
れる。ビット１０は、内部先取りビットであり、パイプ
が空でない場合であっても更なる制御エレメントをパイ
プから取り除かないことを示す。ビット１１は、内部デ
キュー・ビットであり、制御エレメントがデキュー・ロ
ジック６２により無事にパイプから取り除かれたことを
示す。このビットは、デキュー・ロジックから出る前に
「０」にリセットされる。
【００６５】ラップ・エレメント・オフセット・フィー
ルド（ＷＥ）は、１６ビットのワード配列フィールドで
あり、パイプ内におけるパイプ・アドレス（ＢＡＳＥ）
からラップ制御エレメントの場所までのオフセットをバ
イト単位で含む。
【００６６】エレメント終わりフィールド（ＥＥ）は、
１６ビットのワード配列フィールドであり、パイプ内に
おける制御エレメントの終わりに対するオフセットをバ
イト単位で含む。このフィールドは、パイプ内の最後の
制御エレメントの直後のバイトを指示し、デキュー・ロ
ジックが呼び出される毎に更新される。このフィールド
は、代用エンキュー制御領域の空き空間始まりフィール
ドにオフセットとして保持された情報の複写である。
【００６７】エレメント始まりフィールド（ＳＥ）は、
１６ビットのワード配列フィールドであり、パイプ内に
おける次の制御エレメントの始まりまでのオフセットを
バイト単位で含む。このフィールドは、制御エレメント
がパイプから取り除かれる毎に更新される。
【００６８】ＴＯＰまでのオフセット（ＴＯＰ）は、１
６ビットのワード配列フィールドであり、制御エレメン
トを保持するために用いることができるパイプの利用可
能領域の終わりまでのオフセットをバイト単位で含む。
このフィールドの状態は、初期化時にセットされる。
【００６９】ＥＮＤまでのオフセット（ＥＮＤ）は、１
６ビットのワード配列フィールドであり、パイプの物理
的終端までのオフセットをバイト単位で含む。このフィ
ールドは、パイプのために論理共有メモリ内の空間を割
り当てるときのパイプの物理的大きさを表す。ＴＯＰま
でのオフセット及びＥＮＤまでのオフセットは、ラップ
制御エレメントを保持するためにパイプの端において十
分な空間が残されていることを確保する。
【００７０】代用デキュー制御領域 代用デキュー制御領域７０は、論理共有メモリ５４内に
設置されかつ保持される。この制御領域内にある２つの
フィールドは、代用エレメント始まりフィールド（ＳＳ
Ｅ）及び代用デキュー状態フィールド（ＳＤＳ）であ
る。これらのフィールド内の情報は、代用情報と称され
る。なぜなら、これらの情報は、ローカル・デキュー制
御領域６８内で見い出される情報の複写だからである。
代用デキュー制御領域に含まれる代用情報は、パイプの
もう一方の端において、ローカル・デキュー制御領域６
８内の情報と同様にエンキュー・ロジック６０により用
いられる。これは、分散態様のパイプを管理するためで
ある。
【００７１】代用エレメント始まりフィールド（ＳＳ
Ｅ）は、１６ビットのワード配列フィールドであり、パ
イプ内におけるパイプ・アドレス（ＢＡＳＥ）からデキ
ュー・ロジックが次の制御エレメントを取り除く場所ま
でのオフセットをバイト単位で含む。代用エレメント始
まりフィールドは、各制御エレメントがパイプ５６から
取り除かれる毎にデキュー・ロジック６２により更新さ
れる。代用エレメント始まりフィールドは、エンキュー
・ロジック６０により読取られるが書込まれることはな
い。
【００７２】代用デキュー状態フィールド（ＳＤＳ）
は、１６ビットのワード配列フィールドであり、デキュ
ー・ロジック６２により検知された現在のパイプの状態
をエンキュー・ロジック６０へ伝えるために用いられる
ビットを含む。代用エレメント始まりフィールド（ＳＳ
Ｅ）は、パイプへのアクセス整合性を保つために、代用
デキュー状態フィールド（ＳＤＳ）の前に書込まれなけ
ればならない。
【００７３】信号制御領域 各処理エレメント１２は、論理共有メモリ５４内に信号
制御領域７２を維持する。図２１に示すように、信号制
御領域は、各処理エレメントに対してセグメント化され
た固有領域を有しており、各処理エレメントはその固有
領域から信号を受信する。信号制御領域は、信号の送り
元を識別するかまたは割込むための手段と、信号または
割込みに対する理由を示すための手段とを備える。
【００７４】図２２は、信号制御領域７２の構造を示
す。信号制御領域の構造の中のエンキュー・フィールド
は、８ビット・フィールドである。エンキュー・フィー
ルドのビット１−７は、予備である。ビット０は、パイ
プ５６の状態の変化が、パイプのもう一方の端において
デキュー・ロジック６２によりエンキュー・ロジック６
０に対して信号として送られていることを示す。状態の
変化とは、例えば、制御エレメントがパイプに入れられ
たこと等である。状態変化についての正確な理由は、代
用デキュー制御領域７０の代用デキュー状態フィールド
の内容を調べることによって判断することができる。
【００７５】信号制御領域７２の管理フィールドもま
た、８ビット・フィールドである。管理フィールドのビ
ット１−７は、予備である。ビット０は、配信パイプ５
６の一端における配信ロジックの状態の変化を示すため
に用いられる。配信パイプの一端における配信ロジック
は、もう一方の端における配信ロジックの配慮を必要と
する。
【００７６】信号制御領域７２のデキュー・フィールド
は、同様の８ビット・フィールドである。デキュー・フ
ィールドのビット１−７は、予備である。ビット０は、
パイプの状態の変化が、パイプのもう一方の端において
エンキュー・ロジック６０によりデキュー・ロジック６
２に対して信号として送られていることを示す。状態の
変化とは、例えば、制御エレメントがパイプから取り除
かれたこと等である。状態変化についての正確な理由
は、代用エンキュー制御領域７０の代用エンキュー状態
フィールドの内容を調べることによって判断することが
できる。
【００７７】エンキュー・プロトコル及びデキュー・プ
ロトコルは、論理共有メモリ内に保持された状態情報を
用いて動作し、信号発生オペレーションを必要としな
い。しかしながら、所定の実施例及びプロトコルにおい
ては、配信パイプ内に所定の状態変化が発生したとき、
別の処理エレメントの信号発生を必要とするような条件
が存在し得る。信号発生を必要とするようないくつかの
条件としては、配信パイプが空き状態から空いてない状
態へともしくは空いてない状態から空き状態へと変化し
たとき、配信パイプが満杯でない状態から満杯状態へと
もしくは満杯状態から満杯でない状態へと変化したと
き、または、制御エレメントが配信パイプへ入れられた
ときもしくは配信パイプから取り除かれたとき、があ
る。
【００７８】エンキュー・プロトコル エンキュー・プロトコルは、制御エレメントを配信パイ
プ内へエンキューしかつそのパイプの動作を管理するエ
ンキュー・ロジック６０のオペレーションを規定する。
制御エレメントの大きさは、バイト単位で指定される。
いくつかの制御エレメントは、１つのエンキュー・オペ
レーションの呼出しによってエンキュー可能であるが、
１つのオペレーションでエンキューされる全ての制御エ
レメントは、メモリ内で連続的でなければならない。配
信パイプ５６が、送信側処理エレメント内に物理的に位
置しているとき、制御エレメントのエンキューは、ロー
カル・オペレーションである。配信パイプ５６が、受信
側処理エレメント上に位置しているとき、オペレーショ
ンは、相互接続媒体を通した制御エレメントのプッシュ
を含む。代用空き空間開始フィールド及び代用エンキュ
ー状態フィールドへのアクセスに必要なオペレーション
のタイプ（ローカル型であるか分散型であるか）は、そ
れらのオペレーションが論理共有メモリ内のどこにある
かに依存する。信号発生条件の変更を可能とするため
に、エンキュー・ロジック６０が配信パイプ５６のもう
一方の端のデキュー・ロジック６２へ信号を送るべき条
件を識別するシステム・コンフィギュレーションの際
に、オプションを選択することができる。
【００７９】デキュー・プロトコル デキュー・プロトコルは、制御エレメントを配信パイプ
内へデキューしかつそのパイプの動作を管理するデキュ
ー・ロジック６２のオペレーションを規定する。配信パ
イプ５６が、受信側処理エレメント内に物理的に位置し
ているとき、制御エレメントのデキューは、ローカル・
オペレーションである。配信パイプ５６が、送信側処理
エレメント上に位置しているとき、オペレーションは、
相互接続媒体を通した制御エレメントのプッシュを含
む。代用デキュー制御領域へのアクセスに必要なオペレ
ーションのタイプ（ローカル型であるか分散型である
か）は、それらのオペレーションが論理共有メモリ内の
どこにあるかに依存する。信号発生条件の変更を可能と
するために、デキュー・ロジック６２が配信パイプ５６
のもう一方の端のエンキュー・ロジック６０へ信号を送
るべき条件を識別するシステム・コンフィギュレーショ
ンの際に、オプションを選択することができる。
【００８０】単純読取りオペレーション 次のプロセスは、第２の処理エレメント上のエンティテ
ィが、第１の処理エレメント内の物理メモリに位置する
制御メッセージを読み取りたい場合に発生する。ソース
・エンティティ（第１の処理エレメント）は、その読取
り要求の参照空間として用いられる配信アドレッサブル
空間を割当て、そしてその割当てられた空間に対して独
自の識別子の割付けを要求する。ソース・エンティティ
は、制御エレメントを構築し、そしてその処理エレメン
ト上の出力用ＩＰＣ経路指定キューへそのエレメントを
エンキューする。
【００８１】制御エレメントは、適切な配信パイプへと
エンキューされ、デキューされ、そしてアドレス空間管
理機構４６により第１の処理エレメント上の配信アドレ
ッサブル空間４８へと移動される。媒体空間管理機構５
０は、相互接続媒体１４上の空間へリンク・フレームの
形で制御エレメントをマッピングする。制御エレメント
を含むリンク・フレームは、送り先処理エレメント上の
媒体空間管理機構５０へと送られる。媒体空間管理機構
５０は、リンク・フレームから制御エレメントを取り除
き、その制御エレメントを配信アドレッサブル空間へと
マッピングしかつ複写する。アドレス空間管理機構４６
は、送り先処理エレメント上の適切なパイプ５６へ制御
エレメントをエンキューする。
【００８２】最後に、制御エレメントは、適切な入力用
ＩＰＣ経路指定キュー上へとデキューされ、送り先処理
エレメント上の適切なエンティティへと経路指定され
る。それから、そのエンティティは、その制御エレメン
トの場所に対応する配信アドレッサブル空間の参照空間
をその物理メモリへと複写する。上記のプロセスが完了
すると、その配信を要求した送り先処理エレメント上の
受信側エンティティは、状態制御エレメント（応答）
を、ソース・エンティティへの経路指定のためにそのＩ
ＰＣ３２へと返すべくエンキューする。
【００８３】単純書込みオペレーション 次のプロセスは、第１の処理エレメントが、その物理メ
モリ内に位置する制御メッセージを第２の処理エレメン
トは書込みたい場合に発生する。送り先エンティティ
は、その書込みオペレーションを受信するために必要な
参照空間として用いられる配信アドレッサブル空間４８
を割当て、その割当てられた空間に対して独自の識別子
の割付けを要求する。送り先エンティティは、参照空間
の場所を知らせるためのイベント制御エレメントをソー
ス・エンティティへと送る。
【００８４】ソース・エンティティ（第１の処理エレメ
ント）は、書込み要求制御エレメントを構築し、そして
ＩＰＣ３２に対して、制御メッセージを第２の処理エレ
メント上のエンティティへ送る必要があることを通知す
る。その要求は、ソース・エンティティが送り先エンテ
ィティへ書込もうとする制御エレメントの長さを示す。
ＩＰＣは、その制御メッセージのアドレスを読み取るこ
とによって、それが第１の処理エレメント上にはないこ
と及びＩＤＳがその制御メッセージの送り先エンティテ
ィへの書込みを要求されることを判断する。出力用ＩＰ
Ｃ経路指定キューは、その制御メッセージを適切なＩＤ
Ｓパイプへと経路指定する。
【００８５】制御エレメントは、適切な配信パイプへと
エンキューされ、デキューされ、そしてアドレス空間管
理機構４６によって第１の処理エレメント上の配信アド
レッサブル空間４８へと移動される。媒体空間管理機構
５０は、相互接続媒体１４上の空間へリンク・フレーム
の形で制御エレメントをマッピングする。制御エレメン
トを含むリンク・フレームは、送り先処理エレメント上
の媒体空間管理機構５０へと送られる。媒体空間管理機
構５０は、リンク・フレームから制御エレメントを取り
除き、その制御エレメントを配信アドレッサブル空間へ
とマッピングしかつ複写する。アドレス空間管理機構４
６は、送り先処理エレメント上の適切なパイプへ制御エ
レメントをエンキューする。
【００８６】最後に、制御エレメントは、適切な入力用
ＩＰＣ経路指定キュー上へとデキューされ、送り先処理
エレメント上の適切なエンティティへと経路指定され
る。それから、そのエンティティは、その制御エレメン
トの場所に対応する配信アドレッサブル空間の参照空間
をその物理メモリへと複写する。上記の書込みオペレー
ションが完了すると、受信側処理エレメント上の送り先
エンティティは、オペレーションが完了したことを示す
状態制御エレメント（応答）を、ソース・エンティティ
へと返す。
【００８７】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００８８】（１）コンピュータ・システムであって、
（ａ）複数の処理エレメントであって、各前記処理エレ
メントが１または複数のプログラムの実行を通して１ま
たは複数の機能を実行しかつ各前記プログラムが前記コ
ンピュータ・システム内の他の処理エレメント上で実行
中のプログラムに対して非同期的に動作するような上記
複数の処理エレメントと、（ｂ）前記複数の処理エレメ
ントを相互接続するための相互接続媒体と、（ｃ）前記
複数の処理エレメントのいずれの上で実行中のプログラ
ム同士の間においても通信を可能とするために前記複数
の処理エレメントの各々に配置された相互処理通信ロジ
ックと、（ｄ）前記相互接続媒体と前記相互処理通信ロ
ジックとの間をインタフェースするための相互配信サポ
ート・ハードウェアであって、(i)第１の処理エレメン
ト上の物理メモリから前記第１の処理エレメント上の機
能により得られた制御エレメントをエンキューし、(ii)
前記エンキューされた制御エレメントを前記第１の処理
エレメントに関連する第１のメモリ・デバイスに一時的
に記憶し、(iii)複写トランザクションを介し前記相互
接続媒体を通して、前記一時的に記憶された制御エレメ
ントを、前記第１のメモリ・デバイスから第２の処理エ
レメントに関連する第２のメモリ・デバイスへと複写
し、(iv)前記複写された制御エレメントを、前記第２の
メモリ・デバイスから前記第２の処理エレメント上の物
理メモリへとデキューするために、前記複数の処理エレ
メント上で実行中の前記プログラムに対して非同期的に
動作する上記相互配信サポート・ハードウェアとを有す
るコンピュータ・システム。 （２）前記相互接続媒体が、ローカル・エリア・ネット
ワークからなる上記（１）に記載のコンピュータ・シス
テム。 （３）前記相互接続媒体が、直列デジタル交換ネットワ
ークからなる上記（１）に記載のコンピュータ・システ
ム。 （４）前記相互接続媒体が、双方向性コンピュータ・バ
スからなる上記（１）に記載のコンピュータ・システ
ム。 （５）前記相互接続媒体が、データ・キューブ型ネット
ワークからなる上記（１）に記載のコンピュータ・シス
テム。 （６）前記相互接続媒体が、ポイント・ツー・ポイント
型網状ネットワークからなる上記（１）に記載のコンピ
ュータ・システム。 （７）各前記処理エレメント上の前記相互配信サポート
・ハードウェアが、(i)前記物理メモリの配置された処
理エレメント上で動作する機能によってのみアドレス指
定可能な前記物理メモリと、(ii)前記エンキューされた
制御エレメントを一時的に記憶するための前記メモリ・
デバイスと、(iii)前記一時的に記憶された制御エレメ
ントが前記相互接続媒体を通して複写される前にマッピ
ングされる配信アドレッサブル空間であって、その配信
アドレッサブル空間が配置された処理エレメント以外の
処理エレメント上で動作する機能によりアドレス指定可
能である上記配信アドレッサブル空間とを有する上記
（１）に記載のコンピュータ・システム。 （８）前記第１のメモリ・デバイス及び前記第２のメモ
リ・デバイスが、ＦＩＦＯバッファからなる上記（７）
に記載のコンピュータ・システム。 （９）処理エレメント上の各機能が、関連する１つの前
記ＦＩＦＯバッファを有し、かつ各前記ＦＩＦＯバッフ
ァが、入ってくる制御エレメントを一時的に記憶するた
めの１つの先入れ先出しパイプと出ていく制御エレメン
トを一時的に記憶するための１つの先入れ先出しパイプ
とを有する上記（８）に記載のコンピュータ・システ
ム。 （１０）前記制御エレメントが、読取りオペレーション
及び書込みオペレーションを表し、かつ、いずれの一の
複写トランザクション中においても、前記相互接続媒体
を通して前記第１のメモリ・デバイスから前記第２のメ
モリ・デバイスへと複数の制御エレメントを複写可能で
ある上記（７）に記載のコンピュータ・システム。 （１１）前記相互配信サポート・ハードウェアのオペレ
ーションが、同じ処理エレメント上で動作している機能
に対して非同期的である上記（７）に記載のコンピュー
タ・システム。 （１２）前記第２の処理エレメント上の相互配信サポー
ト・ハードウェアが、前記第１の処理エレメント上の相
互配信サポート・ハードウェアに対して、複写トランザ
クションが完了したことを通知する上記（１１）に記載
のコンピュータ・システム。 （１３）前記相互配信サポート・ハードウェアが、前記
ＦＩＦＯバッファの中に記憶された制御エレメントを制
御するために前記ＦＩＦＯバッファを継続的に走査する
上記（９）に記載のコンピュータ・システム。 （１４）相互接続媒体により接続されることによりコン
ピュータ・システムを形成する個別の処理エレメント上
で非同期的に動作する機能同士の間で制御エレメントを
交換するための方法であって、（ａ）第１の処理エレメ
ント上で動作する第１の機能を用いて、前記第１の処理
エレメント上に配置された物理メモリから制御エレメン
トを得るステップと、（ｂ）前記第１の処理エレメント
に関連する第１のメモリ・デバイスに前記制御エレメン
トをエンキューするステップと、（ｃ）前記第１の機能
が自由に動作を継続する一方で、前記第１のメモリ・デ
バイスに前記制御エレメントを一時的に記憶するステッ
プと、（ｄ）前記第１の処理エレメントに関連する配信
アドレッサブル空間へと前記制御エレメントをマッピン
グしかつ移動させるステップと、（ｅ）複写トランザク
ションを介し前記相互接続媒体を通して、第２の処理エ
レメントに関連する配信アドレッサブル空間へと前記制
御エレメントを複写するステップと、（ｆ）前記第２の
処理エレメントに関連する前記配信アドレッサブル空間
から前記第２の処理エレメントに関連する第２のメモリ
・デバイスへと前記制御エレメントをマッピングしかつ
移動させるステップと、（ｇ）前記第２のメモリ・デバ
イスから前記第２の処理エレメント上に配置された物理
メモリへと前記制御エレメントをデキューするステップ
とを有する制御エレメントを交換するための方法。 （１５）前記制御エレメントを前記第１のメモリ・デバ
イスからデキューするステップと、前記制御エレメント
を前記第２のメモリ・デバイスへとエンキューするステ
ップとを有する前記（１４）に記載の方法。 （１６）前記物理メモリが、前記物理メモリが配置され
た処理エレメント上で動作する機能によってのみアドレ
ス指定可能であり、かつ前記配信アドレッサブル空間
が、前記配信アドレッサブル空間が配置された処理エレ
メント以外の処理エレメント上で動作する機能によって
アドレス指定可能である前記（１４）に記載の方法。 （１７）前記第１のメモリ・デバイス及び前記第２のメ
モリ・デバイスが、ＦＩＦＯバッファからなる前記（１
６）に記載の方法。 （１８）処理エレメント上の各機能が、関連する１つの
前記ＦＩＦＯバッファを有し、かつ各前記ＦＩＦＯバッ
ファが、入ってくる制御エレメントを一時的に記憶する
ための１つの先入れ先出しパイプと出ていく制御エレメ
ントを一時的に記憶するための１つの先入れ先出しパイ
プとを有する上記（１７）に記載の方法。 （１９）前記制御エレメントが、読取りオペレーション
及び書込みオペレーションを表し、かつ、いずれの一の
複写トランザクション中においても、前記相互接続媒体
を通して前記第１のメモリ・デバイスから前記第２のメ
モリ・デバイスへと複数の制御エレメントを複写可能で
ある前記（１８）に記載の方法。 （２０）前記第１の処理エレメントに対して、複写トラ
ンザクションが完了したことを通知する前記（１８）に
記載の方法。 （２１）前記ＦＩＦＯバッファが、その中に記憶された
制御エレメントを制御するために継続的に走査される前
記（１８）に記載の方法。
【００８９】
【発明の効果】以上、送り先処理エレメント上のエンテ
ィティが、送り元処理エレメントの物理メモリ内に含ま
れる制御メッセージヘとアクセスしかつこれを獲得する
ことができるような装置及び方法について説明した。こ
れは、次のプロセスによるものである。すなわち、(i)
送り元処理エレメント上のＩＤＳが、制御メッセージ
を、その物理メモリから送り元処理エレメント上のＩＤ
Ｓにより設けられるアドレス空間へと移動させ、(ii)制
御メッセージが、送り元処理エレメント上のアドレス空
間から送り先処理エレメント上のアドレス空間へと複写
され、(iii)送り先処理エレメント上のＩＤＳが、制御
メッセージを、送り先処理エレメント上のアドレス空間
から送り先処理エレメント上の物理メモリへと移動させ
る。
【図面の簡単な説明】
【図１】本発明の原理に従って構築されたコンピュータ
・システムのブロック図である。
【図２】図１のシステムの処理エレメントを接続する相
互接続媒体の各種の実装化を示した図である。
【図３】図１のシステムの処理エレメントを接続する相
互接続媒体の各種の実装化を示した図である。
【図４】図１のシステムの処理エレメントを接続する相
互接続媒体の各種の実装化を示した図である。
【図５】図１のシステムの処理エレメントのアーキテク
チャの詳細な構成図である。
【図６】異なる処理エレメント上に配置された物理メモ
リ同士の間で制御エレメントを交換することができるメ
モリ空間構造を示した図である。
【図７】非共有メモリを示す図３の処理エレメント同士
の間で通信を担う相互配信サポート・ハードウェアのア
ーキテクチャの詳細な構成図である。
【図８】図９とともに、共有メモリを示す図３の処理エ
レメント同士の間で通信を担う相互配信サポート・ハー
ドウェアのアーキテクチャの詳細な構成図である。
【図９】図８とともに、共有メモリを示す図３の処理エ
レメント同士の間で通信を担う相互配信サポート・ハー
ドウェアのアーキテクチャの詳細な構成図である。
【図１０】図１１及び図１２とともに、相互接続された
処理エレメント同士の間での制御メッセージのフロー経
路を示した詳細な構成図である。
【図１１】図１０及び図１２とともに、相互接続された
処理エレメント同士の間での制御メッセージのフロー経
路を示した詳細な構成図である。
【図１２】図１０及び図１１とともに、相互接続された
処理エレメント同士の間での制御メッセージのフロー経
路を示した詳細な構成図である。
【図１３】処理エレメント同士の間での共有メモリへの
直接アクセスを備えたシステムにおいて実装化された配
信パイプのアーキテクチャを示す図である。
【図１４】図１５とともに、処理エレメント同士の間で
の共有メモリへの直接アクセスをもたない（非共有メモ
リ）システムにおいて実装化された配信パイプのアーキ
テクチャを示す図である。
【図１５】図１４とともに、処理エレメント同士の間で
の共有メモリへの直接アクセスをもたない（非共有メモ
リ）システムにおいて実装化された配信パイプのアーキ
テクチャを示す図である。
【図１６】図７乃至図９の相互配信サポート・ハードウ
ェアに用いられた配信パイプのアーキテクチャを示す図
である。
【図１７】図１６の配信パイプに関連するエンキュー領
域及びデキュー領域の構成図である。
【図１８】図１６の配信パイプに関連するエンキュー領
域及びデキュー領域の構成図である。
【図１９】図１７及び図１８のエンキュー制御領域の構
造を示す図である。
【図２０】図１７及び図１８のデキュー制御領域の構造
を示す図である。
【図２１】システムの処理エレメントに関連する信号制
御領域を示した図である。
【図２２】図２１の信号制御領域の構造を示した図であ
る。
【符号の説明】
１２ 処理エレメント １４ 相互接続媒体 １６ 外部デバイス １８ 機能エンティティ ２０ 実行サポート ２２ 管理サポート ２４ デバイス付設サポート ２６ 相互接続サポート ３０ プロセス ３２ ＩＰＣ ３４ ＩＤＳ ３８ 物理メモリ ４０ 物理空間管理機構 ４２ メモリ・アクセス ４６ アドレス空間管理機構 ４８ 配信アドレッサブル空間 ５０ 媒体空間管理機構 ５２ 媒体アクセス ５４ 論理共有メモリ ５６ 配信パイプ ５８ ＩＰＣ経路指定キュー ６０ エンキュー・ロジック ６２ デキュー・ロジック ６４ ローカル・エンキュー制御領域 ６６ 代用エンキュー制御領域 ６８ ローカル・デキュー制御領域 ７０ 代用デキュー制御領域 ７２ 信号制御領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイス・ウィリアム・クラル アメリカ合衆国33486 フロリダ州、ボ カ・ラトン、ヘザーヒル・レイン 5096− ４ (72)発明者 チャールズ・エドワード・クールマン アメリカ合衆国33431 フロリダ州、ボ カ・ラトン、ノースイースト・サーティフ ァースト・ストリート 383 (72)発明者 シャーラム・サラミアン アメリカ合衆国78759 テキサス州、オー スチン、スパイスウッド・メサ 10219 (72)発明者 ユージーン・ミッチェル・トマス アメリカ合衆国34712 フロリダ州、クラ ーモント、ピー・オー・ボックス 120862 (72)発明者 ジェイムズ・テオドール・チェブドス アメリカ合衆国33308 フロリダ州、エフ ティ・ローダーデール、ノースイースト・ フィフティセブンス・ストリート 2711

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】コンピュータ・システムであって、（ａ）
    複数の処理エレメントであって、各前記処理エレメント
    が１または複数のプログラムの実行を通して１または複
    数の機能を実行しかつ各前記プログラムが前記コンピュ
    ータ・システム内の他の処理エレメント上で実行中のプ
    ログラムに対して非同期的に動作するような上記複数の
    処理エレメントと、（ｂ）前記複数の処理エレメントを
    相互接続するための相互接続媒体と、（ｃ）前記複数の
    処理エレメントのいずれの上で実行中のプログラム同士
    の間においても通信を可能とするために前記複数の処理
    エレメントの各々に配置された相互処理通信ロジック
    と、（ｄ）前記相互接続媒体と前記相互処理通信ロジッ
    クとの間をインタフェースするための相互配信サポート
    ・ハードウェアであって、(i)第１の処理エレメント上
    の物理メモリから前記第１の処理エレメント上の機能に
    より得られた制御エレメントをエンキューし、(ii)前記
    エンキューされた制御エレメントを前記第１の処理エレ
    メントに関連する第１のメモリ・デバイスに一時的に記
    憶し、(iii)複写トランザクションを介し前記相互接続
    媒体を通して、前記一時的に記憶された制御エレメント
    を、前記第１のメモリ・デバイスから第２の処理エレメ
    ントに関連する第２のメモリ・デバイスへと複写し、(i
    v)前記複写された制御エレメントを、前記第２のメモリ
    ・デバイスから前記第２の処理エレメント上の物理メモ
    リへとデキューするために、前記複数の処理エレメント
    上で実行中の前記プログラムに対して非同期的に動作す
    る上記相互配信サポート・ハードウェアとを有するコン
    ピュータ・システム。
  2. 【請求項２】前記相互接続媒体が、ローカル・エリア・
    ネットワークからなる請求項１に記載のコンピュータ・
    システム。
  3. 【請求項３】前記相互接続媒体が、直列デジタル交換ネ
    ットワークからなる請求項１に記載のコンピュータ・シ
    ステム。
  4. 【請求項４】前記相互接続媒体が、双方向性コンピュー
    タ・バスからなる請求項１に記載のコンピュータ・シス
    テム。
  5. 【請求項５】前記相互接続媒体が、データ・キューブ型
    ネットワークからなる請求項１に記載のコンピュータ・
    システム。
  6. 【請求項６】前記相互接続媒体が、ポイント・ツー・ポ
    イント型網状ネットワークからなる請求項１に記載のコ
    ンピュータ・システム。
  7. 【請求項７】各前記処理エレメント上の前記相互配信サ
    ポート・ハードウェアが、(i)前記物理メモリの配置さ
    れた処理エレメント上で動作する機能によってのみアド
    レス指定可能な前記物理メモリと、(ii)前記エンキュー
    された制御エレメントを一時的に記憶するための前記メ
    モリ・デバイスと、(iii)前記一時的に記憶された制御
    エレメントが前記相互接続媒体を通して複写される前に
    マッピングされる配信アドレッサブル空間であって、そ
    の配信アドレッサブル空間が配置された処理エレメント
    以外の処理エレメント上で動作する機能によりアドレス
    指定可能である上記配信アドレッサブル空間とを有する
    請求項１に記載のコンピュータ・システム。
  8. 【請求項８】前記第１のメモリ・デバイス及び前記第２
    のメモリ・デバイスが、ＦＩＦＯバッファからなる請求
    項７に記載のコンピュータ・システム。
  9. 【請求項９】処理エレメント上の各機能が、関連する１
    つの前記ＦＩＦＯバッファを有し、かつ各前記ＦＩＦＯ
    バッファが、入ってくる制御エレメントを一時的に記憶
    するための１つの先入れ先出しパイプと出ていく制御エ
    レメントを一時的に記憶するための１つの先入れ先出し
    パイプとを有する請求項８に記載のコンピュータ・シス
    テム。
  10. 【請求項１０】前記制御エレメントが、読取りオペレー
    ション及び書込みオペレーションを表し、かつ、いずれ
    の一の複写トランザクション中においても、前記相互接
    続媒体を通して前記第１のメモリ・デバイスから前記第
    ２のメモリ・デバイスへと複数の制御エレメントを複写
    可能である請求項７に記載のコンピュータ・システム。
  11. 【請求項１１】前記相互配信サポート・ハードウェアの
    オペレーションが、同じ処理エレメント上で動作してい
    る機能に対して非同期的である請求項７に記載のコンピ
    ュータ・システム。
  12. 【請求項１２】前記第２の処理エレメント上の相互配信
    サポート・ハードウェアが、前記第１の処理エレメント
    上の相互配信サポート・ハードウェアに対して、複写ト
    ランザクションが完了したことを通知する請求項１１に
    記載のコンピュータ・システム。
  13. 【請求項１３】前記相互配信サポート・ハードウェア
    が、前記ＦＩＦＯバッファの中に記憶された制御エレメ
    ントを制御するために前記ＦＩＦＯバッファを継続的に
    走査する請求項９に記載のコンピュータ・システム。
  14. 【請求項１４】相互接続媒体により接続されることによ
    りコンピュータ・システムを形成する個別の処理エレメ
    ント上で非同期的に動作する機能同士の間で制御エレメ
    ントを交換するための方法であって、（ａ）第１の処理
    エレメント上で動作する第１の機能を用いて、前記第１
    の処理エレメント上に配置された物理メモリから制御エ
    レメントを得るステップと、（ｂ）前記第１の処理エレ
    メントに関連する第１のメモリ・デバイスに前記制御エ
    レメントをエンキューするステップと、（ｃ）前記第１
    の機能が自由に動作を継続する一方で、前記第１のメモ
    リ・デバイスに前記制御エレメントを一時的に記憶する
    ステップと、（ｄ）前記第１の処理エレメントに関連す
    る配信アドレッサブル空間へと前記制御エレメントをマ
    ッピングしかつ移動させるステップと、（ｅ）複写トラ
    ンザクションを介し前記相互接続媒体を通して、第２の
    処理エレメントに関連する配信アドレッサブル空間へと
    前記制御エレメントを複写するステップと、（ｆ）前記
    第２の処理エレメントに関連する前記配信アドレッサブ
    ル空間から前記第２の処理エレメントに関連する第２の
    メモリ・デバイスへと前記制御エレメントをマッピング
    しかつ移動させるステップと、（ｇ）前記第２のメモリ
    ・デバイスから前記第２の処理エレメント上に配置され
    た物理メモリへと前記制御エレメントをデキューするス
    テップとを有する制御エレメントを交換するための方
    法。
  15. 【請求項１５】前記制御エレメントを前記第１のメモリ
    ・デバイスからデキューするステップと、前記制御エレ
    メントを前記第２のメモリ・デバイスへとエンキューす
    るステップとを有する請求項１４に記載の方法。
  16. 【請求項１６】前記物理メモリが、前記物理メモリが配
    置された処理エレメント上で動作する機能によってのみ
    アドレス指定可能であり、かつ前記配信アドレッサブル
    空間が、前記配信アドレッサブル空間が配置された処理
    エレメント以外の処理エレメント上で動作する機能によ
    ってアドレス指定可能である請求項１４に記載の方法。
  17. 【請求項１７】前記第１のメモリ・デバイス及び前記第
    ２のメモリ・デバイスが、ＦＩＦＯバッファからなる請
    求項１６に記載の方法。
  18. 【請求項１８】処理エレメント上の各機能が、関連する
    １つの前記ＦＩＦＯバッファを有し、かつ各前記ＦＩＦ
    Ｏバッファが、入ってくる制御エレメントを一時的に記
    憶するための１つの先入れ先出しパイプと出ていく制御
    エレメントを一時的に記憶するための１つの先入れ先出
    しパイプとを有する請求項１７に記載の方法。
  19. 【請求項１９】前記制御エレメントが、読取りオペレー
    ション及び書込みオペレーションを表し、かつ、いずれ
    の一の複写トランザクション中においても、前記相互接
    続媒体を通して前記第１のメモリ・デバイスから前記第
    ２のメモリ・デバイスへと複数の制御エレメントを複写
    可能である請求項１８に記載の方法。
  20. 【請求項２０】前記第１の処理エレメントに対して、複
    写トランザクションが完了したことを通知する請求項１
    ８に記載の方法。
  21. 【請求項２１】前記ＦＩＦＯバッファが、その中に記憶
    された制御エレメントを制御するために継続的に走査さ
    れる請求項１８に記載の方法。
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