JPH0837297A - Semiconductor device - Google Patents
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- JPH0837297A JPH0837297A JP19014394A JP19014394A JPH0837297A JP H0837297 A JPH0837297 A JP H0837297A JP 19014394 A JP19014394 A JP 19014394A JP 19014394 A JP19014394 A JP 19014394A JP H0837297 A JPH0837297 A JP H0837297A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置に関し、特に
ＬＤＤ構造のＭＯＳ型電界効果トランジスタ（ＭＯＳＦ
ＥＴ）を具備し、且つ該トランジスタのソース・ドレイ
ン領域に対して自己整合的に埋込みコンタクトが形成さ
れる半導体装置の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a MOS field effect transistor (MOSF) having an LDD structure.
The present invention relates to an improvement of a semiconductor device which has ET) and in which a buried contact is formed in a self-aligned manner with respect to a source / drain region of the transistor.
【０００２】[0002]
【従来の技術】ＬＤＤ(lightly doped drain) 構造は、
ＭＯＳＦＥＴにおけるチャンネル長の微細化に伴う問
題、即ち、ホットキャリアによる電圧の経時変化や相互
コンダクタンス劣化の問題を解決するために考案された
構造である。その特徴は、通常濃度のドレイン領域の内
側に、低濃度のＬＤＤ領域を形成した点にある。この構
造によって、ドレインピンチオフ領域の電界をＬＤＤ領
域まで広げ、最大電界を低下させてホットキャリアの発
生を抑制することができる。また、最大電界位置がゲー
ト領域の外側になるため、発生したホットキャリアがゲ
ート絶縁膜に注入されない。従って、より短いチャンネ
ル長およびより高い電源電圧でＦＥＴを動作させること
ができる。2. Description of the Related Art LDD (lightly doped drain) structures are
This is a structure devised to solve the problems associated with the miniaturization of the channel length in MOSFETs, that is, the problems of temporal changes in voltage due to hot carriers and deterioration of mutual conductance. The characteristic is that a low-concentration LDD region is formed inside the normal-concentration drain region. With this structure, the electric field in the drain pinch-off region can be expanded to the LDD region, the maximum electric field can be lowered, and generation of hot carriers can be suppressed. Moreover, since the maximum electric field position is outside the gate region, the generated hot carriers are not injected into the gate insulating film. Therefore, the FET can be operated with a shorter channel length and a higher power supply voltage.
【０００３】このようなＬＤＤ構造の半導体装置の製造
は、従来、ゲート電極側壁に形成したスペーサ絶縁膜を
用いることにより、例えば下記の（ｉ）〜（iv）に記載
したようにして行われている。なお、ソース・ドレイン
領域に対して自己整合的に埋込みコンタクトが形成され
る場合、スペーサ絶縁膜はゲート電極と上層配線との間
の層間絶縁膜としても機能するので、以下では上層配線
の形成をも含めて説明する。Conventionally, a semiconductor device having such an LDD structure has been manufactured by using a spacer insulating film formed on a side wall of a gate electrode, for example, as described in (i) to (iv) below. There is. When the buried contact is formed in the source / drain region in a self-aligned manner, the spacer insulating film also functions as an interlayer insulating film between the gate electrode and the upper layer wiring. I will also explain.
【０００４】＜ｉ＞ まず、Ｐ型シリコン基板１の表面
に、選択的に厚さ6000オングストロームのフィールド酸
化膜（図示せず）を形成した後、図８（Ａ）に示したよ
うに、素子領域の表面に厚さ 150オングストロームのゲ
ート酸化膜２を形成する。続いて、ＣＶＤ法を用いるこ
とにより、厚さ2800オングストロームのポリシリコン膜
３と、厚さ1600オングストロームの窒化膜４とを順次堆
積する。これら膜２，３，４の積層体をＰＥＰ（photo-
engraving process ）を用いてパターンニングすること
により、図示のような二つのゲート電極パターンを形成
する。<I> First, after a field oxide film (not shown) having a thickness of 6000 angstroms is selectively formed on the surface of the P-type silicon substrate 1, as shown in FIG. A gate oxide film 2 having a thickness of 150 Å is formed on the surface of the region. Subsequently, a polysilicon film 3 having a thickness of 2800 angstroms and a nitride film 4 having a thickness of 1600 angstroms are sequentially deposited by using the CVD method. The PEP (photo-
By patterning using an engraving process, two gate electrode patterns as shown are formed.
【０００５】次いで、これらゲード電極パターンをブロ
ッキングマスクとして、リンのようなｎ型不純物の低濃
度イオン注入（ＬＤＤイオン注入）を行うことにより、
ｎ−型のＬＤＤ領域５1 〜５3 を形成する。続いて、Ｌ
ＤＤスペーサ膜を形成するために、ＴＥＯＳ（tetraeth
oxysilane ）を用いたＣＶＤ法により、シリコン酸化膜
（ＴＥＯＳ酸化膜）６を形成する（図８（Ａ）図示）。Next, low-concentration ion implantation (LDD ion implantation) of an n-type impurity such as phosphorus is performed by using these gate electrode patterns as a blocking mask.
The n − type LDD regions 5 1 to 5 3 are formed. Then L
In order to form the DD spacer film, TEOS (tetraeth
A silicon oxide film (TEOS oxide film) 6 is formed by a CVD method using oxysilane (FIG. 8A).
【０００６】＜ii＞ 次に、ＲＩＥによる異方性エッチ
ングを用い、ＴＥＯＳ酸化膜６を略その膜厚分だけエッ
チバックする。これにより、ゲート電極パターンの側壁
にのみ、図示のようにＴＥＯＳ酸化膜６が残存する（図
８（Ｂ）図示）。以下、この側壁に残存した酸化膜をＬ
ＤＤスペーサ膜６´という。ＬＤＤスペーサ膜６´に
は、図８（Ａ）におけるＴＥＯＳ酸化膜６の段差部形状
が転写される。このため、図示のようにスロープした断
面形状を有することになる。<Ii> Next, anisotropic etching by RIE is used to etch back the TEOS oxide film 6 by approximately the thickness thereof. As a result, the TEOS oxide film 6 remains only on the side wall of the gate electrode pattern as shown in the figure (FIG. 8B). Hereinafter, the oxide film remaining on this side wall is removed by L
This is referred to as the DD spacer film 6 '. The shape of the step portion of the TEOS oxide film 6 in FIG. 8A is transferred to the LDD spacer film 6 '. Therefore, it has a sloped cross-sectional shape as shown in the figure.
【０００７】次いで、ＬＤＤスペーサ膜６´およびゲー
ト電極パターンをブロッキングマスクとして、ソース・
ドレイン形成のためのリンの高濃度イオン注入（Ｓ／Ｄ
イオン注入）を行ない、ｎ＋型のソース・ドレイン領域
７1 〜７3 を形成する（図８（Ｂ）図示）。こうして、
ＬＤＤ構造を具備し、ドレイン領域を共有した二つのＭ
ＯＳトランジスタが形成される。Next, using the LDD spacer film 6'and the gate electrode pattern as a blocking mask,
High concentration ion implantation of phosphorus (S / D) for drain formation
(Ion implantation) is performed to form n + type source / drain regions 7 1 to 7 3 (shown in FIG. 8B). Thus
Two Ms having an LDD structure and sharing a drain region
An OS transistor is formed.
【０００８】＜iii ＞ その後、次のようにして、埋込
みコンタクトを介して二つのＭＯＳトランジスタの共通
ドレイン領域７2 に接続した配線を形成する。まず、層
間絶縁膜として、厚さ1300オングストロームのＴＥＯＳ
酸化膜８を堆積する（図８（Ｃ）図示）。<Iii> After that, a wiring connected to the common drain region 7 2 of the two MOS transistors via the buried contact is formed as follows. First, as an interlayer insulating film, TEOS having a thickness of 1300 angstroms
An oxide film 8 is deposited (shown in FIG. 8C).
【０００９】＜iv＞ 次に、ＰＥＰによりコンタクト領
域を選択的にエッチングし、共通ドレイン領域７2 を露
出させる。このとき、共通ドレイン領域７2 が完全に露
出するようにオーバーエッチングを行うので、シリコン
窒化膜６の一部およびＬＤＤスペーサ膜６´に膜厚の減
少が生じる。シリコン窒化膜６には、このときのオーバ
ーエッチングからゲート電極３を保護し得る充分な膜厚
が必要である。<Iv> Next, the contact region is selectively etched by PEP to expose the common drain region 7 2 . In this case, common the drain region 7 2 overetching to completely exposed, a decrease in film thickness occurs in part of the silicon nitride film 6 and the LDD spacer film 6 '. The silicon nitride film 6 needs to have a sufficient film thickness to protect the gate electrode 3 from overetching at this time.
【００１０】次いで、配線材料として、例えば膜厚700
オングストロームのタングステンリサイド膜（ＷＳｉ）
を堆積し、ＰＥＰによるパターンニングを行って、配線
９を形成する（図８（Ｄ）図示）。こうして形成された
配線９とゲート電極３との間の絶縁は、シリコン窒化膜
４およびＬＤＤスペーサ膜６´によって達成される。Next, as a wiring material, for example, a film thickness of 700
Angstrom tungsten silicide film (WSi)
Is deposited and patterned by PEP to form the wiring 9 (shown in FIG. 8D). The insulation between the wiring 9 and the gate electrode 3 thus formed is achieved by the silicon nitride film 4 and the LDD spacer film 6 '.
【００１１】上記のように製造される従来の半導体装置
には、次のような問題がある。The conventional semiconductor device manufactured as described above has the following problems.
【００１２】第一の問題は、ＬＤＤスペーサ膜６´が図
示のようにスロープした断面形状を有しているため、膜
厚の薄い部分はＬＤＤスペーサ膜として有効ではないこ
とに起因する。即ち、スロープ先端に近い膜厚の薄い部
分では、ｎ＋型のソース・ドレイン領域７1 〜７3 を形
成するためのＳ／Ｄイオン注入を完全にブロックするこ
とができないため、その下にｎ＋型領域が形成されてし
まう。The first problem is that, since the LDD spacer film 6'has a sloped cross-sectional shape as shown in the figure, the thin film portion is not effective as an LDD spacer film. That is, in the thin portion near the tip of the slope, the S / D ion implantation for forming the n + type source / drain regions 7 1 to 7 3 cannot be completely blocked, so that n + is formed below the slope. A mold area is formed.
【００１３】図９は、この状況を示す説明図である。同
図において、ＬＤＤスペーサ膜６´の斜線を付した部分
は上記の無効部分である。上記の例のようにゲート電極
パターン２，３，４の合計膜厚が4550オングストローム
である場合、上記従来技術で形成されたＬＤＤスペーサ
膜６´の全体の寸法は0.23μｍであり、無効部分の寸法
は0.05μｍに達する。従って、この無効部分を無くする
ことができれば、図示した二つのトランジスタ間の距離
は 0.1μｍだけ短縮することが可能である。換言する
と、従来技術では、ＬＤＤスペーサ膜６´の無効部分に
対応する距離だけ隣接する二つのトランジスタ間の距離
を長く設定せざるを得ず、これによって集積密度の向上
が妨げられてしまう。FIG. 9 is an explanatory diagram showing this situation. In the figure, the shaded portion of the LDD spacer film 6'is the above-mentioned ineffective portion. When the total thickness of the gate electrode patterns 2, 3 and 4 is 4550 angstroms as in the above example, the overall size of the LDD spacer film 6 ′ formed by the above-mentioned conventional technique is 0.23 μm, and the ineffective portion is The dimensions reach 0.05 μm. Therefore, if this ineffective portion can be eliminated, the distance between the two transistors shown in the figure can be shortened by 0.1 μm. In other words, in the conventional technique, the distance between two adjacent transistors has to be set longer by the distance corresponding to the invalid portion of the LDD spacer film 6 ', which hinders the improvement of the integration density.
【００１４】第二の問題は、上記の例における配線９の
ように、ＭＯＳトランジスタのソース・ドレイン領域７
1 〜７3 に対して自己整合的にコンタクトさせた上層配
線を形成したとき、該配線を介してソース・ドレイン領
域とゲート電極との間に電気的短絡またはリークが生じ
易いことである。The second problem is that, like the wiring 9 in the above example, the source / drain region 7 of the MOS transistor is formed.
1-7 3 when forming a self-aligned manner upper wiring obtained by contact to, is that liable electrical short or leakage between the source and drain regions and the gate electrode through the wiring.
【００１５】即ち、図２（Ｄ）を参照して上記＜iv＞で
説明したように、自己整合的コンタクトホールを開口す
る際に、オーバーエッチングによってシリコン窒化膜６
の一部およびＬＤＤスペーサ膜６´に膜厚の減少が生じ
る。この絶縁膜の膜厚減少によって、ゲート電極３と配
線９との間の絶縁耐圧が低下し、場合によっては短絡を
生じることになる。That is, as described in <iv> above with reference to FIG. 2D, when the self-aligned contact hole is opened, the silicon nitride film 6 is overetched.
And a part of the LDD spacer film 6 ′ is reduced in thickness. Due to the reduction in the thickness of the insulating film, the withstand voltage between the gate electrode 3 and the wiring 9 is reduced, and a short circuit may occur in some cases.
【００１６】[0016]
【発明が解決しようとする課題】本発明は上記事情に鑑
みてなされたものであり、その第一の課題は、ＬＤＤス
ペーサ膜のＳ／Ｄイオン注入に対する無効部分を無くし
て、集積度の向上を可能にすることである。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and a first object thereof is to improve the degree of integration by eliminating an ineffective portion of the LDD spacer film for S / D ion implantation. Is to enable.
【００１７】本発明の第二の課題は、ＬＤＤ構造の半導
体装置において、ソース・ドレイン領域に対して自己整
合的にコンタクトさせた上層配線と、ゲート電極との間
の電気的短絡またはリークを防止することである。A second object of the present invention is to prevent, in a semiconductor device having an LDD structure, an electrical short circuit or a leak between an upper layer wiring which is in self-aligned contact with a source / drain region and a gate electrode. It is to be.
【００１８】上記二つの課題は二律背反的関係にある。
何故なら、図２（Ｄ）から明らかなように、ＬＤＤスペ
ーサ膜６´はゲート電極３と上層配線９との間の絶縁に
寄与しているからである。即ち、図９に斜線を付したＬ
ＤＤスペーサ膜の無効部分をなくし、第一の課題を達成
しようとすれば、ゲート電極３と上層配線９との間の絶
縁性が低下し、両者の間に電気的短絡を生じ易くなって
しまうのである。The above two problems are in a trade-off relationship.
This is because the LDD spacer film 6 ′ contributes to the insulation between the gate electrode 3 and the upper layer wiring 9, as is apparent from FIG. That is, the shaded L in FIG.
If the ineffective portion of the DD spacer film is eliminated and the first problem is to be solved, the insulation between the gate electrode 3 and the upper layer wiring 9 is lowered, and an electrical short circuit is likely to occur between the two. Of.
【００１９】従って、本発明のより詳細な課題は、この
ような二律背反的関係にある二つの課題を共に解決する
ことにある。Therefore, a more detailed object of the present invention is to solve both of these two problems in a tradeoff relationship.
【００２０】[0020]
【課題を解決するための手段および作用】第一の課題を
達成するために、本発明では、ＬＤＤスペーサ膜の形状
を、実質的な矩形断面を有する箱型とした。ここで、断
面形状が実質的に矩形であるとは、ＬＤＤスペーサ膜の
全ての部分が、Ｓ／Ｄイオン注入に対するブロッキング
マスクとして有効に機能する充分な膜厚を有することを
いう。換言すれば、当該イオン注入をブロックできない
ような、膜厚の薄い無効部分が含まれないことを意味す
る。この特徴を、図９と対比させた形で図１０に示す。
図１０において、図９と同じ部分には同じ参照番号を付
した。二つの図を比較すれば明らかなように、本発明の
場合、ＬＤＤスペーサ膜６´の頂面は若干テーパしてい
るが、端面は切り立っているため、端部においてもＳ／
Ｄイオン注入をブロックできる充分な膜厚を有してい
る。「実質的な矩形断面を有する箱型」とは、ＬＤＤス
ペーサ膜のこのような形状を意味している。In order to achieve the first object, in the present invention, the LDD spacer film has a box shape having a substantially rectangular cross section. Here, the cross-sectional shape being substantially rectangular means that all the portions of the LDD spacer film have a sufficient film thickness that effectively functions as a blocking mask for S / D ion implantation. In other words, it means that an ineffective portion having a small film thickness that cannot block the ion implantation is not included. This feature is shown in FIG. 10 in contrast to FIG.
10, the same parts as those in FIG. 9 are designated by the same reference numerals. As is clear from a comparison of the two figures, in the case of the present invention, the top surface of the LDD spacer film 6'is slightly tapered, but the end surface is raised, so that S /
It has a sufficient film thickness to block D ion implantation. "Box shape with a substantially rectangular cross section" means such a shape of the LDD spacer film.
【００２１】ＬＤＤスペーサ膜６´が上記のような箱型
形状を有する結果、図１０には図９に示した無効部分が
存在せず、その分だけ隣接するトランジスタ間の距離を
短縮して集積度を向上することができる。As a result of the LDD spacer film 6'having the box-like shape as described above, the ineffective portion shown in FIG. 9 does not exist in FIG. 10, and the distance between adjacent transistors is shortened by that amount and integrated. The degree can be improved.
【００２２】なお、上記のような箱型形状のＬＤＤスペ
ーサ膜６´は、図２（Ａ）における絶縁膜６の材質およ
びＣＶＤ条件と、そのエッチバック条件とを最適化し、
その両者を組み合わせることによって形成することがで
きる。その具体例については後述の実施例で説明する
が、例えば、次の二つの組み合わせが可能である。The box-shaped LDD spacer film 6'as described above is optimized by optimizing the material and the CVD condition of the insulating film 6 in FIG.
It can be formed by combining both. Specific examples thereof will be described in the examples below, but for example, the following two combinations are possible.
【００２３】（１）ＬＴＯ酸化膜（低温酸化膜）のよう
な流動性の低い膜を堆積し、ケミカルドライエッチング
（ＣＤ）のような等方性エッチングでエッチバックす
る。(1) A film having low fluidity such as an LTO oxide film (low temperature oxide film) is deposited and is etched back by isotropic etching such as chemical dry etching (CD).
【００２４】（２）ＴＥＯＳのような流動性の高い膜を
堆積し、ＲＩＥのような異方性エッチングでエッチバッ
クする。(2) A highly fluid film such as TEOS is deposited and etched back by anisotropic etching such as RIE.
【００２５】一方、本発明の第二の課題は、ＬＤＤスペ
ーサ膜６´が実質的な矩形断面を有することに起因し
て、図８（Ｄ）に丸印Ｍで示した括れが基本的に生じ難
いことによって達成される。加えて、ＬＤＤスペーサ膜
６´の材料と、図２（Ｃ）（Ｄ）における層間絶縁膜８
の材料とを適切に選択することによって、上記第二の課
題を更に良好に達成することができる。即ち、ＬＤＤス
ペーサ膜６´との間で大きなエッチング選択比をとるこ
とができる絶縁材料を、層間絶縁膜８として用いればよ
い。On the other hand, the second problem of the present invention is that the LDD spacer film 6'has a substantially rectangular cross section, so that the constriction indicated by a circle M in FIG. Achieved by what is unlikely. In addition, the material of the LDD spacer film 6'and the interlayer insulating film 8 in FIGS.
By appropriately selecting the material and the material, the second object can be achieved more favorably. That is, an insulating material that can have a large etching selection ratio with the LDD spacer film 6 ′ may be used as the interlayer insulating film 8.
【００２６】例えば、ＬＤＤスペーサ膜６´をＬＴＯ膜
で形成し、層間絶縁膜８をＴＥＯＳ酸化膜で形成すれば
よい。これによって、ＬＤＤスペーサ膜６´をオーバー
エッチングすることなく層間絶縁膜８をエッチング除去
し、自己整合的なコンタクトホールを形成することがで
きる。For example, the LDD spacer film 6'may be formed of an LTO film and the interlayer insulating film 8 may be formed of a TEOS oxide film. As a result, the interlayer insulating film 8 can be removed by etching without overetching the LDD spacer film 6'and a self-aligned contact hole can be formed.
【００２７】[0027]
【実施例】以下、本発明による半導体装置の実施例につ
き、その製造方法を併記して説明する。EXAMPLE An example of a semiconductor device according to the present invention will be described below along with its manufacturing method.
【００２８】実施例１（図１〜図６） この実施例では、流動性の低いＬＴＯ酸化膜を堆積し、
これを等方性エッチングでエッチバックしてＬＤＤスペ
ーサ膜を形成する。また、層間絶縁膜としてはＴＥＯＳ
酸化膜を用いる。Example 1 (FIGS. 1 to 6) In this example, a low fluidity LTO oxide film was deposited,
This is etched back by isotropic etching to form an LDD spacer film. Further, as the interlayer insulating film, TEOS is used.
An oxide film is used.
【００２９】＜ｉ＞ Ｐ型半導体基板１１に選択的ウエ
ット酸化を施すことにより、膜厚6000オングストローム
のフィールド酸化膜（図示せず）を形成する。次いで、
フィールド酸化膜で囲まれた素子領域の表面を熱酸化す
ることにより、膜厚 150オングストロームのゲート酸化
膜１２を形成する。更に、ＣＶＤ法により、膜厚2800オ
ングストロームの多結晶シリコン層１３と、膜厚1600オ
ングストロームの窒化膜１４とを順次堆積して積層す
る。続いて、フォトレジストを用いたＰＥＰでこれら積
層膜１４，１３，１２をパターンニングし、図１に示し
たゲート電極パターンを形成する。<I> The P type semiconductor substrate 11 is subjected to selective wet oxidation to form a field oxide film (not shown) having a film thickness of 6000 angstroms. Then
The surface of the element region surrounded by the field oxide film is thermally oxidized to form a gate oxide film 12 having a film thickness of 150 angstrom. Further, a polycrystalline silicon layer 13 having a film thickness of 2800 angstroms and a nitride film 14 having a film thickness of 1600 angstroms are sequentially deposited and laminated by the CVD method. Subsequently, these laminated films 14, 13, 12 are patterned by PEP using a photoresist to form the gate electrode pattern shown in FIG.
【００３０】次いで、上記ゲート電極パターンをブロッ
キングマスクとして用い、リンのＬＤＤイオン注入を行
うことにより、ｎ−型のＬＤＤ領域１５1 〜１５3 を自
己整合で形成し、図１の状態を得る。[0030] Then, using the gate electrode pattern as a blocking mask, by performing LDD ion implantation of phosphorus, n - -type LDD regions 15 1-15 3 formed by self-alignment, and the state of FIG.
【００３１】＜ii＞ 次に、下記の表１に示した条件で
のＣＶＤにより、膜厚3000オングストロームのＬＴＯ酸
化膜１６を全面に堆積し、図２の状態を得る。<Ii> Next, the LTO oxide film 16 having a film thickness of 3000 angstrom is deposited on the entire surface by CVD under the conditions shown in Table 1 below, and the state of FIG. 2 is obtained.
【００３２】このとき、ＬＴＯ酸化膜１６は流動性が乏
しいため、図示のようにゲード電極パターン近傍に急俊
でかつ大きな段差が形成される。At this time, since the LTO oxide film 16 has poor fluidity, a steep and large step is formed near the gate electrode pattern as shown in the figure.
【００３３】[0033]
【表１】 ＜iii ＞ 次に、下記の表２に示した条件のケミカルド
ライエッチングにより、全面に等方性エッチングを施
し、ＬＴＯ酸化膜１６をその膜厚分だけエッチバックす
る。その結果、ゲート電極パターンの側壁にのみＬＴＯ
酸化膜１６が残存し、ＬＤＤスペーサ膜１６´が形成さ
れる（図３図示）。図示のように、ＬＤＤスペーサ膜１
６´は、実質的な矩形断面を有する箱型形状となる。[Table 1] <Iii> Next, isotropic etching is performed on the entire surface by chemical dry etching under the conditions shown in Table 2 below, and the LTO oxide film 16 is etched back by that thickness. As a result, the LTO is formed only on the sidewall of the gate electrode pattern.
The oxide film 16 remains and the LDD spacer film 16 'is formed (shown in FIG. 3). As shown, the LDD spacer film 1
6'is a box shape having a substantially rectangular cross section.
【００３４】[0034]
【表２】 続いて、ゲート電極パターン積層膜１３，１４およびＬ
ＤＤスペーサ膜１６´をブロッキングマスクとして用
い、リンによるＳ／Ｄイオン注入を行うことにより、ｎ
＋型のソース・ドレイン領域１７1 〜１７3 を形成して
図３の状態を得る。このとき、ＬＤＤスペーサ膜１６´
はその全体が有効なブロッキングマスクとして作用す
る。[Table 2] Then, the gate electrode pattern laminated films 13, 14 and L
By using the DD spacer film 16 ′ as a blocking mask and performing S / D ion implantation with phosphorus,
The + type source / drain regions 17 1 to 17 3 are formed to obtain the state of FIG. At this time, the LDD spacer film 16 '
Acts in its entirety as an effective blocking mask.
【００３５】＜iv＞ 次に、層間絶縁膜として、プラズ
マＣＶＤにより膜厚1300オングストロームのＴＥＯＳ酸
化膜１７を全面に堆積する（図４）。<Iv> Next, a TEOS oxide film 17 having a film thickness of 1300 Å is deposited on the entire surface by plasma CVD as an interlayer insulating film (FIG. 4).
【００３６】＜ｖ＞ 次に、ソース・ドレイン領域１７
2 からＬＤＤスペーサ膜１６´およびゲート電極パター
ンの一部に亘る領域に開口部を有するレジストパターン
１９を形成した後、該レジストパターンをマスクとした
選択エッチングを施すことにより、自己整合でソース・
ドレイン領域１７2 に対するコンタクトホールを形成す
る（図５）。<V> Next, the source / drain regions 17
After the resist pattern 19 having an opening is formed in a region extending from 2 to the LDD spacer film 16 'and a part of the gate electrode pattern, selective etching is performed using the resist pattern as a mask to perform self-alignment of source / source.
A contact hole for the drain region 17 2 is formed (FIG. 5).
【００３７】このときのエッチングは、ＣＨＦ3 ／ＣＦ
4 系ガスを用いたプラズマエッチングであり、その条件
は下記の表３に示した通りである。At this time, the etching is CHF 3 / CF
This is plasma etching using a 4- system gas, and the conditions thereof are as shown in Table 3 below.
【００３８】[0038]
【表３】 このエッチングによるＴＥＯＳ酸化膜１８のエッチング
速度は、ＬＴＯ酸化膜１６´のエッチング速度に比較し
て充分に大きい。従って、ＬＤＤスペーサ膜１６´の膜
厚減少を伴うことなく、層間絶縁膜１８を除去してコン
タクトホールを開口することができる。[Table 3] The etching rate of the TEOS oxide film 18 by this etching is sufficiently higher than the etching rate of the LTO oxide film 16 '. Therefore, the contact hole can be opened by removing the interlayer insulating film 18 without reducing the film thickness of the LDD spacer film 16 '.
【００３９】＜vi＞ 最後に、スパッタリングにより膜
厚 700オングストロームのＷＳｉ膜を堆積し、これをパ
ターンニングすることにより、ソース・ドレイン領域１
７2にコンタクトした上層配線２０を形成する（図
６）。<Vi> Finally, a 700 Å thick WSi film is deposited by sputtering, and this is patterned to form the source / drain regions 1.
An upper layer wiring 20 that contacts 7 2 is formed (FIG. 6).
【００４０】上記のようにして製造された半導体装置
は、ＬＤＤスペーサ膜１６´に従来のような無効部分が
存在しないため、隣接するＭＯＳトランジスタの間の距
離を短縮して集積度を高めることができる。In the semiconductor device manufactured as described above, since the LDD spacer film 16 'does not have an ineffective portion as in the conventional case, the distance between adjacent MOS transistors can be shortened and the degree of integration can be increased. it can.
【００４１】また、図５の段階でコンタクトホールを形
成する際に、スペーサ膜１６´の膜厚減少を防止できる
から、ゲート電極１３と上層配線２０との間の絶縁性低
下を生じることもない。実際に、上記実施例により製造
された半導体装置において、ゲート電極１３と上層配線
２０との間の絶縁耐圧は15Ｖ以上であった。Further, when the contact hole is formed at the stage of FIG. 5, it is possible to prevent the film thickness of the spacer film 16 'from being reduced, so that the insulation between the gate electrode 13 and the upper layer wiring 20 is not deteriorated. . In fact, in the semiconductor device manufactured according to the above example, the withstand voltage between the gate electrode 13 and the upper layer wiring 20 was 15 V or more.
【００４２】更に、層間絶縁膜１８のエッチング速度が
ＬＤＤスペーサ膜１６´のエッチング速度よりも早いた
め、コンタクトホール開口時のオーバーエッチングを行
うに際して、プロセスウインドーが広がる。そのため、
量産時のプロセス変動に対してより高い適応性を実現す
ることができる。また、このプロセスウインドーが広が
ることによって、ゲート保護のための窒化膜１４の膜厚
を1000オングストローム程度にまで減少することが可能
となり、ゲート電極近傍におけるトポグラフィーを緩和
することができる。Further, since the etching rate of the interlayer insulating film 18 is higher than that of the LDD spacer film 16 ', the process window is widened when overetching is performed when the contact hole is opened. for that reason,
It is possible to realize higher adaptability to process variations during mass production. Further, as the process window spreads, the film thickness of the nitride film 14 for protecting the gate can be reduced to about 1000 angstrom, and the topography in the vicinity of the gate electrode can be relaxed.
【００４３】実施例２（図７） この実施例では、流動性の高いＴＥＯＳ酸化膜を堆積
し、これを異方性エッチングでエッチバックしてＬＤＤ
スペーサ膜を形成する。また、層間絶縁膜としては、リ
ンドープしたＴＥＯＳ酸化膜を用いる。Example 2 (FIG. 7) In this example, a highly fluid TEOS oxide film was deposited, and this was etched back by anisotropic etching to perform LDD.
A spacer film is formed. A phosphorus-doped TEOS oxide film is used as the interlayer insulating film.
【００４４】＜ｉ＞ 実施例１と同様に行って、図１と
同様の状態を得る。<I> The same procedure as in Example 1 is performed to obtain the same state as in FIG.
【００４５】＜ii＞ 次に、下記の表３に示した条件で
のＣＶＤにより、膜厚3000オングストロームのＴＥＯＳ
酸化膜２６を全面に堆積し、図７の状態を得る。<Ii> Next, TEOS having a film thickness of 3000 angstrom was formed by CVD under the conditions shown in Table 3 below.
The oxide film 26 is deposited on the entire surface to obtain the state shown in FIG.
【００４６】このとき、ＴＥＯＳ酸化膜２６は流動性が
高い。このため、実施例１の図２に示したＬＴＯ酸化膜
とは異なり、ＴＥＯＳ酸化膜２６は緩やかな傾斜でゲー
ド電極パターン近傍を覆うことになる。At this time, the TEOS oxide film 26 has high fluidity. Therefore, unlike the LTO oxide film shown in FIG. 2 of the first embodiment, the TEOS oxide film 26 covers the vicinity of the gate electrode pattern with a gentle slope.
【００４７】[0047]
【表４】 ＜iii ＞ 次に、下記の表２に示した条件のＲＩＥによ
り全面に異方性エッチングを施し、ＴＥＯＳ酸化膜２６
をエッチバックすることによりゲート電極パターンの側
壁にのみＴＥＯＳ酸化膜２６を残存させる。これによっ
て、実施例１の場合の図３に示したのと同様の、実質的
な矩形断面を有する箱型形状のＬＤＤスペーサ膜１６´
が形成される。[Table 4] <Iii> Next, anisotropic etching is performed on the entire surface by RIE under the conditions shown in Table 2 below to form the TEOS oxide film 26.
Is etched back to leave the TEOS oxide film 26 only on the side wall of the gate electrode pattern. As a result, a box-shaped LDD spacer film 16 ′ having a substantially rectangular cross section similar to that shown in FIG. 3 in the case of the first embodiment.
Is formed.
【００４８】[0048]
【表５】 ＜iv＞ その後は実施例１と同様に行なうことにより、
図６に示したと同様の構造を得る。[Table 5] <Iv> After that, by performing in the same manner as in Example 1,
A structure similar to that shown in FIG. 6 is obtained.
【００４９】但し、層間絶縁膜１８としては、下記表６
のＣＶＤ条件で形成したリンドープＴＥＯＳ酸化膜を用
いた。However, as the interlayer insulating film 18, the following Table 6 is used.
The phosphorus-doped TEOS oxide film formed under the above CVD conditions was used.
【００５０】[0050]
【表６】 また、コンタクトホールを開口は、ＣＨＦ3 ／ＣＦ4 系
ガスを用いたプラズマエッチングにより行った。そのエ
ッチング条件は下記の表７に示した通りである。[Table 6] The contact holes were opened by plasma etching using CHF 3 / CF 4 system gas. The etching conditions are as shown in Table 7 below.
【００５１】[0051]
【表７】 この組み合わせによっても、実施例１の場合と同様、好
ましいエッチング選択比が得られる。[Table 7] Even with this combination, a preferable etching selection ratio can be obtained as in the case of the first embodiment.
【００５２】上記実施例においても、実施例１と同様、
集積度を向上できる効果が得られる。また、ゲート電極
と上層配線との間の絶縁耐圧も15Ｖ以上であった。Also in the above embodiment, as in the first embodiment,
The effect of improving the degree of integration can be obtained. The withstand voltage between the gate electrode and the upper layer wiring was 15 V or more.
【００５３】[0053]
【発明の効果】以上詳述したように、本発明によれば、
ＬＤＤ構造を有するＭＯＳ型半導体装置において、ＬＤ
Ｄスペーサ膜のＳ／Ｄイオン注入に対する無効部分を無
くし、集積度の向上を達成することができる。同時に、
ソース・ドレイン領域に対して自己整合的にコンタクト
させた上層配線と、ゲート電極との間の電気的短絡また
はリークを防止できる等、顕著な効果が得られるもので
ある。As described in detail above, according to the present invention,
In a MOS semiconductor device having an LDD structure, LD
It is possible to eliminate the ineffective portion of the D spacer film for S / D ion implantation and improve the integration degree. at the same time,
It is possible to obtain a remarkable effect such as preventing an electrical short circuit or a leak between the gate electrode and the upper layer wiring which is in self-aligned contact with the source / drain region.
【図１】本発明の第一実施例になる半導体装置を、その
製造工程に沿って説明するための断面図である。FIG. 1 is a cross-sectional view for explaining a semiconductor device according to a first embodiment of the present invention along with its manufacturing process.
【図２】本発明の第一実施例になる半導体装置を、その
製造工程に沿って説明するための断面図である。FIG. 2 is a cross-sectional view for explaining the semiconductor device according to the first embodiment of the present invention along with its manufacturing process.
【図３】本発明の第一実施例になる半導体装置を、その
製造工程に沿って説明するための断面図である。FIG. 3 is a cross-sectional view for explaining the semiconductor device according to the first embodiment of the present invention along the manufacturing process thereof.
【図４】本発明の第一実施例になる半導体装置を、その
製造工程に沿って説明するための断面図である。FIG. 4 is a cross-sectional view for explaining the semiconductor device according to the first embodiment of the present invention along with its manufacturing process.
【図５】本発明の第一実施例になる半導体装置を、その
製造工程に沿って説明するための断面図である。FIG. 5 is a cross-sectional view for explaining the semiconductor device according to the first embodiment of the present invention along with its manufacturing process.
【図６】本発明の第一実施例になる半導体装置を、その
製造工程に沿って説明するための断面図である。FIG. 6 is a cross-sectional view for explaining the semiconductor device according to the first embodiment of the present invention along with its manufacturing process.
【図７】本発明の第二実施例になる半導体装置を、その
製造工程に基づいて説明するための断面図である。FIG. 7 is a cross-sectional view for explaining a semiconductor device according to a second embodiment of the present invention based on the manufacturing process thereof.
【図８】図８の（Ａ）〜（Ｄ）は、従来の半導体装置
を、その製造工程に沿って説明するための断面図であ
る。8A to 8D are cross-sectional views for explaining a conventional semiconductor device along with its manufacturing process.
【図９】従来の半導体装置における問題点を示す説明図
である。FIG. 9 is an explanatory diagram showing a problem in a conventional semiconductor device.
【図１０】本発明における特徴的構成を、従来例と比較
可能な形で示す説明図である。FIG. 10 is an explanatory diagram showing a characteristic configuration of the present invention in a form comparable to a conventional example.
１１…Ｐ型半導体基板、１２…ゲート酸化膜、１３…多
結晶シリコン膜（ゲート電極）、１４…窒化膜（保護絶
縁膜）、１５1 〜１５3 …ＬＤＤ領域、１６´…ＬＤＤ
スペーサ膜、１７1 〜１７3 …ソース・ドレイン領域、
１８…層間絶縁膜、１９…レジストパターン、２０…上
層配線11 ... P-type semiconductor substrate, 12 ... gate oxide film, 13 ... polycrystal silicon film (gate electrode), 14 ... nitride film (the protective insulating film) 15 1 to 15 3 ... LDD region, 16 '... LDD
Spacer film, 17 1 to 17 3 ... Source / drain region,
18 ... Interlayer insulating film, 19 ... Resist pattern, 20 ... Upper layer wiring
Claims (2)
Ｄ構造を有する第二導電型のソース・ドレイン領域と、 これらソース・ドレイン領域の間のチャンネル領域上
に、ゲート絶縁膜を介して形成されたゲート電極および
保護絶縁膜の積層膜パターンと、 前記ソース・ドレイン領域のＬＤＤ構造を形成するため
に、前記積層膜パターンの側壁に形成されたＬＤＤスペ
ーサ膜と、 前記積層膜パターン、前記ＬＤＤスペーサ膜および前記
ソース・ドレイン領域を覆って形成された層間絶縁膜
と、 前記ソース・ドレイン領域の表面を露出するために、該
表面から前記ＬＤＤスペーサ膜および前記積層膜パター
ンの一部に亘る領域において、前記層間絶縁膜をエッチ
ングして開口されたコンタクトホールと、 前記層間絶縁膜上に形成され、前記コンタクトホールを
介して前記ソース・ドレイン領域に接続した上層配線と
を具備した半導体装置において；前記ＬＤＤスペーサ膜
を実質的な矩形断面を有する箱型形状としたことと、 前記層間絶縁膜が、前記コンタクトホールを開口するた
めのエッチングにおいて、前記ＬＤＤスペーサ膜のエッ
チング速度よりも充分に大きい速度でエッチングされる
絶縁膜材料からなることとを特徴とする半導体装置。1. A semiconductor substrate of a first conductivity type, and an LD formed on a surface of the semiconductor substrate so as to be spaced apart from each other.
A second-conductivity-type source / drain region having a D structure; and a laminated film pattern of a gate electrode and a protective insulating film formed on the channel region between these source / drain regions with a gate insulating film interposed therebetween, An LDD spacer film formed on a sidewall of the laminated film pattern and an interlayer formed to cover the laminated film pattern, the LDD spacer film and the source / drain region to form an LDD structure of the source / drain region. A contact hole formed by etching the interlayer insulating film in a region extending from the surface to a part of the LDD spacer film and the laminated film pattern to expose the surface of the insulating film and the source / drain region. Is formed on the interlayer insulating film, and contacts the source / drain region through the contact hole. A LDD spacer film having a box shape having a substantially rectangular cross section, and the interlayer insulating film is etched to open the contact hole. A semiconductor device comprising an insulating film material that is etched at a rate sufficiently higher than an etching rate of a spacer film.
り、前記層間絶縁膜がＴＥＯＳ酸化膜からなることを特
徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the LDD spacer film is made of an LTO film, and the interlayer insulating film is made of a TEOS oxide film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19014394A JPH0837297A (en) | 1994-07-21 | 1994-07-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19014394A JPH0837297A (en) | 1994-07-21 | 1994-07-21 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837297A true JPH0837297A (en) | 1996-02-06 |
Family
ID=16253125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19014394A Pending JPH0837297A (en) | 1994-07-21 | 1994-07-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837297A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388460B1 (en) * | 2000-12-28 | 2003-06-25 | 주식회사 하이닉스반도체 | Method for fabricating image sensor having rectangular spacer |
-
1994
- 1994-07-21 JP JP19014394A patent/JPH0837297A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388460B1 (en) * | 2000-12-28 | 2003-06-25 | 주식회사 하이닉스반도체 | Method for fabricating image sensor having rectangular spacer |
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