JPH08274317A - Semiconductor device for power - Google Patents

Abstract

PURPOSE: To obtain a semiconductor for electric power which will not break instantaneously nor restrike the arc even through an increase in yield current or an erroneous ignition of a parasitic thyristor construction has occurred by providing a parasitic thyristor construction, which becomes ON-state before a junction terminal region or an element region is destroyed inside a high concentration layer. CONSTITUTION: A p-type well layer 2, an n<+> source layer 3 and a p-type drain layer 4 are selectively diffused and formed; and an IGBT element region is formed by a source electrode 5, a gate electrode 6 and a drain electrode 7. And said region is surrounded by a ring-shaped p-type ring layer 8, a stopped layer 9, a stopper electrode 10, and a RESURF layer 11 for easing electrode field. An n-type diffusion layer 12 is diffused and formed on the p-type ring layer 8 and short-circuited to the p-type ring layer 8 by the electrode 13, and the electrode 13 is connected to the source electrode 5. Moreover, the n-type diffusion layer 14 is diffused and formed outside the n-type diffusion layer 12 and is short-circuited to the p-type ring layer 8 at an electrode 15.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は絶縁ゲート型ターンオフ
サイリスタや導電変調型トランジスタ（絶縁ゲート型バ
イポーラトランジスタ）等の電力用半導体装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor device such as an insulated gate type turn-off thyristor and a conduction modulation type transistor (insulated gate type bipolar transistor).

【０００２】[0002]

【従来の技術】図１１には電力用半導体装置の一つであ
る絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａ
ｔｅｄ Ｇａｔｅ Ｂｉｐａｌａｒ Ｔｒａｍｓｉｓｔ
ｏｒ：：ＩＧＢＴ）の素子断面図が示されている。2. Description of the Related Art FIG. 11 shows an insulated gate bipolar transistor (Insula) which is one of power semiconductor devices.
ted Gate Bipalar Tramsist
or :: IGBT) is shown.

【０００３】図中、ｎ^- 型基板２０１には、ｐ型ウェル
層２０２とｎ⁺ - ソース層２０３とｐ型ドレイン層２０
４が選択的に拡散形成され、ｐ型ウェル層２０２とｎ⁺
- ソース層２０３はソース電極２０５によって短絡され
ている。ｐ型ドレイン層２０４にはドレイン電極２０７
が接続され、これらとゲート電極２０６によってＩＧＢ
Ｔ素子領域が構成されている。それを取り囲むように、
リング状のｐ型リング層２０８とストッパー層２０９及
びストッパー電極２１０と、電界緩和のためのＲＥＳＵ
ＲＥ層２１１とによって、接合終端領域が形成されてい
る。In the figure, an n ^-- type substrate 201 is provided with a p-type well layer 202, an n ⁺ -source layer 203 and a p-type drain layer 20.
4 are selectively diffused to form the p-type well layer 202 and n ⁺
The source layer 203 is short-circuited by the source electrode 205. A drain electrode 207 is formed on the p-type drain layer 204.
Are connected to each other, and these are connected to the IGB by the gate electrode 206.
A T element region is formed. To surround it,
The ring-shaped p-type ring layer 208, the stopper layer 209 and the stopper electrode 210, and RESU for relaxing the electric field
A junction termination region is formed by the RE layer 211.

【０００４】この様な電力用半導体装置は、主に大電流
・高電圧スイッチング素子として利用されており、何ら
かの原因でドレイン電極２０７に過電圧や高ｄｖ／ｄｔ
が印加されても極力、誤点弧しない様に設計される。Such a power semiconductor device is mainly used as a large-current / high-voltage switching element, and an overvoltage or a high dv / dt is applied to the drain electrode 207 for some reason.
It is designed to prevent false firing as much as possible even when is applied.

【０００５】しかし、ドレイン電極２０７に印加できる
電圧やｄｖ／ｄｔにも物理的な限界があり、この限界値
を越えると、過電圧による降伏電流の急増やｄｖ／ｄｔ
による寄生サイリスタ構造のラッチアップ等の現象が発
生する。これらの現象は、様々な要因による半導体装置
内の不均一性のため局所的な現象であり、結果、その部
分の電流密度が異常に高くなってしまい、一旦これらの
現象が発生すると半導体装置は瞬間的に破壊する。However, there is a physical limit to the voltage and dv / dt that can be applied to the drain electrode 207. If this limit value is exceeded, the breakdown current will rapidly increase due to overvoltage, and dv / dt will increase.
A phenomenon such as latch-up of the parasitic thyristor structure occurs due to. These phenomena are local phenomena due to non-uniformity in the semiconductor device due to various factors, and as a result, the current density at that portion becomes abnormally high, and once these phenomena occur, the semiconductor device becomes Instantly destroy.

【０００６】また図１２は従来の絶縁ゲート型サイリス
タの素子構造の断面図が示されている。このサイリスタ
では、高抵抗のｎ型ベース層２２１の表面にｐ型ベース
層２２２が形成され、このｐ型ベース層２２２内には、
ｎ型エミッタ層２２３が選択的に形成されている。ま
た、ｎ型ベース層２２１の裏面には、高濃度のｎ型バッ
ファ層２２４を介してｐ型エミッタ層２２５が形成され
ている。ｎ型エミッタ層２２３には、カソード電極２２
６が、ｐ型エミッタ層２２５にはアノード電極２２７が
設けられ、サイリスタが構成される。FIG. 12 is a sectional view showing the device structure of a conventional insulated gate thyristor. In this thyristor, a p-type base layer 222 is formed on the surface of a high-resistance n-type base layer 221, and in the p-type base layer 222,
The n-type emitter layer 223 is selectively formed. A p-type emitter layer 225 is formed on the back surface of the n-type base layer 221 via a high-concentration n-type buffer layer 224. The n-type emitter layer 223 has a cathode electrode 22.
6, the p-type emitter layer 225 is provided with an anode electrode 227 to form a thyristor.

【０００７】ｐ型ベース層２２２の周辺部には、ｎ型エ
ミッタ層２２３とｐ型ベース層２２２及びｎ型ベース層
２２１で、ｐ型ベース層２２２の表面にｎチャネルが形
成されるようなＭＯＳＦＥＴを形成するために、ゲート
酸化膜２２８を介してターンオンゲート電極２２９が形
成される。In the peripheral portion of the p-type base layer 222, the n-type emitter layer 223, the p-type base layer 222, and the n-type base layer 221 form an n-channel on the surface of the p-type base layer 222. A turn-on gate electrode 229 is formed through the gate oxide film 228 in order to form

【０００８】所定距離離れて形成されたｐ型ベース層２
２２の間にｐ型ウェル層２３０を形成し、このｐ型ウェ
ル層２３０内にｎ型ソース層２３１と、このｎ型ソース
層２３１とｐ型ウェル層２３０を短絡するようなソース
電極２３２と、ｐ型高濃度層２３３を形成し、さらにゲ
ート酸化膜２３４を介してターンオフゲート電極２３５
と、ｎ型ドレイン層２３６と、このｎ型ドレイン層表面
にドレイン電極２３７を形成することによって、ターン
オフ用ＭＯＳＦＥＴを形成する。A p-type base layer 2 formed with a predetermined distance apart.
A p-type well layer 230 is formed between the n-type source layer 231 and the n-type source layer 231, and a source electrode 232 that short-circuits the n-type source layer 231 and the p-type well layer 230. A p-type high concentration layer 233 is formed, and a turn-off gate electrode 235 is formed via a gate oxide film 234.
The n-type drain layer 236 and the drain electrode 237 are formed on the surface of the n-type drain layer to form a turn-off MOSFET.

【０００９】ドレイン電極２３７は、電極２３８及びｐ
型高濃度層２３９を介してｐ型ベース層２２２に接続さ
れ、ソース電極２３２は、カソード電極２２６に接続さ
れている。The drain electrode 237 is connected to the electrodes 238 and p.
The source electrode 232 is connected to the p-type base layer 222 via the high-concentration layer 239, and the source electrode 232 is connected to the cathode electrode 226.

【００１０】一般的に、ｐ型ベース層２２２とｐ型ウェ
ル層２３０はコスト削減のため同時に拡散形成されるた
め、その深さ方向の不純物濃度分布及び拡散深さは同じ
になる。In general, the p-type base layer 222 and the p-type well layer 230 are simultaneously diffused to reduce the cost, so that the impurity concentration distribution and the diffusion depth in the depth direction are the same.

【００１１】この様な絶縁ゲート型サイリスタにおい
て、ターンオフゲート電極２３５に０或いは負の電圧を
印加したままターンオフゲート２２９に正の電圧を印加
すると、ｎ型エミッタ層２２３、ｐ型ベース層２２２、
ｎ型ベース層２２１、ｐ型エミッタ層２２５で構成され
るサイリスタが導通状態となる。In such an insulated gate thyristor, when a positive voltage is applied to the turn-off gate 229 while 0 or a negative voltage is applied to the turn-off gate electrode 235, the n-type emitter layer 223, the p-type base layer 222,
The thyristor composed of the n-type base layer 221 and the p-type emitter layer 225 becomes conductive.

【００１２】次にターンオフゲート電極２２５に正の電
圧を印加すると、ｐ型ベース層２２２がｐ型ウェル層２
３０内に形成されたＭＯＳＦＥＴ及びカソード電極２２
６を通してｎ型エミッタ層２２３と短絡されるため、ｎ
型エミッタ層２２３からｐ型ベース層２２２への電子注
入は止まり、電子はターンオフゲート電極２２９によっ
て形成されるチャネルによって直接ｎ型ベース層２２１
に注入される。Next, when a positive voltage is applied to the turn-off gate electrode 225, the p-type base layer 222 is changed to the p-type well layer 2.
MOSFET and cathode electrode 22 formed in 30
6 is short-circuited with the n-type emitter layer 223,
The electron injection from the p-type base layer 223 to the p-type base layer 222 is stopped, and the electrons are directly injected by the channel formed by the turn-off gate electrode 229.
Is injected into.

【００１３】次にこの状態でターンオフゲート電極２３
５に印加されている電圧を０或いは負にすると、ｎ型エ
ミッタ層２２３からの電子注入は全て止まるため、空乏
層がｐ型ベース層２２２とｎ型ベース層２２１による接
合Ｊ１と、ｐ型ウェル層２３０とｎ型ベース層２２１と
による接合Ｊ２から広がり、ターンオフが始まる。Next, in this state, the turn-off gate electrode 23
When the voltage applied to 5 is set to 0 or negative, all of the electron injection from the n-type emitter layer 223 is stopped, so that the depletion layer is a junction J1 formed by the p-type base layer 222 and the n-type base layer 221, and the p-type well. From the junction J2 between the layer 230 and the n-type base layer 221, the turn-off starts from the junction J2.

【００１４】しかし、上述の構造の絶縁ゲート型サイリ
スタでは、ターンオフの最中に何らかの原因によりアノ
ード電極２２７とカソード電極２２６間に過電圧が印加
されると、ｐ型ベース層２２２とｐ型ウェル層２３０は
深さ方向の不純物濃度分布と拡散深さが同じ為、接合Ｊ
１と接合Ｊ２が同時に降伏し、同じだけの降伏電流が、
それぞれｐ型ベース層２２２及びｐ型ウェル層２３０に
流れ込む。However, in the insulated gate thyristor having the above-described structure, if an overvoltage is applied between the anode electrode 227 and the cathode electrode 226 for some reason during turn-off, the p-type base layer 222 and the p-type well layer 230 are formed. Is the same as the impurity concentration distribution in the depth direction and the diffusion depth.
1 and the junction J2 breakdown at the same time, and the same breakdown current is
It flows into the p-type base layer 222 and the p-type well layer 230, respectively.

【００１５】ｐ型ベース層２２２に流れ込む電流がある
一定値より大きくなると、一担は止まっていたｎ型エミ
ッタ層２２３からの電子注入が再び始まり、ｎ型エミッ
タ層２２３、ｐ型ベース層２２２、ｎ型ベース層２２
１、ｐ型エミッタ層２２５で構成されるサイリスタが再
点弧し、この絶縁ゲート型ターンオフサイリスタが制御
不能になるという問題がある。When the current flowing into the p-type base layer 222 becomes larger than a certain value, the injection of electrons from the n-type emitter layer 223, which has stopped, resumes, and the n-type emitter layer 223, the p-type base layer 222, n-type base layer 22
1. There is a problem that the thyristor composed of the p-type emitter layer 225 is re-ignited and the insulated gate turn-off thyristor becomes uncontrollable.

【００１６】[0016]

【発明が解決しようとする課題】上述のごとく、従来の
ＩＧＢＴでは、過電圧や限界を越えたｄｖ／ｄｔが印加
されると瞬間的に破壊するという問題が、また絶縁ゲー
ト型シリスタでは再点弧するという問題があった。As described above, in the conventional IGBT, there is a problem that instantaneous breakdown occurs when overvoltage or dv / dt exceeding the limit is applied, and in the insulated gate thyristor, re-ignition occurs. There was a problem of doing.

【００１７】本発明はこの様な問題に鑑み、降伏電流の
増大や寄生サイリスタ構造の誤点弧が発生しても瞬間的
に破壊しなく、又再点弧もしない電力様半導体装置を提
供することを目的とする。In view of such a problem, the present invention provides a power-like semiconductor device which is not instantaneously destroyed even if the breakdown current increases or the parasitic thyristor structure is erroneously ignited and is not re-ignited. The purpose is to

【００１８】[0018]

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電力用半導体装置（請求項１）は、第１
導電型の高抵抗基板の第１の表面に、半導体素子領域と
第１の主電極が形成され、前記半導体素子領域を取り囲
むように、前記第１の主電極と接続された第１の第２導
電型高濃度層と、前記第１の第２導電型高濃度層から所
定距離外側に前記第１の第２導電型高濃度層を取り囲む
ように形成された第１の第１導電型高濃度層と、前記第
１の第１導電型高濃度層の表面に前記半導体素子領域を
取り囲むように形成された第１の電極と、前記第１の第
２導電型高濃度層と前記第１の第１導電型高濃度層の間
に形成された電界緩和領域と、による接合終端領域が形
成され、前記第１の表面と反対側の第２の表面には、第
２の第２導電型高濃度層と、第２の主電極が形成された
半導体電力用半導体装置において、前記第１の第２導電
型高濃度層に、前記素子領域を取り囲むように、選択的
に一つあるいは複数の第２の第１導電型高濃度層と、前
記第２の第１導電型高濃度層と前記第１の第２導電型高
濃度層と前記第１の主電極を短絡するような第２の電極
とが形成され、前記第２の第１導電型高濃度層と前記第
１の第２導電型高濃度層と前記第１導電の高抵抗基板と
前記第２の第２導電型高濃度層とで構成されるサイリス
タ構造のブレークオーバー電圧が、前記接合終端領域あ
るいは前記素子領域が破壊する電圧よりも低いことを特
徴とする。In order to achieve the above object, a power semiconductor device (claim 1) according to the present invention has a first structure.
A semiconductor element region and a first main electrode are formed on a first surface of a conductive high resistance substrate, and a first second electrode connected to the first main electrode so as to surround the semiconductor element region. A high concentration layer of conductivity type and a first high concentration layer of first conductivity type formed outside the first high concentration layer of second conductivity type by a predetermined distance so as to surround the first high concentration layer of second conductivity type. A layer, a first electrode formed on the surface of the first high-concentration layer of the first conductivity type so as to surround the semiconductor element region, the high-concentration layer of the first second conductivity type, and the first high concentration layer of the first conductivity type. A junction termination region is formed by an electric field relaxation region formed between the first-conductivity-type high-concentration layers, and a second second-conductivity-type high-concentration region is formed on the second surface opposite to the first surface. A semiconductor device for semiconductor power, comprising a concentration layer and a second main electrode, wherein: One or more second first-conductivity-type high-concentration layers selectively surrounding the element region, the second first-conductivity-type high-concentration layer, and the first second-conductivity-type high-concentration layer. And a second electrode that short-circuits the first main electrode, the second first-concentration-type high-concentration layer, the first second-conductivity-type high-concentration layer, and the first conductive layer. The breakover voltage of the thyristor structure composed of the high resistance substrate and the second high conductivity type second concentration layer is lower than the voltage at which the junction termination region or the element region is destroyed.

【００１９】また、本発明の他の電力用半導体装置（請
求項２）は、第１導電型の高抵抗基板の第１の表面に、
半導体素子領域と第１の主電極が形成され、前記半導体
素子領域を取り囲むように、前記第１の主電極と接続さ
れた第１の第２導電型高濃度層と、前記第１の第２導電
型高濃度層から所定距離外側に前記第１の第２導電型高
濃度層を取り囲むように形成された第１の第１導電型高
濃度層と、前記第１の第１第１導電型高濃度層の表面に
前記半導体素子領域を取り囲むように形成された第１の
電極と、前記第１の第２導電型高濃度層と前記第１の第
１導電型高濃度層の間に形成された電界緩和領域と、に
よる接合終端領域が形成され、前記第１の表面と反対側
の第２の表面には、第２の第２導電型高濃度層と、第２
の主電極が形成された半導体電力用半導体装置におい
て、前記第１の第２導電型高濃度層に、前記素子領域を
取り囲むように、選択的に一つあるいは複数の第２の第
１導電型高濃度層と、前記第２の第１導電型高濃度層と
前記第１の第２導電型高濃度層と前記第１の主電極を短
絡するような第２の電極とが形成され、前記第２の第１
導電型高濃度層の外側の前記第１の第２導電型高濃度層
領域に選択的に形成された第３の第１導電型高濃度層
と、前記第３の第１導電型高濃度層と前記第１の第２導
電型高濃度層を短絡し前記第１の電極を取り囲むように
形成された第３の電極と、による増幅段が形成されてい
ることを特徴とす る。According to another aspect of the present invention, there is provided a power semiconductor device (claim 2) in which the first surface of the high-resistance substrate of the first conductivity type is provided.
A semiconductor element region and a first main electrode are formed, and a first second conductivity type high-concentration layer connected to the first main electrode so as to surround the semiconductor element region, and the first second A first first-conductivity-type high-concentration layer formed so as to surround the first second conductivity-type high-concentration layer at a predetermined distance outside the conductivity-type high-concentration layer; and the first first first-conductivity type A first electrode formed on the surface of the high-concentration layer so as to surround the semiconductor element region, and formed between the first second-conductivity-type high-concentration layer and the first first-conductivity-type high-concentration layer. A junction termination region is formed by the formed electric field relaxation region, and a second second-conductivity-type high-concentration layer is formed on the second surface opposite to the first surface.
In the semiconductor power semiconductor device having the main electrode, the first high-concentration layer of the second conductivity type is selectively provided with one or more second conductivity types so as to surround the element region. A high-concentration layer, a second first-conductivity-type high-concentration layer, a first second-conductivity-type high-concentration layer, and a second electrode that short-circuits the first main electrode; and Second first
A third first-conductivity-type high-concentration layer selectively formed in the first second-conductivity-type high-concentration layer region outside the conductivity-type high-concentration layer, and the third first-conductivity-type high-concentration layer And a third electrode formed so as to short-circuit the first second conductivity type high-concentration layer and surround the first electrode, thereby forming an amplification stage.

【００２０】また、本発明の電力用半導体装置（請求項
３）は、前記電力用半導体装置（請求項２）の前記増幅
段が前記第１の第１導電型高濃度層に向かって直列に複
数段形成されていることを特徴とする。Further, in a power semiconductor device (claim 3) of the present invention, the amplification stage of the power semiconductor device (claim 2) is connected in series toward the first high-concentration layer of the first conductivity type. It is characterized in that a plurality of stages are formed.

【００２１】また、本発明の他の電力用半導体装置（請
求項４）は、前記電力用半導体装置（請求項２および請
求項３）の前記第３の第１導電型高濃度層が部分的に形
成され、前記第３の第１導電型高濃度層が部分的に形成
されている領域の降伏電圧が最も低いことを特徴とす
る。According to another aspect of the present invention, there is provided a power semiconductor device (claim 4) in which the third first conductivity type high concentration layer of the power semiconductor device (claims 2 and 3) is partially formed. And a region where the third high-concentration layer of the first conductivity type is partially formed has the lowest breakdown voltage.

【００２２】また、本発明の他の電力用半導体装置（請
求項５）は、前記電力用半導体装置（請求項１および請
求項２および請求項３および請求項４）の前記電界緩和
領域が、前記第１の第２導電型高濃度層に接した第２導
電型高濃度層であることを特徴とする。Further, in another power semiconductor device of the present invention (claim 5), the electric field relaxation region of the power semiconductor device (claims 1 and 2 and claim 3 and claim 4) is: The second conductivity type high concentration layer is in contact with the first second conductivity type high concentration layer.

【００２３】また、本発明の他の電力用半導体装置（請
求項６）は、前記電力用半導体装置（請求項２および請
求項３および請求項４）の前記電界緩和領域が、前記第
１の第２導電型高濃度層に接した第２導電型高濃度層で
あり、前記増幅段が前記電界緩和領域にも形成されてい
ることを特徴とする。Further, in another power semiconductor device (claim 6) of the present invention, the electric field relaxation region of the power semiconductor device (claims 2 and 3 and 4) is the first The second conductivity type high concentration layer is in contact with the second conductivity type high concentration layer, and the amplification stage is also formed in the electric field relaxation region.

【００２４】また、本発明の他の電力用半導体装置（請
求項７）は、前記電力用半導体装置（請求項１および請
求項２および請求項３および請求項４）の前記電界緩和
領域が、前記第１の第２導電型高濃度層を取り囲むよう
に選択的に形成された一つあるいは複数の第３の第２導
電型高濃度層で形成されていることを特徴とする。According to another aspect of the present invention, there is provided a power semiconductor device (claim 7) in which the electric field relaxation region of the power semiconductor device (claims 1 and 2 and claims 3 and 4) is: It is characterized by being formed of one or a plurality of third second-conductivity-type high-concentration layers selectively formed so as to surround the first second-conductivity-type high-concentration layer.

【００２５】また、本発明の他の電力用半導体装置（請
求項８）は、第１導電型のベース層と、前記第１導電型
ベース層の一方の面に形成された第２導電型エミッタ層
と、この第２導電型エミッタ層と反対側の前記第１導電
型ベース層の表面に複数個に分割されて選択的に形成さ
れた第２導電型ベース層と、この第２導電型ベース層の
表面に選択的に形成された第１導電型エミッタ層と、前
記第１導電型エミッタ層に形成された第１の主電極と、
前記第２導電型エミッタ層に形成された第２の主電極
と、を具備したサイリスタ構造を有し、前記複数の第２
導電型ベース層の間の前記第１導電型ベース層表面には
第２導電型ウェル層が選択的に形成され、前記第２導電
型ウェル層内にはダイオード、トランジスタ、或いは、
ＭＯＳＦＥＴの何れかにより構成される半導体装置が形
成され、前記第２導電型ウェル層内に形成された半導体
装置は所定の電極接続により前記サイリスタと電気的に
接続されており、前記第２導電型ベース層および前記第
２導電型ウェル層よりも降伏電圧が低い第１の第２導電
型層が前記第１導電型ベース層表面に形成され、前記第
１の第２導電型層は前記第１の主電極に接続されている
ことを特徴とする。According to another aspect of the present invention, there is provided a power semiconductor device (claim 8) in which a first conductivity type base layer and a second conductivity type emitter formed on one surface of the first conductivity type base layer. A layer, a second conductivity type base layer selectively formed on the surface of the first conductivity type base layer opposite to the second conductivity type emitter layer, and a second conductivity type base layer. A first conductivity type emitter layer selectively formed on the surface of the layer, and a first main electrode formed on the first conductivity type emitter layer,
A second main electrode formed on the second conductive type emitter layer, and a plurality of second thyristor structures.
A second conductivity type well layer is selectively formed on the surface of the first conductivity type base layer between the conductivity type base layers, and a diode, a transistor, or a second conductivity type well layer is formed in the second conductivity type well layer.
A semiconductor device including any one of MOSFETs is formed, and the semiconductor device formed in the second-conductivity-type well layer is electrically connected to the thyristor by a predetermined electrode connection. A first second conductivity type layer having a lower breakdown voltage than the base layer and the second conductivity type well layer is formed on the surface of the first conductivity type base layer, and the first second conductivity type layer is the first layer. It is connected to the main electrode of.

【００２６】[0026]

【作用】本発明（請求項１）によれば、この電力用半導
体装置の陽極に過電圧や高いｄｖ／ｄｔの変化が印加さ
れたとき、第２の第１導電型高濃度層と第１の第２導電
型高濃度層と第１導電型の高抵抗基板と第２の第２導電
型高濃度層とで構成されるサイリスタ構造のブレークオ
ーバー電圧が、接合終端領域あるいは前記素子領域が破
壊する電圧よりも低いために、前記接合終端領域や前記
素子領域に局所的な電流が流れる前に前記サイリスタ構
造がオン状態になり、それ以上の電圧が陰極と陽極間に
印加されるのを防ぐ。このとき、前記サイリスタ構造
は、素子領域を取り囲むように形成されているために、
サイリスタ構造を流れる電流は、前記素子領域を取り囲
むように均一に流れ、局所的な電流による半導体装置の
破壊を防ぐ。According to the present invention (Claim 1), when an overvoltage or a high dv / dt change is applied to the anode of this power semiconductor device, the second high concentration layer of the first conductivity type and the first high concentration layer of the first conductivity type are formed. The breakover voltage of the thyristor structure composed of the second-conductivity-type high-concentration layer, the first-conductivity-type high-resistance substrate, and the second second-conductivity-type high-concentration layer destroys the junction termination region or the element region. Since the voltage is lower than the voltage, the thyristor structure is turned on before a local current flows in the junction termination region and the device region, and a higher voltage is prevented from being applied between the cathode and the anode. At this time, since the thyristor structure is formed so as to surround the element region,
The current flowing through the thyristor structure uniformly flows so as to surround the element region, and prevents the semiconductor device from being destroyed by a local current.

【００２７】本発明（請求項２）によれば、この半導体
装置は第２の第１導電型高濃度層と第１の第２導電型高
濃度層と第１導電型の高抵抗基板と第２の第２導電型高
濃度層とで構成されるサイリスタ構造の外側の前記第１
の第２導電型高濃度層に、選択的に形成された第３の第
１導電型高濃度層と、前記第３の第１導電型高濃度層と
前記第１の第２導電型高濃度層を短絡し第１の電極を取
り囲む様に形成された第３の電極と、による増幅段が形
成されているために、何らかの原因で、この電力用半導
体装置の陽極に過電圧が印加され降伏電流が流れ始めて
も、この降伏電流は前記増幅段によって増幅され、この
降伏電流を増幅した電流は、前記サイリスタ構造を取り
囲むように形成された第３の電極により速やかに前記サ
イリスタ構造全体に供給され、これを均一にオン状態に
移行させる。結果、陽極電圧は急激に低下し、局所的な
電流による半導体装置の破壊を防ぐ。According to the present invention (claim 2), this semiconductor device includes a second high concentration layer of the first conductivity type, a first high concentration layer of the second conductivity type, a high resistance substrate of the first conductivity type, and The first outside of the thyristor structure composed of the second high conductivity type second conductivity type layer.
A third conductive type high-concentration layer selectively formed in the second conductive type high-concentration layer, the third first conductive type high-concentration layer, and the first second conductive type high-concentration layer. Since an amplification stage is formed by a third electrode formed so as to short-circuit the layer and surround the first electrode, an overvoltage is applied to the anode of this power semiconductor device for some reason and the breakdown current is caused. Even if the current starts to flow, the breakdown current is amplified by the amplification stage, and the current obtained by amplifying the breakdown current is promptly supplied to the entire thyristor structure by the third electrode formed so as to surround the thyristor structure, This is uniformly transferred to the ON state. As a result, the anode voltage drops sharply, preventing the semiconductor device from being destroyed by a local current.

【００２８】本発明（請求項３）によれば、前記電力用
半導体装置（請求項２）の増幅段の外側に、第１の第１
導電型高濃度層に向かって直列に複数段形成することに
より、さらに微小な降伏電流でも、これを検知し、前記
サイリスタ構造をオンさせることができ、この半導体の
破壊を防ぐ。According to the present invention (Claim 3), the first first device is provided outside the amplification stage of the power semiconductor device (Claim 2).
By forming a plurality of stages in series toward the high-conductivity-type layer, even a minute breakdown current can be detected and the thyristor structure can be turned on to prevent the semiconductor from being destroyed.

【００２９】本発明（請求項４）によれば、前記電力用
半導体装置（請求項２および３）の第３の第１導電型高
濃度層をある特定の領域に小さく形成し、この領域の耐
圧を、他の領域のそれよりも低く設計することにより、
より小さな降伏電流で前記サイリスタ構造をオンさせる
ことができ、この半導体装置の破壊を防ぐ。According to the present invention (claim 4), the third high-concentration layer of the first conductivity type of the power semiconductor device (claims 2 and 3) is formed in a small size in a specific region, and By designing the breakdown voltage lower than that of other areas,
The thyristor structure can be turned on with a smaller breakdown current, and the breakdown of the semiconductor device can be prevented.

【００３０】本発明（請求項５）によれば、前記電力用
半導体装置（請求項１および２および３および４）の電
界緩和領域を第１の第２導電型高濃度層に接した第２導
電型高濃度層で形成することにより、前記電力用半導体
装置（請求項１および２および３および４）と同様の効
果を得ることができる。According to the present invention (Claim 5), the electric field relaxation region of the power semiconductor device (Claims 1 and 2 and 3 and 4) is in contact with the first second conductivity type high concentration layer. By forming the conductive type high concentration layer, the same effect as that of the power semiconductor device (claims 1, 2 and 3 and 4) can be obtained.

【００３１】本発明（請求項６）によれば、前記電力用
半導体装置（請求項２および３および４）の電界緩和領
域を第１の第２導電型高濃度層に接した第２導電型低濃
度層で形成し、前記電界緩和領域にも前記増幅段を形成
することにより、より微小な降伏電流によって前記サイ
リスタ構造をオンさせることができ、この半導体装置の
破壊を防ぐ。According to the present invention (Claim 6), the electric field relaxation region of the power semiconductor device (Claims 2 and 3 and 4) is in contact with the first high-concentration layer of the second conductivity type. The thyristor structure can be turned on by a smaller breakdown current by forming the amplifying stage in the low-concentration layer and forming the amplification stage also in the electric field relaxation region, and the breakdown of the semiconductor device is prevented.

【００３２】本発明（請求項７）によれば、前記電力半
導体装置（請求項１および２および３および４）の電界
緩和領域を、第１の第２導電型高濃度層を取り囲むよう
に選択的に形成された一つあるいは複数の第３の第２導
電型高濃度層で形成することにより、前記電力用半導体
装置（請求項１および２および３および４）と同様の効
果を得ることができる。According to the present invention (claim 7), the electric field relaxation region of the power semiconductor device (claims 1 and 2 and 3 and 4) is selected so as to surround the first second conductivity type high concentration layer. It is possible to obtain the same effect as that of the power semiconductor device (claims 1 and 2 and 3 and 4) by forming one or a plurality of third high-concentration layers of the second conductivity type that are formed in a specific manner. it can.

【００３３】本発明（請求項８）によれば、第１の導電
型ｎ型、第２の導電型をｐ型としたものは図６の様にな
り、ここで、ターンオフの最中に何らかの原因で過電圧
がアノード電極７とカソード電極６の間に印加されて
も、接合Ｊ１、接合Ｊ２よりも接合Ｊ４の方が降伏電圧
に低く、降伏電流は全てｐ型拡散層２０に流れ込む。結
果、ｎ型エミッタ層からの電子の再注入は起こらず、こ
の絶縁ゲート型ターンオフサイリスタは制御不能状態に
は陥らない。According to the present invention (Claim 8), the first conductivity type n-type and the second conductivity type p-type are as shown in FIG. Even if an overvoltage is applied between the anode electrode 7 and the cathode electrode 6 due to the cause, the junction J4 has a lower breakdown voltage than the junctions J1 and J2, and all the breakdown current flows into the p-type diffusion layer 20. As a result, reinjection of electrons from the n-type emitter layer does not occur, and this insulated gate turn-off thyristor does not fall into an uncontrollable state.

【００３４】[0034]

【実施例】以下に本発明の実施例を説明する。また実施
例１〜４において同一のものを指す場合には同一の番号
を割り当てる。図１は本発明の第１の実施例に関わる、
第１導電型ｎ型、第２導電型ｐ型とした場合のＩＧＢＴ
の基本構成図である。Embodiments of the present invention will be described below. Further, in the first to fourth embodiments, the same numbers are assigned when they refer to the same. FIG. 1 relates to a first embodiment of the present invention,
IGBT with first conductivity type n-type and second conductivity type p-type
It is a basic block diagram of.

【００３５】ｎ^- 型基板１には、ｐ型ウェル層２とｎ⁺
- ソース層３とｐ型ドレイン層４が選択的に拡散形成さ
れ、ｐ型ウェル層２とｎ⁺ - ソース層３はソース電極５
によって短絡されている。ｐ型ドレイン層４にはドレイ
ン電極７が接続され、これらとゲート電極６によってＩ
ＧＢＴ素子領域が構成されている。それを取り囲むよう
に、リング状のｐ型リング層８とストッパー層９及びス
トッパー電極１０と、電界緩和のためのＲＥＳＵＲＦ層
１１とによって、接合終端領域が形成されている。ｐ型
リング層８には、ｎ型拡散層１２が拡散形成され、この
ｎ型拡散層１２は、電極１３によってｐ型リング層８と
短絡されている。ここで電極１３はソース電極５に接続
されている。さらに、ｎ型拡散層１２の外側には、ｎ型
拡散層１４が拡散形成され、このｎ型拡散層１４は電極
１５によってｐ型リング層８に短絡されている。この半
導体装置をソース側から見た全体図を図２に示す。ただ
し、ｐ型ウェル層２とｎ⁺ - ｓｏｕｒｃｅ層３およびソ
ース電極５、ゲート電極６は省略した。図中Ａ−Ａ’に
おける断面が図１となる。On the n ⁻ type substrate 1, the p type well layer 2 and n ⁺
-The source layer 3 and the p-type drain layer 4 are selectively diffused, and the p-type well layer 2 and the n ⁺ -source layer 3 are the source electrodes 5.
Shorted by. A drain electrode 7 is connected to the p-type drain layer 4, and these and the gate electrode 6 form I
A GBT element region is formed. A junction termination region is formed so as to surround it by the ring-shaped p-type ring layer 8, the stopper layer 9 and the stopper electrode 10, and the RESURF layer 11 for relaxing the electric field. An n-type diffusion layer 12 is diffused and formed in the p-type ring layer 8, and the n-type diffusion layer 12 is short-circuited with the p-type ring layer 8 by an electrode 13. Here, the electrode 13 is connected to the source electrode 5. Further, an n-type diffusion layer 14 is diffused and formed outside the n-type diffusion layer 12, and the n-type diffusion layer 14 is short-circuited to the p-type ring layer 8 by an electrode 15. An overall view of this semiconductor device as seen from the source side is shown in FIG. However, the p-type well layer 2, the n ⁺ -source layer 3, the source electrode 5, and the gate electrode 6 are omitted. The cross section taken along the line AA 'in the figure is shown in FIG.

【００３６】この半導体装置は、ｎ⁺ - ソース層３とｐ
型ウェル層２とｎ^- 型基板１とｐ型ドレイン層４で構成
される寄生サイリスタ構造と、ｎ型拡散層１２とｐ型リ
ング層８とｎ^- 型基板１とｐ型ドレイン層４で構成され
る寄生サイリスタ構造２を内蔵している。この様なＩＧ
ＢＴがオフ状態の時にドレイン電極７とソース電極５の
間に高いｄｖ／ｄｔの順方向の電圧が印加されると、大
きな変位電流がドレイン電極７とソース電極５間に流れ
る。この変位電流は、半導体装置内部ではドレイン電極
７- ｐ型ドレイン層４- ｎ^- 型基板１- ｐ型ウェル層２
- ソース電極５という経路１と、ドレイン電極７- ｐ型
ドレイン層４- ｎ^- 型基板１- ｐ型リング層８- 電極１
３- ソース電極５という経路２で流れる。この経路１及
び経路２を流れる変位電流とドレイン電圧との関係で、
前記寄生サイリスタ構造１および２がオン状態になるか
どうかが決定されるが、この半導体装置では、寄生サイ
リスタ構造２の方がサイリスタ構造１よりも常にさきに
オン状態になるように設計されているために、寄生サイ
リスタ構造１はオンしない。図２に示すように、寄生サ
イリスタ構造２は、素子領域を取り囲むようにリング状
に形成されている。かりに局所的に寄生サイリスタ構造
２がオンしたとしても、オン状態はリングに沿って速や
かに寄生サイリスタ構造２全体に広がり、局所的な電流
密度の上昇による半導体装置の破壊を防止することがで
きる。This semiconductor device has an n ⁺ -source layer 3 and p
Parasitic thyristor structure composed of n-type well layer 2, n ⁻ type substrate 1 and p type drain layer 4, and n type diffusion layer 12, p type ring layer 8, n ⁻ type substrate 1 and p type drain layer 4 The built-in parasitic thyristor structure 2 is provided. IG like this
When a high forward voltage of dv / dt is applied between the drain electrode 7 and the source electrode 5 when the BT is in the off state, a large displacement current flows between the drain electrode 7 and the source electrode 5. In the semiconductor device, the displacement current is generated by the drain electrode 7-p type drain layer 4-n ^- type substrate 1-p type well layer 2
-Path 1 called source electrode 5, drain electrode 7-p type drain layer 4-n ^- type substrate 1-p type ring layer 8-electrode 1
3-- Flows in the path 2 of the source electrode 5. Due to the relationship between the displacement current flowing through the path 1 and the path 2 and the drain voltage,
Whether or not the parasitic thyristor structures 1 and 2 are turned on is determined. In this semiconductor device, the parasitic thyristor structure 2 is designed to be always turned on earlier than the thyristor structure 1. Therefore, the parasitic thyristor structure 1 does not turn on. As shown in FIG. 2, the parasitic thyristor structure 2 is formed in a ring shape so as to surround the element region. Even if the parasitic thyristor structure 2 is locally turned on, the on-state quickly spreads along the ring over the entire parasitic thyristor structure 2, and it is possible to prevent the semiconductor device from being destroyed due to a local increase in current density.

【００３７】また、高いｄｖ／ｄｔの代わりに接合終端
領域の降伏電圧を越える過電圧が印加された場合には、
降伏電流がＲＥＳＵＲＥ層１１からｐ型リング層８を通
り、電極１３に流れ込む。このとき、ｎ型拡散層１４の
直下を降伏電流が流れると、この部分のｐ型リング層シ
ート抵抗Ｒ_s による電位差が発生し、ｐ型リング層８と
ｎ型拡散層１４の接合に０．７Ｖ以上の電圧が印加され
ると、ｎ型拡散層１４とｐ型リング層８とｎ^- 型基板１
とｐ型ドレイン層４で構成される寄生サイリスタ構造３
がオン状態になり、降伏電流よりもはるかに大きな電流
がドレイン電極７- ｐ型ドレイン層４- ｎ^- 型基板１-
ｐ型リング層８- ｎ型拡散層１４- 電極１５という経路
３で流れる。図２に示すように、電極１５はｎ型拡散層
１２を取り囲むように形成されており、かつｐ型リング
層８とも接続されている。すなわち、経路３電極１５に
流れ込んだ電流は、電極１５全体から均一にｐ型リング
層８に供給される。結果、この電極１５から均一に供給
された電流によって、寄生サイリスタ構造２は均一にオ
ン状態に移行することになり、局所的な電流密度の上昇
による半導体装置の破壊を防止することができる。When an overvoltage exceeding the breakdown voltage of the junction termination region is applied instead of high dv / dt,
The breakdown current flows from the RESURE layer 11 through the p-type ring layer 8 into the electrode 13. At this time, when a breakdown current flows just below the n-type diffusion layer 14, a potential difference is generated due to the p-type ring layer sheet resistance R _{s in} this portion, and the potential difference between the p-type ring layer 8 and the n-type diffusion layer 14 is 0. When a voltage of 7 V or more is applied, the n-type diffusion layer 14, the p-type ring layer 8 and the n ⁻ type substrate 1
Parasitic thyristor structure 3 composed of and p-type drain layer 4
Is turned on, and a current much larger than the breakdown current is generated. Drain electrode 7-p-type drain layer 4-n ^- type substrate 1-
The p-type ring layer 8-n-type diffusion layer 14-the electrode 15 flows through the path 3. As shown in FIG. 2, the electrode 15 is formed so as to surround the n-type diffusion layer 12, and is also connected to the p-type ring layer 8. That is, the current flowing into the path 3 electrode 15 is uniformly supplied to the p-type ring layer 8 from the entire electrode 15. As a result, the current uniformly supplied from the electrode 15 causes the parasitic thyristor structure 2 to be uniformly turned on, so that the semiconductor device can be prevented from being broken due to a local increase in current density.

【００３８】図３は、本発明の第２の実施例に関わる電
力用半導体素子のソース側表面から見た構造図である。
ここで、図中Ｂ−Ｂ’断面は図１となる。すなわち、本
実施例の電力用半導体装置が第１の実施例のそれと異な
る点は、ｎ型拡散層１４がリング状ではなく、短く部分
的に形成されていることと、このｎ型拡散層１４が形成
されている部分のｐ型リング層８がリングの外側に張り
出して形成されている点である。この様な構造の半導体
素子では、ｐ型リング層８が張り出している部分の接合
終端領域の耐圧がその他の領域と比較して低くなるた
め、何らかの原因で過電圧が印加されたときには降伏電
流がこの部分から流れ始める。したがって、これ以降は
第１の実施例の場合と同様に、寄生サイリスタ構造３が
オンすることによって流れる電流が、電極１５を介し
て、リング状に形成されている寄生サイリスタ構造２全
体に供給され、寄生サイリスタ構造２が均一にオン状態
に移行し、局所的な電流密度の上昇による半導体装置の
破壊を防止することができる。FIG. 3 is a structural view of the power semiconductor device according to the second embodiment of the present invention as seen from the surface on the source side.
Here, the BB 'cross section in the drawing is shown in FIG. That is, the power semiconductor device of the present embodiment is different from that of the first embodiment in that the n-type diffusion layer 14 is not ring-shaped but is partially formed in a short shape, and that the n-type diffusion layer 14 is formed. The point is that the p-type ring layer 8 in the portion where is formed is formed so as to project to the outside of the ring. In the semiconductor element having such a structure, the breakdown voltage of the junction termination region in the portion where the p-type ring layer 8 projects is lower than that in the other regions. Therefore, when an overvoltage is applied for some reason, a breakdown current is generated. Start flowing from the part. Therefore, after that, as in the case of the first embodiment, the current flowing when the parasitic thyristor structure 3 is turned on is supplied to the entire parasitic thyristor structure 2 formed in a ring shape via the electrode 15. As a result, the parasitic thyristor structure 2 is uniformly turned on, and it is possible to prevent the semiconductor device from being destroyed due to a local increase in current density.

【００３９】図４は、本発明の第３の実施例に関わる電
力用半導体素子の断面図である。本実施例の電力用半導
体装置が第１の実施例および第２の実施例のそれと異な
る点は、ＩＧＢＴセルがトレンチにより形成されている
点と、ｎ型拡散層１４と電極１５で構成される増段幅が
直列に複数段になり、ＲＥＳＵＲＦ層１１中にも形成さ
れている点である。この様な構造では、増幅段が複数段
になっているため、より微小な降伏電流でも上述のメカ
ニズムによって半導体装置を保護することができる。FIG. 4 is a sectional view of a power semiconductor device according to the third embodiment of the present invention. The power semiconductor device of this embodiment is different from that of the first and second embodiments in that the IGBT cell is formed by a trench and that it is composed of an n-type diffusion layer 14 and an electrode 15. This is that the width of the step is increased in series and is formed in the RESURF layer 11. In such a structure, since the number of amplification stages is plural, the semiconductor device can be protected by the above mechanism even with a smaller breakdown current.

【００４０】図５は本発明の第４の実施例に関わる電力
用半導体素子の断面図である。本実施例の電力用半導体
装置が第１の実施例のそれと異なる点は、電界緩和領域
がＲＥＳＵＲＦ層１１ではなく、複数のｐ型リング層１
７ガードリングで構成されている点である。この様な構
造の電力層半導体装置でも、第１の実施例と同様の効果
を得ることができる。FIG. 5 is a sectional view of a power semiconductor device according to the fourth embodiment of the present invention. The power semiconductor device of this embodiment is different from that of the first embodiment in that the electric field relaxation region is not the RESURF layer 11 but a plurality of p-type ring layers 1.
It is composed of 7 guard rings. Even in the power layer semiconductor device having such a structure, the same effect as that of the first embodiment can be obtained.

【００４１】次に図６〜図１０を用いて本発明の他の実
施例を説明する。尚図６〜図１０において同一のものを
指す場合には同一の番号を割り当てる。図６は本発明の
第１導電型をｎ型、第２導電型をｐ型とした場合の絶縁
ゲート型ターンオフサイリスタの基本構成図である。Next, another embodiment of the present invention will be described with reference to FIGS. 6 to 10, the same numbers are assigned when referring to the same things. FIG. 6 is a basic configuration diagram of an insulated gate type turn-off thyristor in the case where the first conductivity type is n type and the second conductivity type is p type according to the present invention.

【００４２】高抵抗のｎ型ベース層１０１の表面にｐ型
ベース層１０２が形成され、このｐ型ベース層１０２内
には、ｎ型エミッタ層１０３が選択的に形成されてい
る。また、ｎ型ベース層１０１の裏面には、高濃度のｎ
型バッファ層１０４を介してｐ型エミッタ層１０５が形
成されている。ｎ型エミッタ層１０３には、カソード電
極１０６が、ｐ型エミッタ層１０５にはアノード電極１
０７が設けられ、サイリスタが構成される。A p-type base layer 102 is formed on the surface of a high-resistance n-type base layer 101, and an n-type emitter layer 103 is selectively formed in the p-type base layer 102. On the back surface of the n-type base layer 101, a high concentration of n
A p-type emitter layer 105 is formed via the type buffer layer 104. The n-type emitter layer 103 has a cathode electrode 106, and the p-type emitter layer 105 has an anode electrode 1.
07 is provided to form a thyristor.

【００４３】ｐ型ベース層１０２の周辺部には、ｎ型エ
ミッタ層１０３とｐ型ベース層１０２及びｎ型ベース層
１０１で、ｐ型ベース層１０２の表面にチャネルが形成
されるようなＭＯＳＦＥＴを形成するために、ゲート酸
化膜１０８を介してターンオンゲート電極１０９が形成
される。In the peripheral portion of the p-type base layer 102, a MOSFET in which a channel is formed on the surface of the p-type base layer 102 by the n-type emitter layer 103, the p-type base layer 102 and the n-type base layer 101. For formation, the turn-on gate electrode 109 is formed via the gate oxide film 108.

【００４４】所定距離離れて形成されたｐ型ベース層１
０２の間に、ｐ型ウェル層１１０とｐ型拡散層１２０を
形成し、このｐ型拡散層１２０は降伏電圧がｐ型ウェル
層１１０およびｐ型ベース層１０２よりも低くなるよう
に拡散深さと幅が調節されており電極１２１を介してカ
ソード電極１０６と接続されている。P-type base layer 1 formed with a predetermined distance
02, a p-type well layer 110 and a p-type diffusion layer 120 are formed, and the p-type diffusion layer 120 has a diffusion depth and a diffusion depth that are lower than those of the p-type well layer 110 and the p-type base layer 102. The width is adjusted and it is connected to the cathode electrode 106 through the electrode 121.

【００４５】また、このｐ型ウェル層１１０内には、ｎ
型ソース層１１１と、このｎ型ソース層１１１とｐ型ウ
ェル層１１０を短絡するようなソース電極１１２と、ｐ
型高濃度層１１３とを形成し、されにゲート酸化膜１１
４を介してターンオフゲート電極１１５と、ｎ型ドレイ
ン層１１６と、このｎ型ドレイン層表面にドレイン電極
１１７とを形成することによって、ターンオフ用ＭＯＳ
ＦＥＴを形成する。In the p-type well layer 110, n
Type source layer 111, a source electrode 112 that short-circuits the n type source layer 111 and the p type well layer 110, and p
A high concentration layer 113 is formed, and then the gate oxide film 11 is formed.
The turn-off gate electrode 115, the n-type drain layer 116, and the drain electrode 117 are formed on the surface of the n-type drain layer through the turn-off gate electrode 115.
Form the FET.

【００４６】ドレイン電極１１７は、電極１１８及びｐ
型高濃度層１１９を介してｐ型ベース層１０２に接続さ
れ、ソース電極１１２は、カソード電極１１６に接続さ
れている。The drain electrode 117 is the electrode 118 and p.
It is connected to the p-type base layer 102 via the high-concentration layer 119, and the source electrode 112 is connected to the cathode electrode 116.

【００４７】ここで、ターンオフの最中に何らかの原因
で過電圧がアノード電極１１７とカソード電極１１６の
間に印加されても、接合Ｊ４の方が降伏電圧が低く、降
伏電流は全てｐ型拡散層１２０に流れ込む。結果、ｎ型
エミッタ層１０３からの電子の再注入が起こらず、この
絶縁ゲーソ型ターンオフサイリスタは制御不能状態には
陥らない。Here, even if an overvoltage is applied between the anode electrode 117 and the cathode electrode 116 for some reason during turn-off, the junction J4 has a lower breakdown voltage, and the breakdown current is all p-type diffusion layer 120. Flow into. As a result, reinjection of electrons from the n-type emitter layer 103 does not occur, and this insulated gyso type turn-off thyristor does not fall into an uncontrollable state.

【００４８】図７は、図６の変形を示す素子構成図であ
る。図６の実施例の構成図と異なる点は、高濃度ｎ型バ
ッファ層１１４がないことと、ｐ型拡散層１２０がな
く、ｐ型高濃度層１１３がｐ型ベース層１０２とｐ型ウ
ェル層１１０のそれよりも深く拡散形成されている点で
ある。このときのｐ型高濃度層１１３の幅は、ｐ型ウェ
ル層よりも降伏電圧が低くなるように決定する。FIG. 7 is an element configuration diagram showing a modification of FIG. The difference from the configuration diagram of the embodiment of FIG. 6 is that there is no high-concentration n-type buffer layer 114, there is no p-type diffusion layer 120, and the p-type high-concentration layer 113 is a p-type base layer 102 and a p-type well layer. The point is that the diffusion is formed deeper than that of 110. The width of the p-type high concentration layer 113 at this time is determined so that the breakdown voltage is lower than that of the p-type well layer.

【００４９】このような構造で、ターンオフの最中に何
らかの原因によってアノード電極１０７とカソード電極
１０６との間に過電圧が印加されると、ｐ型高濃度層１
１３とｎ型ベース層１０１との接合Ｊ３の降伏電圧が他
の接合に比べて最も低いため、降伏電流はｐ型高濃度層
１１３に全て流れ込む。さらにｐ型高濃度層１１３の抵
抗はｐ型ウェル層１１０よりも低いために、降伏電流は
全てｐ型高濃度層１１３中を流れてカソード電極１０６
に流れ込み、ｎ型エミッタ層１０１からの電子注入のほ
かにｐ型ウェル層１１０内のｎ型ソース層１１１あるい
はｎ型ドレイン層１１６と、ｐ型ウェル層１１０、ｎ型
ベース層１０１、ｐ型エミッタ層１０５とで構成される
寄生サイリスタの誤動作も防止できる。With such a structure, when an overvoltage is applied between the anode electrode 107 and the cathode electrode 106 for some reason during turn-off, the p-type high concentration layer 1 is formed.
Since the breakdown voltage of the junction J3 between 13 and the n-type base layer 101 is the lowest as compared with the other junctions, the breakdown current flows into the p-type high concentration layer 113 entirely. Furthermore, since the resistance of the p-type high concentration layer 113 is lower than that of the p-type well layer 110, all the breakdown current flows through the p-type high concentration layer 113 and the cathode electrode 106.
To the n-type source layer 111 or the n-type drain layer 116 in the p-type well layer 110, the p-type well layer 110, the n-type base layer 101, and the p-type emitter in addition to the electron injection from the n-type emitter layer 101. A malfunction of the parasitic thyristor formed with the layer 105 can also be prevented.

【００５０】ここで、ターンオフの最中に何らかの原因
で過電圧がアノード電極１０７とカソード電極１０６の
間に印加されても、ｐ型ウェル層１１０の方がｐ型ベー
ス層１０２よりも深く形成されているために、接合Ｊ１
よりも接合Ｊ２の方が降伏電圧が低く、降伏電流は全て
ｐ型ウェル層１１０に流れ込む。結果、ｎ型エミッタ層
１０３からの電子の再注入は起こらず、この絶縁ゲート
型ターンオフサイリスタは制御不能状態には陥らない。Here, even if an overvoltage is applied between the anode electrode 107 and the cathode electrode 106 for some reason during turn-off, the p-type well layer 110 is formed deeper than the p-type base layer 102. To join the joint J1
The breakdown voltage of the junction J2 is lower than that of the junction J2, and all the breakdown current flows into the p-type well layer 110. As a result, reinjection of electrons from the n-type emitter layer 103 does not occur, and this insulated gate turn-off thyristor does not fall into an uncontrollable state.

【００５１】図８は本発明の他の実施例の構成図であ
る。高抵抗のｎ型ベース層１３１の表面にｐ型ベース層
１３２が形成され、このｐ型ベース層１３２内には、ｎ
型エミッタ層１３３が選択的に形成されている。また、
ｎ型ベース層１３１の裏面には、ｐ型エミッタ層１３５
が形成されている。ｎ型エミッタ層１３３は、電極１３
６が、ｐ型エミッタ層１３５にはアノード電極１３７が
設けられ、サイリスタが構成される。FIG. 8 is a block diagram of another embodiment of the present invention. A p-type base layer 132 is formed on the surface of the high-resistance n-type base layer 131, and n is formed in the p-type base layer 132.
The type emitter layer 133 is selectively formed. Also,
On the back surface of the n-type base layer 131, the p-type emitter layer 135
Are formed. The n-type emitter layer 133 has the electrode 13
6, an anode electrode 137 is provided on the p-type emitter layer 135 to form a thyristor.

【００５２】ｐ型ベース層１３２の周辺部には、ｎ型エ
ミッタ層１３３とｐ型ベース層１３２及びｎ型ベース層
１３１で、ｐ型ベース層１３２の表面にｎチャネルが形
成されるようなＭＯＳＦＥＴを形成するために、ゲート
酸化膜１３８を介してターンオンゲート電極１３９が形
成される。In the periphery of the p-type base layer 132, the n-type emitter layer 133, the p-type base layer 132, and the n-type base layer 131 are formed so that an n-channel is formed on the surface of the p-type base layer 132. A turn-on gate electrode 139 is formed through the gate oxide film 138 to form the semiconductor layer.

【００５３】所定距離離れて形成されたｐ型ベース層１
３２の間にｐ型ウェル層１４０を形成し、このｐ型ウェ
ル層１４０内にｎ型ソース層１４１と、このｎ型ソース
層１４１とｐ型ウェル層１４０を短絡するようにカソー
ド電極１４２と、ｐ型ベース層１３２及びｐ型ウェル層
１４０よりも深いｐ型高濃度層１４３とを形成し、さら
にゲート酸化膜１４４を介してターンオフゲート電極１
４５と、ｎ型ドレイン層１４６と、このｎ型ドレイン層
表面にドレイン電極１４７とを形成することによって、
ターンオフ用ＭＯＳＦＥＴを形成する。またドレイン電
極１４７は、電極１３６に接続されている。P-type base layer 1 formed a predetermined distance apart
A p-type well layer 140 is formed between 32, an n-type source layer 141 in the p-type well layer 140, and a cathode electrode 142 that short-circuits the n-type source layer 141 and the p-type well layer 140. The p-type base layer 132 and the p-type well layer 140 and a p-type high-concentration layer 143 deeper than the p-type well layer 140 are formed.
45, the n-type drain layer 146, and the drain electrode 147 on the surface of the n-type drain layer,
A turn-off MOSFET is formed. The drain electrode 147 is connected to the electrode 136.

【００５４】この構造で、ターンオフの最中に何らかの
原因で過電圧がアノード電極１３７とカソード電極１４
２の間に印加されると、最も深く拡散形成されているｐ
型高濃度層１４３とｎ型ベース層１３１との接合が、最
も早く降伏する。その結果、降伏電流は全てｐ型高濃度
層１４３を通してカソード電極１４２に流れ込み、ｐ型
ウェル層１４０内のｎ型ソース層１４１あるいはｎ型ド
レイン層１４６と、ｐ型ウェル層１４０、ｎ型ベース層
１３１、ｐ型エミッタ層１３５とで構成されるサイリス
タは動作せず、この絶縁ゲート型ターンオフサイリスタ
は制御不能に陥ることはない。With this structure, during turn-off, an overvoltage may be generated by the anode electrode 137 and the cathode electrode 14 for some reason.
When applied between 2 and p
The junction between the high-concentration layer 143 and the n-type base layer 131 yields the earliest. As a result, all the breakdown currents flow into the cathode electrode 142 through the p-type high concentration layer 143, and the n-type source layer 141 or the n-type drain layer 146 in the p-type well layer 140, the p-type well layer 140, and the n-type base layer. The thyristor constituted by 131 and the p-type emitter layer 135 does not operate, and this insulated gate turn-off thyristor does not fall out of control.

【００５５】図９は、本発明の他の実施例に関わる素子
構成図である。図７の実施例と異なる点は、ｐ型ベース
層１０２とｐ型ウェル層１１０が接触して形成されてい
る点である。このような構造でも図６の実施例と同様の
効果を得ることができる。FIG. 9 is an element configuration diagram according to another embodiment of the present invention. The difference from the embodiment of FIG. 7 is that the p-type base layer 102 and the p-type well layer 110 are formed in contact with each other. With such a structure, the same effect as that of the embodiment of FIG. 6 can be obtained.

【００５６】図１０は、本発明の他の実施例に関わる素
子構成図である。図８の実施例と異なる点は、ｐ型ベー
ス層１３２とｐ型ウェル層１４０が接触して形成されて
いる点である。このような構造でも図８の実施例と同様
の効果を得ることができる。FIG. 10 is an element configuration diagram according to another embodiment of the present invention. The difference from the embodiment of FIG. 8 is that the p-type base layer 132 and the p-type well layer 140 are formed in contact with each other. With such a structure, the same effect as that of the embodiment of FIG. 8 can be obtained.

【００５７】[0057]

【発明の効果】以上説明したように本発明（図１〜図
５）によれば、第１の第２導電型高濃度層内に、接合終
端領域あるいは前記素子領域が破壊する前にオン状態に
なる寄生サイリスタ構造を設けることにより、陽極に過
電圧および高ｄｖ／ｄｔが印加されても破壊しない半導
体装置を実現できるようになる。As described above, according to the present invention (FIGS. 1 to 5), in the first high concentration second conductivity type layer, the junction termination region or the element region is turned on before being destroyed. By providing such a parasitic thyristor structure, it becomes possible to realize a semiconductor device which is not destroyed even when an overvoltage and a high dv / dt are applied to the anode.

【００５８】また本発明の電力用半導体装置の絶縁ゲー
ト型ターンオフサイリスタ（図６〜図１０）によれば、
高抵抗のｎ型ベース層１０１の表面にｐ型ベース層１０
２が形成され、このｐ型ベース層１０２内には、ｎ型エ
ミッタ層１０３が選択的に形成され、ｎ型ベース層１０
１の裏面には、高濃度のｎ型バッファ層１０４を介して
ｐ型エミッタ層１０６が形成され、ｎ型エミッタ層１０
３には、カソード電極１０６が、ｐ型エミッタ層１０５
にはアノード電極１０７が設けられ、サイリスタが構成
され、ｐ型ベース層１０２の周辺部には、ｎ型エミッタ
層１０３とｐ型ベース層１０２及びｎ型ベース層１０１
で、ｐ型ベース層１０２の表面にｎチャネルが形成され
るようなＭＯＳＦＥＴを形成するために、ゲート酸化膜
１０８を介してターンオンゲート電極１０９が形成さ
れ、所定距離離れて形成されたｐ型ベース層１０２の間
に、ｐ型ウェル層１１０とｐ型拡散層１２０を形成し、
このｐ型拡散層１２０は降伏電圧がｐ型ウェル層１１０
およびｐ型ベース層１０１よりも低くなるように拡散深
さと幅が調節されており、電極１２１を介してカソード
電極１０６と接続され、また、このｐ型ウェル層１１０
内には、ｎ型ソース層１１１と、このｎ型ソース層１１
１とｐ型ウェル層１１０を短絡するようなソース電極１
１２と、ｐ型高濃度層１１３とを形成し、さらにゲート
酸化膜１１４を介してターンオフゲート電極１１５と、
ｎ型ドレイン層１１６と、このｎ型ドレイン層表面にド
レイン電極１１７とを形成することによって、ターンオ
フ用ＭＯＳＦＥＴが形成され、ドレイン電極１１７は、
電極１１８及び１１７とを形成することによって、ター
ンオフ用ＭＯＳＦＥＴが形成され、ドレイン電極１１７
は、電極１１８及びｐ型高濃度層１１９を介してｐ型ベ
ース層１０２に接続され、ソース電極１１２は、カソー
ド電極１０６に接続されているような絶縁ゲート型ター
ンオフサイリスタにおいて、ターンオフの最中に何らか
の原因で過電圧がアノード電極１０７とカソード電極１
０６の間に印加されても、接合Ｊ４の方が降伏電圧が低
く、降伏電流は全てｐ型拡散層１２０に流れ込むため、
ｎ型エミッタ層１０３からの電子の再注入は起こらず、
この絶縁ゲート型ターンオフサイリスタは制御不能状態
には陥らない。Further, according to the insulated gate type turn-off thyristor (FIGS. 6 to 10) of the power semiconductor device of the present invention,
The p-type base layer 10 is formed on the surface of the high-resistance n-type base layer 101.
2 is formed, and the n-type emitter layer 103 is selectively formed in the p-type base layer 102.
On the back surface of No. 1, a p-type emitter layer 106 is formed via a high-concentration n-type buffer layer 104.
3, the cathode electrode 106 is the p-type emitter layer 105.
An anode electrode 107 is provided in the thyristor, and the n-type emitter layer 103, the p-type base layer 102, and the n-type base layer 101 are provided around the p-type base layer 102.
Then, in order to form a MOSFET in which an n-channel is formed on the surface of the p-type base layer 102, a turn-on gate electrode 109 is formed via a gate oxide film 108, and the p-type base is formed a predetermined distance away. A p-type well layer 110 and a p-type diffusion layer 120 are formed between the layers 102,
The p-type diffusion layer 120 has a breakdown voltage of the p-type well layer 110.
The diffusion depth and width are adjusted so as to be lower than that of the p-type base layer 101, and the p-type well layer 110 is connected to the cathode electrode 106 through the electrode 121.
Inside the n-type source layer 111 and the n-type source layer 11
1 and the source electrode 1 for short-circuiting the p-type well layer 110
12 and a p-type high-concentration layer 113, and a turn-off gate electrode 115 via a gate oxide film 114,
A turn-off MOSFET is formed by forming the n-type drain layer 116 and the drain electrode 117 on the surface of the n-type drain layer, and the drain electrode 117 is
By forming the electrodes 118 and 117, a turn-off MOSFET is formed, and the drain electrode 117 is formed.
Is connected to the p-type base layer 102 via the electrode 118 and the p-type high-concentration layer 119, and the source electrode 112 is connected to the cathode electrode 106 in an insulated gate turn-off thyristor during turn-off. For some reason, overvoltage causes an anode electrode 107 and a cathode electrode 1.
Even when applied during 06, the junction J4 has a lower breakdown voltage and all the breakdown current flows into the p-type diffusion layer 120.
Reinjection of electrons from the n-type emitter layer 103 does not occur,
This insulated gate turn-off thyristor does not go out of control.

【００５９】また、ｐ型拡散層１２０を形成する代わり
に、ｐ型高濃度層１１３をｐ型ベース層１０２及びｐ型
ウェル層１１０よりも降伏電圧が低くなるように形成し
ても、同様の効果が得られる。またそのときｐ型ベース
層１０２とｐ型ウェル層１１０が接触して形成されてい
ても同様である。Also, instead of forming the p-type diffusion layer 120, the p-type high-concentration layer 113 may be formed to have a breakdown voltage lower than those of the p-type base layer 102 and the p-type well layer 110. The effect is obtained. Further, at that time, the same applies even if the p-type base layer 102 and the p-type well layer 110 are formed in contact with each other.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の実施例を示す概略図FIG. 1 is a schematic view showing an embodiment of the present invention.

【図２】 本発明の実施例を示す概略図FIG. 2 is a schematic view showing an embodiment of the present invention.

【図３】 本発明の実施例を示す概略図FIG. 3 is a schematic view showing an embodiment of the present invention.

【図４】 本発明の実施例を示す概略図FIG. 4 is a schematic diagram showing an embodiment of the present invention.

【図５】 本発明の実施例を示す概略図FIG. 5 is a schematic diagram showing an embodiment of the present invention.

【図６】 本発明の実施例を示す概略図FIG. 6 is a schematic diagram showing an embodiment of the present invention.

【図７】 本発明の実施例を示す概略図FIG. 7 is a schematic diagram showing an embodiment of the present invention.

【図８】 本発明の実施例を示す概略図FIG. 8 is a schematic view showing an embodiment of the present invention.

【図９】 本発明の実施例を示す概略図FIG. 9 is a schematic view showing an embodiment of the present invention.

【図１０】 本発明の実施例を示す概略図FIG. 10 is a schematic view showing an embodiment of the present invention.

【図１１】 従来例を示す概略図FIG. 11 is a schematic view showing a conventional example.

【符号の説明】[Explanation of symbols]

１…ｎ^- 型基板 ２…ｐ型ウェル層 ３…ｎ⁺ - ソース層 ４…ｐ型ドレイン層 ５…ソース電極 ６…ゲート電極 ７…ドレイン電極 ８…ｐ型リング層 ９…ストッパー層 １０…ストッパー電極 １１…ＲＥＳＵＲＦ層 １２…ｎ型拡散層 １３…電極 １６…トレンチ酸化膜 １０１…ｎ型ベース層 １０２…ｐ型ベース層 １０３…ｎ型エミッタ層 １０４…ｎ型バッファ層 １０５…ｐ型エミッタ層 １０６…カソード電極 １０７…アノード電極 １０８…ゲート酸化膜 １０９…ターンオン用ゲート電極 １１０…ｐ型ウェル層 １１１…ｎ型ソース層 １１２…ソース電極 １１３…ｐ型高濃度層 １１４…ゲート酸化膜 １１５…ターンオフ用ゲート電極 １１６…ｎ型ドレイン層 １１７…ドレイン電極 １１８…電極 １２０…ｐ型拡散層 Ｊ１〜Ｊ４…接合DESCRIPTION OF SYMBOLS 1 ... n ^- type substrate 2 ... p-type well layer 3 ... n ⁺ -source layer 4 ... p-type drain layer 5 ... source electrode 6 ... gate electrode 7 ... drain electrode 8 ... p-type ring layer 9 ... stopper layer 10 ... stopper Electrode 11 ... RESURF layer 12 ... n type diffusion layer 13 ... electrode 16 ... trench oxide film 101 ... n type base layer 102 ... p type base layer 103 ... n type emitter layer 104 ... n type buffer layer 105 ... p type emitter layer 106 ... Cathode electrode 107 ... Anode electrode 108 ... Gate oxide film 109 ... Turn-on gate electrode 110 ... P-type well layer 111 ... N-type source layer 112 ... Source electrode 113 ... P-type high concentration layer 114 ... Gate oxide film 115 ... Turn-off Gate electrode 116 ... N-type drain layer 117 ... Drain electrode 118 ... Electrode 120 ... P-type diffusion layer J1-J4 ... Junction

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】第１導電型の高抵抗基板の第１の表面に、 半導体素子領域と第１の主電極が形成され、 前記半導体素子領域を取り囲むように、 前記第１の主電極と接続された第１の第２導電型高濃度
層と、 前記第１の第２導電型高濃度層から所定距離外側に前記
第１の第２導電型高濃度層を取り囲むように形成された
第１の第１導電型高濃度層と、 前記第１の第１導電型高濃度層の表面に前記半導体素子
領域を取り囲むように形成された第１の電極と、 前記第１の第２導電型高濃度層と前記第１の第１導電型
高濃度層の間に形成された電界緩和領域と、 による接合終端領域が形成され、 前記第１の表面と反対側の第２の表面には、 第２の第２導電型高濃度層と、 第２の主電極が形成された半導体電力用半導体装置にお
いて、 前記第１の第２導電型高濃度層に、 前記素子領域を取り囲むように、 選択的に一つあるいは複数の第２の第１導電型高濃度層
と、 前記第２の第１導電型高濃度層と前記第１の第２導電型
高濃度層と前記第１の主電極を短絡するような第２の電
極と、 が形成され、 前記第２の第１導電型高濃度層と前記第１の第２導電型
高濃度層と前記第１導電型の高抵抗基板と前記第２の第
２導電型高濃度層とで構成されるサイリスタ構造のブレ
ークオーバー電圧が、 前記接合終端領域あるいは前記素子領域が破壊する電圧
よりも低いことを特徴とする電力用半導体装置。1. A semiconductor element region and a first main electrode are formed on a first surface of a high-resistance substrate of a first conductivity type, and are connected to the first main electrode so as to surround the semiconductor element region. And a first high-concentration layer of the second conductivity type, and a first high-concentration layer of the second conductivity type, the first high-concentration layer of the second conductivity type surrounding the first high-concentration layer of the second conductivity type by a predetermined distance. A first conductivity type high concentration layer, a first electrode formed on the surface of the first first conductivity type high concentration layer so as to surround the semiconductor element region, and the first second conductivity type high concentration layer. A junction termination region is formed by an electric field relaxation region formed between a concentration layer and the first high-concentration layer of the first conductivity type, and a second surface opposite to the first surface has a second surface. A second conductive type high concentration layer and a second main electrode, wherein In the second conductivity type high concentration layer, one or more second first conductivity type high concentration layers are selectively formed so as to surround the element region, the second first conductivity type high concentration layer and the second conductivity type high concentration layer. And a second electrode that short-circuits the first second-conductivity-type high-concentration layer and the first main electrode, the second first-conductivity-type high-concentration layer and the first second-conductivity are formed. The breakover voltage of the thyristor structure composed of the high-concentration type layer, the high-conductivity substrate of the first conductivity type, and the second high-concentration layer of the second conductivity type destroys the junction termination region or the element region. A power semiconductor device characterized by being lower than a voltage. 【請求項２】第１導電型の高抵抗基板の第１の表面に、 半導体素子領域と第１の主電極が形成され、 前記半導体素子領域を取り囲むように、 前記第１の主電極と接続された第１の第２導電型高濃度
層と、 前記第１の第２導電型高濃度層から所定距離外側に前記
第１の第２導電型高濃度層を取り囲むように形成された
第１の第１導電型高濃度層と、 前記第１の第１導電型高濃度層の表面に前記半導体素子
領域を取り囲むように形成された第１の電極と、 前記第１の第２導電型高濃度層と前記第１の第１導電型
高濃度層との間に形成された電界緩和領域と、 による接合終端領域が形成され、 前記第１の表面と反対側の第２の表面には、 第２の第２導電型高濃度層と、第２の主電極が形成され
た半導体電力用半導体装置において、 前記第１の第２導電型高濃度層に、 前記素子領域を取り囲むように、 選択的に一つあるいは複数の第２の第１導電型高濃度層
と、 前記第２の第１導電型高濃度層と前記第１の第２導電型
高濃度層と前記第１の主電極を短絡するような第２の電
極と、 が形成され、 前記第２の第１導電型高濃度層の外側の前記第１の第２
導電型高濃度層領域に選択的に形成された第３の第１導
電型高濃度層と、 前記第３の第１導電型高濃度層と前記第１の第２導電型
高濃度層を短絡し前記第１の電極を取り囲むように形成
された第３の電極と、 による増幅段が形成されていることを特徴とする電力用
半導体装置。2. A semiconductor element region and a first main electrode are formed on a first surface of a high-resistance substrate of a first conductivity type, and are connected to the first main electrode so as to surround the semiconductor element region. And a first high-concentration layer of the second conductivity type, and a first high-concentration layer of the second conductivity type, the first high-concentration layer of the second conductivity type surrounding the first high-concentration layer of the second conductivity type by a predetermined distance. A first conductivity type high concentration layer, a first electrode formed on the surface of the first first conductivity type high concentration layer so as to surround the semiconductor element region, and the first second conductivity type high concentration layer. A junction termination region is formed by an electric field relaxation region formed between a concentration layer and the first high concentration layer of the first conductivity type, and a second surface opposite to the first surface, A semiconductor device for semiconductor power, comprising a second second-conductivity-type high-concentration layer and a second main electrode, wherein: A second conductive type high-concentration layer, one or a plurality of second first conductive-type high-concentration layers selectively surrounding the element region, the second first conductive-type high-concentration layer, and the second conductive type high-concentration layer. A second electrode that short-circuits the first second-conductivity-type high-concentration layer and the first main electrode is formed, and the first electrode outside the second first-conductivity-type high-concentration layer is formed. Second
A third first conductivity type high concentration layer selectively formed in the conductivity type high concentration layer region, the third first conductivity type high concentration layer and the first second conductivity type high concentration layer are short-circuited. And a third electrode formed so as to surround the first electrode, and an amplification stage including the third electrode. 【請求項３】前記増幅段が前記第１の第１導電型高濃度
層に向かって直列に複数段形成されていることを特徴と
する請求項２記載の電力用半導体装置。3. The power semiconductor device according to claim 2, wherein a plurality of the amplification stages are formed in series toward the first high-concentration layer of the first conductivity type. 【請求項４】前記第３の第１導電型高濃度層が部分的に
形成され、 前記第３の第１導電型高濃度層が部分的に形成されてい
る領域の降伏電圧が最も低いことを特徴とする請求項２
記載の電力用半導体装置。4. The breakdown voltage is lowest in a region where the third first-conductivity-type high concentration layer is partially formed and in which the third first-conductivity-type high concentration layer is partially formed. 3. The method according to claim 2,
The power semiconductor device described. 【請求項５】前記電界緩和領域が、 前記第１の第２導電型高濃度層に接した第２導電型低濃
度層であることを特徴とする請求項１または２記載の電
力用半導体装置。5. The power semiconductor device according to claim 1, wherein the electric field relaxation region is a second conductivity type low concentration layer in contact with the first second conductivity type high concentration layer. . 【請求項６】前記電界緩和領域が、 前記第１の第２導電型高濃度層に接した第２導電型低濃
度層であり、 前記増幅段が、 前記電界緩和領域にも形成されていることを特徴とする
請求項２記載の電力用半導体装置。6. The electric field relaxation region is a second conductivity type low concentration layer in contact with the first second conductivity type high concentration layer, and the amplification stage is also formed in the electric field relaxation region. The power semiconductor device according to claim 2, wherein: 【請求項７】前記電界緩和領域が、 前記第１の第２導電型高濃度層を取り囲むように選択的
に形成された一つあるいは複数の第３の第２導電型高濃
度層で形成されていることを特徴とする請求項１又は２
記載の電力用半導体装置。7. The electric field relaxation region is formed of one or a plurality of third high-concentration second conductivity type layers selectively formed so as to surround the high-concentration first conductivity type high-concentration layer. Claim 1 or 2 characterized in that
The power semiconductor device described. 【請求項８】第１導電型のベース層と、 前記第１導電型ベース層の一方の面に形成された第２導
電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
ース層の表面に複数個に分割されて選択的に形成された
第２導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型エミッタ層と、 前記第１導電型エミッタ層に
形成された第１の主電極と、 前記第２導電型エミッタ層に形成された第２の主電極
と、 を具備したサイリスタ構造を有し、 前記複数の第２導電型ベース層の間の前記第１導電型ベ
ース層表面には第２導電型ウェル層が選択的に形成さ
れ、 前記第２導電型ウェル層内にはダイオーオ、トランジス
タ、或いはＭＯＳＦＥＴの何れかにより構成される半導
体素子が形成され、 前記第２導電型ウェル層内に形成された半導体装置は所
定の電極接続により前記サイリスタと電気的に接続され
ており、 前記第２導電型ベース層および前記第２導電型ウェル層
よりも降伏電圧が低い第１の第２導電型層が前記第１導
電型ベース層表面に形成され、 前記第１の第２電導型層は前記第１の主電極に接続され
ていることを特徴とする電力用半導体装置。8. A first conductive type base layer, a second conductive type emitter layer formed on one surface of the first conductive type base layer, and the second conductive type emitter layer opposite to the second conductive type emitter layer. A plurality of second conductivity type base layers selectively formed on the surface of the first conductivity type base layer, and a first conductivity type emitter layer selectively formed on the surface of the second conductivity type base layer A first main electrode formed on the first-conductivity-type emitter layer and a second main electrode formed on the second-conductivity-type emitter layer; A second-conductivity-type well layer is selectively formed on the surface of the first-conductivity-type base layer between the second-conductivity-type base layers, and any one of a diode, a transistor, and a MOSFET is formed in the second-conductivity-type well layer. A semiconductor element composed of The semiconductor device formed in the conductivity type well layer is electrically connected to the thyristor by a predetermined electrode connection, and has a lower breakdown voltage than the second conductivity type base layer and the second conductivity type well layer. A second conductive type layer is formed on the surface of the first conductive type base layer, and the first second conductive type layer is connected to the first main electrode. . 【請求項９】第１導電型のベース層と、 前記第１導電型ベース層の一方の面に形成された第２導
電型エミッタ層と、 この第２導電型エミッタ層と反対側の前記第１導電型ベ
ース層の表面に複数個に分割されて選択的に形成された
第２導電型ベース層と、 この第２導電型ベース層の表面に選択的に形成された第
１導電型エミッタ層と、 前記第１導電型エミッタ層に
形成された第１の主電極と、 前記第２導電型エミッタ層に形成された第２の主電極
と、 を具備したサイリスタ構造を有し、 前記複数の第２導電型ベース層の間の前記第１導電型ベ
ース層表面には第２導電型ウェル層が選択的に形成さ
れ、 前記第２導電型ウェル層内にはダイオード、トランジス
タ、或いはＭＯＳＦＥＴの何れかにより構成される半導
体素子が形成され、 前記第２導電型ウェル層内に形成された半導体装置は所
定の電極接続により前記サイリスタと電気的に接続され
ており、 前記第２導電型ウェル層は、前記第１の主電極に接続さ
れ、 かつ前記第２導電型ウェル層の降伏電圧の方が前記第２
導電型ベース降伏電圧よりも低いことを特徴とする電力
用半導体装置。9. A first-conductivity-type base layer, a second-conductivity-type emitter layer formed on one surface of the first-conductivity-type base layer, and the second-conductivity-type emitter layer opposite to the second-conductivity-type emitter layer. A plurality of second conductivity type base layers selectively formed on the surface of the first conductivity type base layer, and a first conductivity type emitter layer selectively formed on the surface of the second conductivity type base layer A first main electrode formed on the first-conductivity-type emitter layer and a second main electrode formed on the second-conductivity-type emitter layer; A second conductivity type well layer is selectively formed on the surface of the first conductivity type base layer between the second conductivity type base layers, and any one of a diode, a transistor, or a MOSFET is formed in the second conductivity type well layer. A semiconductor element composed of The semiconductor device formed in the conductivity type well layer is electrically connected to the thyristor by a predetermined electrode connection, the second conductivity type well layer is connected to the first main electrode, and The breakdown voltage of the two-conductivity-type well layer is the second
A power semiconductor device characterized by being lower than a conductivity type base breakdown voltage. 【請求項１０】第２導電型ベース層と第２導電型ウェル
層が接触して形成されていることを特徴とする請求項９
記載の電力用半導体装置。10. The second conductivity type base layer and the second conductivity type well layer are formed in contact with each other.
The power semiconductor device described.