JPH08249178A

JPH08249178A - プロセッサのアネックス内において修飾ビットを形成する方法及び装置

Info

Publication number: JPH08249178A
Application number: JP7333728A
Authority: JP
Inventors: Torenburei Maaku; トレンブレイマーク
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1994-12-23
Filing date: 1995-12-21
Publication date: 1996-09-27
Also published as: US5875483A; KR960024924A

Abstract

(57)【要約】【課題】アネックス構造内に仮想アドレスを使用してプ
ロセッサの処理速度を向上し、さらにはハードウェアの
コストを削減すること。【解決手段】プロセッサのアネックス内において修飾ビ
ットを形成する方法及び装置を提供する。アネックス・
エントリ内のアネックス仮想アドレスを命令オペランド
仮想アドレスと比較する際に使用するアネックス・エン
トリの修飾ビットを形成する場合、各仮想アドレスが１
つの物理アドレス群及び同物理アドレス群に属する１つ
の物理アドレスをマップする。アネックス仮想アドレス
及び命令オペランド仮想アドレスの両方が１つの物理ア
ドレス群をマップする場合に修飾ビットを主張する。ア
ネックス仮想アドレス及び命令オペランド仮想アドレス
が異なる１つの物理アドレス群をそれぞれマップする場
合に修飾ビットの主張を取り消す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパイプライン化した
スーパースカラ・プロセッサ、より詳細には完了ユニッ
ト・レジスタ・ファイル（Completion unit register f
ile）からの結果を対応する宛先レジスタへ書き込む前
に同結果を検索することに関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】初期の
一般的なマイクロプロセッサは中央演算処理装置（ＣＰ
Ｕ）を含む。ＣＰＵはメモリとの間のインターフェース
を提供し、さらには命令を連続的に順次実行し得る装置
を実現する。一般的に、命令実行は少なくとも４つの主
なステージ、即ち、命令及びオペランドのフェッチ、命
令の復号、実行、並びに宛先レジスタへの結果の書き戻
しに分割される。１つの一般的な命令の実行は１つのク
ロック・サイクルを要する。このため、前記した４つの
機能は同クロック・サイクルにおいてそれぞれ実施され
る。各ステージは自身の演算の完了以前に前のステージ
の結果を待つ必要がある。また、最も短いクロック・ピ
リオドは４つの全てのステージにおける最も長い伝搬遅
延によって決定される。

【０００３】パイプラインの概念は各クロック・サイク
ルにおいて実施されるロジックの総数を削減することに
より最大クロック周波数を増加させる。これを促進すべ
く、例えば、第２のステージ及び第３のステージ間のイ
ンターフェースをクロックド・ラッチ（Clocked latche
s）を用いて分離し得る。最初の２つのステージ（フェ
ッチ及び復号）を１つのクロック・サイクルで実施可能
である。続いて、第２のクロック・サイクルにおいて、
最後の２つのステージ（実行及び書き戻し）を実施し得
る。フェッチの開始から書き戻しの終了までの合計時間
がほぼ等しいため、命令の総待ち時間は殆ど変わらな
い。しかし、命令実行を明確に区分された２つの部分に
分割することには大きな利点がある。即ち、スループッ
トを倍増できる。これはパイプライン化されたＣＰＵが
２つの命令を同時に実行し得るという事実に基づく。１
つの命令の実行及び書き戻し中に、第２の命令のフェッ
チ及び復号が可能である。当然、４つのステージをそれ
ぞれ別のクロック・サイクルにおいて実施し、これによ
りスループットを増大すべくパイプラインの概念を拡大
できる。この結果、ロジックをＮ個のステージに分割す
ることにより、理論的にはスループットをＮ倍に増やせ
る。

【０００４】命令実行を４つを越す数のパイプライン・
ステージに分割して、任意の１つのステージを通じて形
成される最大伝搬遅延を短縮し、これにより動作周波数
及びスループットを増加すべく、高度にパイプライン化
されたデザインでは４つのステージの全てまたは一部に
含まれるロジックが分割される。図１はスーパースカラ
・マイクロプロセッサ１０を示す。

【０００５】スーパースカラ・プロセッサ１０は幾つか
の並列機能ユニット１１を有している。幾つかの一般的
なスーパースカラ・インプリメンテーションは浮動小数
点、整数、分岐及びロード／ストアの各機能ユニット１
１を含む。一般的に、機能ユニット１１には浮動小数点
演算または類似する複雑なオペレーションを行い得るユ
ニットが含まれる。各機能ユニット１１による新たな命
令の実行をサイクル毎に開始可能にするとともに、これ
らの複雑なユニットを他のハードウェアと同一のクロッ
ク周波数にて動作させることが好ましい。これらの目的
を実現するためには、並列機能ユニット１１のパイプラ
イン化が望ましい。最も複雑な機能ユニットにおける複
雑さ及び論理の分割は同機能ユニット１１内に必要とさ
れるパイプライン・ステージの数を支配する。全ての機
能ユニット１１が同一の待ち時間を有するとは限らな
い。４つの並列機能ユニット１１のうち、浮動小数点ユ
ニットが最も複雑である。他の３種類の機能ユニット１
１は浮動小数点ユニットほど複雑ではない。従って、こ
れら３つの機能ユニット１１は浮動小数点ユニットのパ
イプライン化に要するステージ数より更に少ないステー
ジ数でパイプライン化できる。全ての並列機能ユニット
１１は最終ステージ１２で併合される。最終ステージ１
２では、実行結果が対応する宛先レジスタに書き込まれ
る。

【０００６】全ての並列機能ユニット１１のパイプライ
ンが同数のステージでそれぞれ構成されていない場合、
幾つかの機能ユニット１１の結果は他の機能ユニット１
１の結果より早く形成される。例えば、整数ユニットの
パイプライン化が２つのステージを要する一方で、浮動
小数点ユニットのパイプライン化が５つのステージを要
する場合、両方の命令が同時にディスパッチされたとし
ても整数ユニットの結果は浮動小数点ユニットの結果よ
り３クロック・サイクル早く形成される。同様に、新し
い命令は古い命令より早く終了できる。例えば、１クロ
ック・サイクルにおいて浮動小数点命令がディスパッチ
され、次のクロック・サイクルにおいて加算等の整数命
令がディスパッチされたとする。整数パイプラインが浮
動小数点パイプラインより３ステージ短い場合、浮動小
数点命令を最初にディスパッチしたとしても整数加算の
結果は浮動小数点の結果より２クロック・サイクル早く
形成される。この例において、整数加算は古い浮動小数
点命令より後にディスパッチされているため、同整数加
算は新しい命令といえる。

【０００７】幾つかの新しい命令を幾つかの古い命令よ
り先に宛先レジスタへ書き込み可能にした場合、潜在的
な問題が発生する。例えば、新しい命令及び古い命令の
両方を同一の宛先レジスタに書き込む場合、プログラマ
は新しい命令の結果が古い命令の結果に対して上書きさ
れることを期待する。古い命令が新しい命令の結果に上
書きされた場合、意図する結果が意図する宛先に現れな
いため、プロセッサは逐次プログラムを正確に実行しな
い。従って、命令結果の書き戻し順序を維持することが
重要である。

【０００８】図２において、短い機能ユニット・パイプ
ライン２０は命令結果の逐次書き戻しを実現すべく余分
なパイプライン・ステージを備えることにより長くなっ
ている。この結果、全ての機能ユニットはディスパッチ
２１から書き戻し２２まで同一の待ち時間を有する。こ
の場合、短い機能ユニット・パイプライン２０の末端に
は、幾つかの余分なステージ２３が付加されている。余
分なパイプライン・ステージ２３は業界において完了ユ
ニット・レジスタ・ファイルと称される先入れ先出し
（ＦＩＦＯ）バッファを効果的に形成する。以下、同バ
ッファをアネックスと称する。

【０００９】短い機能ユニット２０のパイプラインに対
して余分なステージ２３を付加することにより、プログ
ラム実行及び書き戻しの順序が維持される一方で、別の
問題が発生する。図２に示す短い機能ユニット２０が命
令順序の実行に使用し得る整数演算用ＡＬＵ機能ユニッ
トであると仮定する。例えば、“ａｄｄｒｓ１，ｒｓ
２，ｒｄ”がレジスタｒｓ１に格納された数値をレジス
タｒｓ２に格納された数値に加算し、その結果をレジス
タｒｄへ格納することを意味する以下のプログラム断片
について以下に詳述する。

【００１０】ａｄｄｒ１，ｒ２，ｒ３；ａｄｄｒ３，ｒ４，ｒ５；ここで、第１の命令はレジスタｒ３へ格納する結果を形
成する。次の命令は前の命令によって算出されたｒ３の
値を使用する。しかし、第１の命令によって算出された
ｒ３の値は、第２の命令の実行開始前にレジスタ・ファ
イルへ書き込まれない。レジスタ・ファイル内の宛先レ
ジスタは書き戻しステージ２２がアネックス２３の末端
に到達するまでは最終的に更新されない。従って、第２
の命令が実行される際、第２の命令の正確なオペランド
はアネックスの第１のエントリ内に存在する。後の命令
によるアネックス２３内のエントリの利用を可能にすべ
く、アネックス２３に対するある種のアクセスを提供す
る必要がある。更に、機能ユニット２０，２４へ出力す
るエントリを決定するために、アネックス２３の各エン
トリに格納されたレジスタ・アドレスを決定する手段が
必要である。

【００１１】図３はアネックスを実現するためのメモリ
３０の使用を含む効果的な方法を示す。アネックス３０
の１つのエントリが現在の命令のオペランドに使用され
る最新の変数を含む場合、同エントリは機能ユニット３
３への入力を形成すべくアネックス・アクセス・バス３
１への出力が可能であり、同出力はマルチプレクサ３２
によって選択される。２つのインプットを備えたマルチ
プレクサ３２への出力はアネックス３０の各エントリを
通じて行う代わりに、１セットの貫通接続３１のみを用
いて行われる。これはアネックス３０内のエントリの総
数に左右されることなく機能ユニット・データパス３４
におけるピッチの増加を排除する。アネックス３０内の
エントリの総数に左右されることなくマルチプレクサ３
２に対するインプットの総数は２つに維持される。

【００１２】マルチプレクサ３２への出力を形成するエ
ントリを決定する１つの方法には、アネックス３０のア
ドレス・フィールドでの内容検索メモリの使用が含まれ
る。アネックス３０の各エントリはアドレス・フィール
ド及びデータ・フィールドを格納する。データ・フィー
ルドが宛先レジスタへ格納する結果を保持する一方、ア
ドレス・フィールドは同宛先レジスタのアドレスを有す
る。オペランドのうちの１つがアネックス３０内に存在
するか否かを決定する際、同オペランドのアドレスはア
ネックス内に格納された全てのアドレスと同時に比較さ
れる。両アドレスが整合した場合、そのエントリに対す
る整合ラインが主張される。

【００１３】殆どの命令は複数のオペランドを必要とす
る。例えば、“ａｄｄｘ，ｙ，ｚ”という命令はｘに
格納された数値をｙに格納された数値に加算し、同加算
結果をｚに格納させる。従って、ｘ及びｙはオペランド
・レジスタである。ｘに対するデータ及びｙに対するデ
ータがともにアネックス３０内に存在し得るため、全て
のオペランドの同時検索を可能にする複数の比較ポート
及び整合ライン・セットを内容検索メモリ内に形成する
必要がある。

【００１４】特定のオペランド宛先レジスタ・アドレス
の結果を格納するアネックス・エントリの検索は、幾つ
かのプロセッサが物理レジスタ・アドレスとは異なる仮
想レジスタ・アドレスをサポートしているという事実に
よって複雑化されている。殆どのインプリメンテーショ
ンでは、実際の物理アドレスの総数は仮想アドレスの総
数とは異なる。一般的に、仮想アドレスは物理アドレス
より多く存在する。有効な仮想アドレスが物理アドレス
より多く存在する場合、幾つかの仮想アドレスは同一の
物理アドレスをマップすることになる。同一の物理アド
レスをマップする複数の仮想アドレスは“別名（Aliase
s）”と称される。

【００１５】一般的に、レジスタ・ウィンドウを使用す
るアーキテクチャは仮想アドレスを使用しており、同仮
想アドレスは物理アドレスをマップする。オペランド・
レジスタ及び宛先レジスタ・アドレスは命令内において
対応する仮想アドレスに属する。レジスタ・ウィンドウ
の使用には多くの利点がある。レジスタ・ウィンドウは
多くのアーキテクチャにみられる固定レジスタ・セット
・デザインの主記憶特性に対して時間を要する漏出及び
充填をともなわないマルチプル・レジスタの使用を可能
にする。大型ウィンドウを備えたレジスタ・ファイルを
使用した場合、プロセッサは互いに重複する複数のセッ
トを形成する多数のオンチップ・レジスタに対するアク
セスを有する。このアクセスによりコンパイラはレジス
タ内において自動的に数値をキャッシュし、かつパラメ
ータをパスし得る。任意の瞬間において、プログラムは
更に大きなレジスタ・ファイル内において８個のグロー
バル整数レジスタ及び２４個のレジスタのウィンドウを
認識する。ウィンドウを備えるレジスタはプロシージャ
・アーギュメント、ローカル値及びリターン・アドレス
のキャッシュとして使用できる。

【００１６】図４は８個のウィンドウを備えるインプリ
メンテーションにおけるレジスタ・ウィンドウの環状ス
タック特性を示す。図５は同一のウィンドウ構造の平面
図である。任意の時間において、プログラムは３２個の
整数レジスタ、即ち、アクティブ・ウィンドウに含まれ
る８個の入力レジスタ（IN registers）５０、８個のロ
ーカル・レジスタ（LOCAL registers）５１及び８個の
出力レジスタ（OUT registers）５２並びに任意のウィ
ンドウからアドレスできる８個のグローバル・レジスタ
（GLOBAL registers）５３をアドレスし得る。１つのウ
ィンドウに含まれる８個の出力レジスタ５２は隣接する
ウィンドウに含まれる８個の入力レジスタ５０でもあ
る。レジスタ・ウィンドウの重複特性はパラメータをプ
ロシージャ間で迅速に受け渡しできるユニックス（UNI
X）同様のマルチタスク環境にとって理想的といえる。
特定のレジスタをウィンドウ間で共有するレジスタ・ウ
ィンドウの重複特性により、パラメータの実際の移動は
生じない。寧ろ、パラメータは呼び掛ける側のレジスタ
・ウィンドウ及び呼び掛けられる側のレジスタ・ウィン
ドウの間で単に共有されている。

【００１７】レジスタ・ファイルに含まれる物理レジス
タの実際の総数は仮想レジスタ・ファイルに含まれる仮
想レジスタの総数より少ない。これはグローバル・レジ
スタ５３と称される８個の物理レジスタが全ての仮想レ
ジスタ・ウィンドウ間で共有されていることに主に起因
する。更に、１つの仮想レジスタ・ウィンドウの入力レ
ジスタ５０及び隣接する仮想レジスタ・ウィンドウの出
力レジスタ５２は事実上同一の物理レジスタである。従
って、Ｎ個のグローバル・レジスタ、Ｎ個のローカル・
レジスタ、Ｎ個の入力レジスタ及びＮ個の出力レジスタ
をそれぞれ有するＫ個のウィンドウを備えた仮想レジス
タ・ファイルでは、仮想レジスタの総数は４＊Ｋ＊Ｎで
あり、実際の物理レジスタの総数は僅かに（２Ｋ＋１）
＊Ｎである。

【００１８】図６は物理レジスタ６０に対する仮想レジ
スタ・ウィンドウの一般的なマッピングを示す。各ウィ
ンドウ内において、レジスタは同一の方法で仮想的にア
ドレスされる。レジスタｒ［０］〜ｒ［７］はグローバ
ル・レジスタｇ０〜ｇ７であり、レジスタｒ［８］〜ｒ
［１５］は入力レジスタｉ０〜ｉ７であり、レジスタｒ
［１６］〜ｒ［２３］はローカル・レジスタl０〜l７で
あり、レジスタｒ［２４］〜ｒ［３１］は出力レジスタ
ｏ０〜ｏ７である。カレント・ウィンドウ・ポインタ
（ＣＷＰ）６１はカレント・ウィンドウに追随する。

【００１９】特徴的な仮想レジスタ・ファイル構造に起
因して、仮想から物理レジスタ・アドレス６２への翻訳
はレジスタに対するアクセスが行われる度に実施する必
要がある。翻訳はカレント・ウィンドウ・ポインタ（Ｃ
ＷＰ）６１の数値及び仮想レジスタ番号を翻訳装置へ入
力することによって実現される。翻訳装置は物理レジス
タ・アドレス６２を算出する。これはある程度の複雑さ
をともなう計算である。図６に示すマッピングでは、物
理レジスタ・アドレス６２は１６とカレント・ウィンド
ウ・ポインタ６１の数値との積に対して仮想レジスタ・
インデックスの数値を加算することによって翻訳し得
る。カレント・ウィンドウ・ポインタ６１の２進数表示
がＷ２Ｗ１Ｗ０であり、仮想レジスタ・インデック
スの２進数表示がＲ４Ｒ３Ｒ２Ｒ１Ｒ０である
場合、非グローバル・レジスタに対する翻訳は以下の数
１に示す式の通りである。

【００２０】

【数１】図６に例示するマッピングにおいて、グローバル・レジ
スタは仮想レジスタ・インデックスが０から７の間にあ
るレジスタである。従って、Ｒ４及びＲ３がゼロである
場合、物理アドレス６２は単純に前記のレジスタ・イン
デックスとなる。

【００２１】レジスタはプロセッサがアクセスする最速
メモリとして設計されているため、仮想から物理レジス
タ・アドレス６２を算出する回数を最小限に抑制するこ
とが望ましい。設計者はアネックス構造内で使用するア
ドレスの種類を決定する必要がある。図７において、物
理アドレス６２を使用した場合、仮想から物理アドレス
への翻訳７０は命令の結果がアネックス７１へ入力され
る以前に行う必要がある。更に、アネックス７１内にお
いて命令のオペランドの検索を実施すべく、各オペラン
ドの仮想アドレスを検索以前に翻訳する必要がある。こ
れはハードウェアに対する大きな出費及び処理の遅延を
招来する。

【００２２】本発明は前述した事情に鑑みてなされたも
のであって、その目的は、アネックス構造内に仮想アド
レスを使用してプロセッサの処理速度を向上し、さらに
はハードウェアのコストを削減することにある。

【００２３】

【課題を解決するための手段】同時にディスパッチされ
た全ての命令を同時に宛先レジスタに書き戻すことが望
ましいため、短い機能ユニットの後には待ち時間を等し
くするために幾つかの余分なパイプライン・ステージが
形成されている。これらの余分なステージは完了ユニッ
ト・レジスタ・ファイル、即ちアネックスである。後に
続く命令におけるデータの使用を可能にすべく同データ
をアネックスから検索可能にする必要がある。仮想アド
レスがアネックス内に格納されている場合、翻訳は全く
必要ない。しかし、システムは検索中の命令オペランド
・アドレスの別名の位置を確認可能にする必要がある。

【００２４】本発明に基づき、修飾ビット（Qualify bi
t ）がアネックス内の各エントリに付加される。エント
リの修飾ビットが設定された場合にのみ、同エントリの
アドレスは命令オペランド・アドレスと一致する。同一
ウィンドウに対してアドレスされたアネックス・エント
リは常に修飾される。グローバル・レジスタに対してア
ドレスされたアネックス・エントリは常に修飾される。
出力レジスタに対してアドレスされたアネックス・エン
トリは、命令アドレスが次のウィンドウに含まれる複数
の入力レジスタのうちの１つである場合にのみ修飾され
る。入力レジスタに対してアドレスされたアネックス・
エントリは命令アドレスが前のウィンドウに含まれる複
数の出力レジスタのうちの１つである場合にのみ修飾さ
れる。

【００２５】本発明に基づき、疑似アドレス・ビットは
命令オペランド・アドレスに対する容易な比較を実現す
べく各アネックス・エントリに付加される。仮想レジス
タ・アドレスはウィンドウ・ポインタ及びレジスタ・イ
ンデックスによって示される。ローカル・レジスタは別
名を有していない。グローバル・レジスタのインデック
スは全てのウィンドウについて同一である。他のレジス
タ（入力レジスタ及び出力レジスタ）の場合、別名に対
するインデックスは１ビットだけ異なっており、同ビッ
トはアドレスの最も重要なビットである。疑似アドレス
・ビットはインデックスの比較を可能にする。従って、
インデックスが同一でない場合でも、別名が検出され
る。疑似アドレス・ビットは常にはアネックス・エント
リのインデックスの最も重要なビットの値をとる。しか
し、命令オペランド仮想レジスタが特定のウィンドウの
出力レジスタであり、アネックス仮想レジスタが次のウ
ィンドウの入力レジスタである場合、そのエントリに対
する疑似アドレス・ビットは１に設定される。命令オペ
ランド仮想レジスタが前のウィンドウの出力レジスタで
ある場合、そのエントリに対する疑似アドレス・ビット
はゼロに設定される。

【００２６】次いで、比較ロジックは命令オペランド・
インデックスをアネックス・インデックスと比較する。
この場合、アネックス・インデックスの最も重要なビッ
トは疑似アドレス・ビットと置換されている。整合し、
かつ主張された修飾ビット（Asserted qualify bits）
を有するエントリは同一の物理レジスタをアドレスす
る。

【００２７】

【発明の実施の形態】図８は本発明に基づくプロセッサ
の機能ユニット８０、アネックス８１及び書き戻し８２
のパイプラインを示す簡単なブロック図である。命令は
機能ユニット８０によって実行される。これらの命令は
一般的に１つ以上のオペランドを必要とする。現在の命
令のオペランドのうちの１つが最近実行された命令の結
果である場合、同結果はアネックス・アクセス・バス８
３を通じてアネックス８１からフェッチする必要があ
る。マルチプレクサ８４はアネックス・ヒット（Annex
hit）が存在するか否かに基づいてレジスタ・ファイル
からのデータ及びアネックス８１からのデータのうちの
いずれを使用するか選択する。

【００２８】結果は同結果が最終ステージ８５に到達す
るまでアネックスＦＩＦＯ内をクロック・サイクルで順
次送られる。レジスタ・ファイルへ最終的に結果を書き
込む書き戻しステージ８２へ結果を入力する前に、仮想
から物理レジスタ・アドレスへの翻訳８６が実施され
る。

【００２９】本発明に基づき、アネックス８１は自身が
保持する結果の仮想アドレスを格納し得る（従来の方法
では、物理アドレスがアネックス内に格納される）。図
８に示すように、アネックス８１が自身のエントリ内に
仮想アドレスを保持する場合、仮想から物理レジスタ・
アドレスへの翻訳８６はアネックス・パイプライン８１
の末端において行われればよい。翻訳８６は命令オペラ
ンドの検索には必要ない。しかし、これはアネックス・
パイプラインの末端において翻訳８６が必ず行われるこ
とを意味しない。書き戻しステージ８２でのタイミング
に関する制約を最小限に抑制すべく、翻訳８６は書き戻
しステージ８２以前の任意の時点で実施してよい。アネ
ックス８１内に物理アドレスを格納する別のハードウェ
アを提供する代わりに、翻訳は結果の書き戻し時におけ
る物理アドレスの使用を可能とする限りアネックス８１
内の任意の１つまたは複数のステージで行える。

【００３０】以上、シフト・レジスタからなるアネック
スの構造を詳述した。しかし、アネックスを一対の循環
型ポインタを備えたランダム・アクセス・メモリ・ファ
イルから形成してもよい。書き戻しステージはパイプラ
イン後端表示ポインタによって示されたメモリ位置から
結果を読み取り得る。パイプライン後端表示ポインタは
アネックスから結果が読み取られる度にディクリメント
可能である。機能ユニットは自身の結果をパイプライン
前端表示ポインタによって示されたメモリ位置へ書き込
み得る。パイプライン前端表示ポインタはアネックス内
に各結果が書き込まれる度にディクリメント可能であ
る。理解し易いように、本発明をシフト・レジスタに関
して詳述する。しかし、請求項はランダム・アクセス・
メモリ等の他の装置をも包含することを目的とする。

【００３１】各物理アドレスが自身をマップする仮想ア
ドレスを１つのみ有する場合、アネックス８１内におけ
るオペランドの検索は簡単な比較処理となる。全てのア
ネックス・エントリに対するこのような比較は内容検索
メモリを使用することにより一斉に行い得る。

【００３２】しかし、同一の物理レジスタ・アドレスに
対して複数の仮想アドレスが存在する場合、アネックス
８１内におけるオペランドの検索は複雑になる。例え
ば、仮想レジスタ・アドレスＡ及びＢはいずれも物理レ
ジスタ６をマップし得る。前の命令が仮想レジスタ・ア
ドレスＡへの書き込みを行った場合、同結果はアネック
ス８１内に依然存在し得る。Ｂをオペランドとして使用
するその後の命令が実行可能に機能ユニット内に存在す
る場合、Ａ及びＢが相互に別名であることから、物理レ
ジスタ６に対して定められたアネックス８１内の結果が
検索される。

【００３３】図６のレジスタ・ウィンドウ構造には、８
個のウィンドウと、各ウィンドウに含まれる３２個のレ
ジスタとが示されている。このため、カレント・ウィン
ドウ・ポインタ６１の表現には３ビット（Ｗ２、Ｗ１及
びＷ０）が必要となり、さらにレジスタ・インデックス
の表現には５ビット（Ｒ４、Ｒ３、Ｒ２、Ｒ１及びＲ
０）が必要となる。３ビット・カレント・ウィンドウ・
ポインタ６１及び５ビット・レジスタ・インデックスの
連結により８ビット仮想アドレスが形成される。８個の
ウィンドウのそれぞれに含まれる８個のグローバル・レ
ジスタは全てそれぞれに対応する同一の８個の物理レジ
スタをマップする。従って、０〜７のインデックスがそ
れぞれ付けられた各物理レジスタには８つの別名（各ウ
ィンドウに１つの別名）が存在する。これとは対照的
に、各ウィンドウに含まれる８個のローカル・レジスタ
はそれぞれ自身を示す１つの仮想レジスタを有するのみ
である。１つのウィンドウに含まれる各入力レジスタ
は、前のウィンドウに含まれる複数の出力レジスタのう
ちの１つに対する別名である。

【００３４】任意のレジスタの内容を検索するために
は、どの仮想アドレスが検索中の仮想レジスタ・アドレ
スに対する別名であるかを認識する方法が必要となる。
本発明に基づき、修飾ビットがアネックス８１内の各エ
ントリに加えられる。仮想レジスタに対するアクセスが
行われた場合、要求されたレジスタの仮想アドレスはア
ネックス８１内に格納された仮想レジスタ・アドレスと
比較される。アネックス・エントリ内のアドレスをアネ
ックス・アドレスと称する一方で、検索中の命令のオペ
ランドのアドレスを命令アドレスと称する。理解し易く
するために、“Ａ”をアネックス・アドレス・ビットの
前に配置する一方で、“Ｉ”を命令アドレス・ビットの
前に配置する。従って、図６に示すシステムでは、仮想
命令アドレスの仮想アドレス・ビットはＩＷ２ＩＷ１
ＩＷ０ＩＲ４ＩＲ３ＩＲ２ＩＲ１ＩＲ０とな
り、仮想アネックス・アドレスの仮想アドレス・ビット
はＡＷ２ＡＷ１ＡＷ０ＡＲ４ＡＲ３ＡＲ２
ＡＲ１ＡＲ０となる。

【００３５】本発明に基づく修飾ビットの値の計算にお
いて、オペランドのカレント・ウィンドウと同一のウィ
ンドウに対してアドレスされた結果を含むアネックス・
エントリは常に修飾される。オペランドのカレント・ウ
ィンドウ・ポインタと、任意のアネックス・エントリに
対して格納されたカレント・ウィンドウ・ポインタとが
一致した場合、同アネックス・エントリに対して修飾ビ
ットが設定される。従って、ＩＷ２ＩＷ１ＩＷ０＝
ＡＷ２ＡＷ１ＡＷ０である場合に、修飾ビットが設
定される。ローカル・レジスタは別名を有していないた
め、これはローカル・レジスタに対してアドレスされた
アネックス内の結果を修飾し得る唯一の方法である。更
に、同一ウィンドウ内の入力レジスタ、出力レジスタ及
びグローバル・レジスタも同規則に基づいて修飾され
る。

【００３６】グローバル・レジスタに対する結果を含む
アネックス・エントリは常に修飾される。任意のウィン
ドウのグローバル・レジスタのレジスタ・インデックス
が０〜７、即ち二進数において０００００〜００１１１
の範囲に属するため、５ビット仮想レジスタ・インデッ
クスのうちの最も重要な２つのビット（ＡＲ４及びＡＲ
３）は常にゼロになる。従って、任意のアネックス・エ
ントリの修飾ビットはＡＲ４及びＡＲ３がいずれもゼロ
である場合に設定される。

【００３７】命令ウィンドウとは異なるウィンドウ内に
含まれる非グローバル・レジスタに対してアドレスされ
た結果を含むアネックス・エントリは、命令アドレスの
別名を有するアドレス群にアネックス・アドレスが含ま
れる場合にのみ修飾される。アネックス・ウィンドウの
出力レジスタに対するアネックス・アドレスは、命令ア
ドレスが次のウィンドウに含まれる複数の入力レジスタ
のうちの１つである場合にのみ修飾される。図５及び図
６に示すように、出力レジスタは２４〜３１、即ち二進
数において１１０００〜１１１１１の範囲に属する仮想
アドレス・インデックスを備えたレジスタである。従っ
て、出力レジスタにおいて、最も重要な仮想アドレス・
インデックスＲ４及びＲ３はいずれも１である。更に、
入力レジスタは８〜１５、即ち二進数において０１００
０〜０１１１１の範囲に属する仮想アドレス・インデッ
クスを備えたレジスタである。入力レジスタにおいて、
最も重要な仮想アドレス・インデックスＲ４及びＲ３は
それぞれゼロ及び１ある。従って、命令カレント・ウィ
ンドウ・ポインタがアネックス・カレント・ウィンドウ
・ポインタより１大きく、即ち、８を法とした（ＡＷ２
ＡＷ１ＡＷ０＋１）が（ＩＷ２ＩＷ１ＩＷ０）
に等しく、ＡＲ４及びＡＲ３が１であり、ＩＲ４がゼロ
であり、ＩＲ３が１である場合、アネックス・エントリ
は同規則に基づいて修飾される。

【００３８】同様に、アネックス・ウィンドウの入力レ
ジスタに対するアネックス・アドレスは、命令アドレス
が前のウィンドウに含まれる複数の出力レジスタのうち
の１つである場合にのみ修飾される。従って、命令カレ
ント・ウィンドウ・ポインタがアネックス・カレント・
ウィンドウ・ポインタより１小さく、即ち、８を法とし
た（ＡＷ２ＡＷ１ＡＷ０−１）が（ＩＷ２ＩＷ１
ＩＷ０）に等しく、ＩＲ４及びＩＲ３が１であり、Ａ
Ｒ４がゼロであり、ＡＲ３が１である場合、アネックス
・エントリは同規則に基づいて修飾される。アネックス
内において、組合わせロジックは新たな命令アドレスの
検索の度に使用される修飾ビットを計算すべく各エント
リ単位で存在する。修飾ビットの計算をクリティカル・
パスから排除すべく、同計算は修飾ビットが使用される
サイクルの前のサイクルで実施される。計算結果は各エ
ントリ単位で格納され、次のクロック・サイクル中に即
座に使用し得る。多くの命令が複数のオペランドを有す
るため、アネックス内の全てのオペランド・レジスタを
検索することが望ましい。これら複数の検索が平行して
実施された場合、各オペランド・サーチ・ポートに対す
る別の修飾ビットが存在し得る。本質的に、図６に示す
レジスタ・マッピングのための修飾ビット計算ロジック
は前記した状態に関する論理ＯＲである。図９はこの最
適化されていないロジックを示す。勿論、任意の組合わ
せロジック機能では、真の論理的インプリメンテーショ
ンは、ゲート数を削減することと、待ち時間を削減する
ことと、使用する特定の種類の技術を適応させることの
うちのいずれか１つを実現すべく論理的に最適化され
る。更に、レジスタ・マッピングが図６に示すレジスタ
・マッピングとは異なる場合、論理式自体が前記の式と
は異なる。しかし、レジスタの別名をサポートする任意
の仮想レジスタ構造に含まれる修飾ビットに関する正確
な論理式は、前記の方法に類似した方法で導き出し得
る。

【００３９】図９において、排他的否定論理和（Exclus
ive NOR）ゲート９１は命令ウィンドウ・ポインタの各
ビットをアネックス・ウィンドウ・ポインタの対応する
ビットと比較する。排他的否定論理和ゲート９１は等価
テストの論理機能を実行する。即ち、排他的否定論理和
ゲート９１の両方の入力が同一である場合にのみ、同排
他的否定論理和ゲート９１の出力が主張される。論理積
（AND）ゲート９２は対応する全ての命令ウィンドウ・
ポインタ及びアネックス・ウィンドウ・ポインタが同一
の場合にのみ主張する出力（Asserted output ）を形成
する。従って、信号９３はそのエントリに対する命令ウ
ィンドウ・ポインタ及びアネックス・ウィンドウ・ポイ
ンタが同一である場合にのみ主張される。

【００４０】否定論理和（NOR）ゲート９４はＡＲ４及
びＡＲ３がいずれもゼロの場合にのみ主張する出力を形
成する。従って、信号９５はアネックス・アドレスがグ
ローバル・レジスタに対するものである場合にのみ主張
される。

【００４１】複数の加算器９６は命令ウィンドウから次
のウィンドウ及び前のウィンドウを計算する。そして、
等価テスト９７のうちの１つはアネックス・ウィンドウ
・ポインタが命令ウィンドウ・ポインタより１小さい
か、または１大きい場合にのみ主張する出力を形成す
る。上側に位置する論理積ゲート９８は命令ウィンドウ
・ポインタがアネックス・ウィンドウ・ポインタより１
大きく、しかもアネックス・インデックスが出力レジス
タである一方で、命令インデックスが入力レジスタであ
る場合にのみ主張する出力を形成する。下側に位置する
論理積ゲート９８は命令ウィンドウ・ポインタがアネッ
クス・ウィンドウ・ポインタより１小さく、しかもアネ
ックス・インデックスが入力レジスタである一方で、命
令インデックスが出力レジスタである場合にのみ主張す
る出力を形成する。従って、アネックス・エントリが出
力アドレスまたは入力アドレスであって、同出力アドレ
スまたは入力アドレスがそれぞれ入力命令アドレスまた
は出力命令アドレスの別名である場合にのみ、信号９９
のうちの１つが主張される。論理和（OR）ゲート９０は
信号９３，９５，９９の状態の論理和である修飾ビット
出力を形成する。

【００４２】修飾ビットが算出された後、どのエントリ
が命令アドレスと同一の物理アドレスをアドレスするか
を実際に決定し得る。主張する修飾ビットを有するアネ
ックス・エントリは検索中の仮想オペランド・アドレス
によってマップされた物理レジスタと同一の物理レジス
タに対する結果を含み得る唯一のエントリである。整合
を発見すべく、命令レジスタ・インデックス（ＩＲ４
ＩＲ３ＩＲ２ＩＲ１ＩＲ０）は全てのアネックス
・エントリに対してバスを通じて送られる。

【００４３】検索中の命令インデックスがグローバル・
アドレス・インデックスまたはローカル・アドレス・イ
ンデックスである場合、命令インデックスを各エントリ
のアネックス・インデックス（ＡＲ４ＡＲ３ＡＲ２
ＡＲ１ＡＲ０）と直接比較できる。グローバル仮想
レジスタの場合、これはグローバル・レジスタに対する
全ての別名が同一のインデックスを有するという事実に
基づく。グローバル・レジスタの別名間における唯一の
違いはウィンドウ・ポインタ内に存在する。ローカル仮
想レジスタに対する別名は存在しない。従って、整合は
レジスタ・インデックス及びウィンドウ・ポインタの両
方が同じ場合に生じる。修飾ビットの計算はウィンドウ
・ポインタが整合するという事実をコード化するため、
グローバル・レジスタのインデックス及びローカル・レ
ジスタのインデックスの比較が必要になる。

【００４４】しかし、入力仮想レジスタ及び出力仮想レ
ジスタは複雑さをもたらす。前記したように、入力仮想
レジスタ・アドレスまたは出力仮想レジスタ・アドレス
はそれぞれ１つの別名を有する。同別名は異なるレジス
タ・インデックスを有する。各入力仮想レジスタは１つ
の出力仮想レジスタの別名である。入力レジスタは８〜
１５、即ち二進法において０１０００〜０１１１１の範
囲に属するインデックスを有する。しかし、出力レジス
タは２４〜３１、即ち二進数において１１０００〜１１
１１１の範囲に属するインデックスを有する。“（ＣＷ
Ｐ）１１Ｒ２Ｒ１Ｒ０”によって表される仮想
出力レジスタ・アドレスは“（８を法とするＣＷＰ＋
１）０１Ｒ２Ｒ１Ｒ０”によって表される仮
想入力レジスタ・アドレスの別名である。ところが、こ
れら２つの別名に付随するＲ４ビットは互いに逆の値を
示す。命令インデックス及びアネックス・インデックス
の直接比較を行った場合、Ｒ４ビットが互いに逆である
ことから入力レジスタまたは出力レジスタの別名は発見
できない。

【００４５】本発明に基づき、入力仮想レジスタ・アド
レス及び出力仮想レジスタ・アドレスの別名の発見に付
随する問題を解決するために、アネックス・エントリ毎
に別のビットが導入される。この疑似アドレス・ビット
（ＰＡ）はインデックスの比較を可能にすべく使用され
る。従って、インデックスが正確に一致しない場合でも
別名が検出される。疑似アドレス・ビットは常にはＡＲ
４の値をとる。しかし、命令仮想レジスタが１つのウィ
ンドウに含まれる出力レジスタであり、アネックス仮想
レジスタが次のウィンドウに含まれる入力レジスタであ
る場合、そのエントリに対する疑似アドレス・ビットは
１に設定される。従って、ＰＡ＝ＩＲ４＝１となる。同
様に、命令仮想レジスタが１つのウィンドウに含まれる
入力レジスタであり、アネックス仮想レジスタが前のウ
ィンドウに含まれる出力レジスタである場合、そのエン
トリに対する疑似アドレス・ビットはゼロに設定され
る。従って、ＰＡ＝ＩＲ４＝０となる。

【００４６】図１０のロジックは図６に示すレジスタ・
マッピングのための疑似アドレス・ビットの計算を実施
する１つの方法を例示する。図１０において、複数のパ
ス・ゲート１０１のうちの１つのみが任意の時間におい
てイネーブルされる。パス・ゲート１０１は疑似アドレ
ス・ビットの適切な値を選択する。１及び０にそれぞれ
接続された２つのパス・ゲートにそれぞれ対応するイネ
ーブル・ロジック１０２，１０３は修飾ビットの計算に
おいて最後の２つの状態を形成するために使用するロジ
ックと同一のロジックである。否定論理和ゲート１０４
はイネーブル・ロジック１０２，１０３の両方が主張す
る出力を形成しない場合に、疑似アドレス・ビットへの
ＡＲ４の書き込みをイネーブルする。

【００４７】次いで、比較ロジックは命令インデックス
を比較インデックスと比較する。比較インデックスはア
ネックス・インデックスに含まれる最も重要度の低い４
つのビットに付随する疑似アドレス・ビットである。従
って、疑似アドレス・ビットＰＡは比較においてＡＲ４
と置換される。主張する修飾ビットを有するとともに、
ＩＲ４ＩＲ３ＩＲ２ＩＲ１ＩＲ０＝ＰＡＡＲ
３ＡＲ２ＡＲ１ＡＲ０であるアネックス・エントリ
の場合、そのアネックス・エントリは検索中の機能ユニ
ット・オペランドと同一の物理レジスタに対してアドレ
スされる。

【００４８】図１１はオペランド・アドレスを体系化す
る方法と、アネックス内における情報の体系化の方法
と、８個のエントリを有するアネックスＦＩＦＯとを示
す。命令アドレスはオペランド・レジスタ・インデック
ス１１１に付随するカレント・ウィンドウ・ポインタ１
１０によって示される。一般的に、カレント・ウィンド
ウ・ポインタ１１０はレジスタ８７内に格納される（図
８参照）。レジスタ・インデックスは命令に含まれる。
例えば、“ａｄｄｒＡ，ｒＢ，ｒＣ”等の命令はｒ
Ａ，ｒＢ，ｒＣに対する加算命令コード及びレジスタ・
インデックスを含み得る。カレント・ウィンドウ・ポイ
ンタ１１０は独立して維持される。しかし、整合する仮
想アドレスに対するアネックスを検索するために、カレ
ント・ウィンドウ・ポインタ１１０及びレジスタ・イン
デックス１１１の両方が使用される。アネックス・エン
トリは同エントリに対するデータ結果を機能ユニット８
０（図８参照）が形成したクロック・サイクルにおける
ウィンドウ・ポインタ１１２の値を含む。修飾ビット１
１３、疑似アドレス・ビット１１４及び有効ビット１１
７はアネックス・エントリ毎に維持される。新たに形成
された結果は図１１の左側に位置するアネックスの最新
のエントリ位置１１５へ入力される。アネックス自身は
パイプラインであり、同パイプラインは最も古いエント
リ位置１１６に到達するまでエントリをシフトする。最
も古いエントリは各サイクル中に書き戻しステージ８２
（図８参照）へ出力される。書き戻しステージは物理ア
ドレスへの実際の書き込みを行う。

【００４９】図１２はアネックス・エントリ整合信号１
２４を形成する前記の修飾ビット及び疑似アドレス・ビ
ット構造を実現するために使用するロジックを示す。命
令インデックス１２１をアネックス・インデックス１２
５と比較する際、アネックス・インデックスの最も重要
なビット１２６は疑似アドレス・ビット１２７によって
置換される。比較器１２２が等価を検出した場合、同比
較器１２２は主張する出力を形成する。有効ビット１２
９はアネックス・エントリが有意義な情報を含むか否か
を表示する。修飾ビット１２８、有効ビット１２９及び
比較器１２２の出力が全て主張された場合、論理積ゲー
ト１２３はアネックス・エントリ整合信号１２４を形成
する。アネックス・エントリ整合信号１２４が主張され
た場合、そのアネックス・エントリ内の結果は命令オペ
ランド仮想アドレスと同一の物理レジスタに対してアド
レスされる。

【００５０】以上詳述したように、アネックス構造内に
仮想アドレスを使用するとともに、アネックス仮想アド
レス及び命令オペランド仮想アドレスの比較において修
飾ビット及び疑似アドレス・ビットを使用する本発明の
方法及び装置では、命令オペランドの検索以前に仮想か
ら物理レジスタ・アドレスへの翻訳を行う必要がないう
え、同翻訳は書き戻しステージの前に実施されるのみで
ある。この結果、アネックス構造内に物理アドレスを使
用する従来の方法及び装置と比較して、本発明の方法及
び装置は仮想から物理レジスタ・アドレスへの翻訳回数
を大幅に削減することにより、プロセッサの処理速度の
向上及びハードウェアのコストの削減を可能にする。

【００５１】以上の説明は図６のレジスタ・マッピング
を中心にして開示したものである。しかし、同説明は例
示を目的とするものであって同レジスタ・マッピングに
限定されるものではない。これ以外にも多数のレジスタ
・マッピングが存在する。例えば、更に多くのウィンド
ウ若しくは更に少ないウィンドウを使用するか、または
１つのウィンドウに対して更に多くのレジスタ若しくは
更に少ないレジスタを使用し得る。グローバル・レジス
タ及びローカル・レジスタのうちの少なくとも一方を完
全または部分的に排除し得る。入力レジスタ及び出力レ
ジスタの相対的位置を変更し得る。請求項によって包含
される自明な各種別例が多数存在するが、これらの別例
については説明を簡潔にすべく列挙することを避ける。

【００５２】同様に、ここに示すロジック・インプリメ
ンテーションは例示を目的とするものである。ここに示
すロジックの正確なインプリメンテーション、またはそ
れらの正確な論理的関係は図６に示すレジスタ・マッピ
ングに対するロジックの実現を例示するものである。技
術または最適化等の各種の理由に基づき、ここに開示す
るインプリメンテーション・ロジックに対する自明な各
種別例が存在する。レジスタ・マッピングが図６に示す
レジスタ・マッピングと異なる場合、論理図を変更する
必要がある。全ての拡張及び変更は本発明の範囲及び精
神を逸脱しないことを目的とする。

【００５３】

【発明の効果】本発明によれば、アネックス構造内に仮
想アドレスを使用してプロセッサの処理速度を向上し、
さらにはハードウェアのコストを削減し得るという優れ
た効果を発揮する。

【図面の簡単な説明】

【図１】スパースカラ・プロセッサ・アーキテクチャを
示すブロック図。

【図２】２つのスカラ実行ステージを示すブロック図。

【図３】アネックスのエントリに対するアクセス方法を
示すブロック図。

【図４】互いに重複するレジスタを含む８個のウィンド
ウを示す図。

【図５】前後のウィンドウに対するカレント・ウィンド
ウの関係を表すレジスタの構造図。

【図６】仮想レジスタ及び物理レジスタ間のマッピング
を示す図。

【図７】アネックスが物理アドレスを格納する際のアー
キテクチャを示すブロック図。

【図８】本発明に基づきアネックスが仮想アドレスを格
納する際のアーキテクチャを示すブロック図。

【図９】図６のレジスタ構造におけるアネックス・エン
トリの修飾ビットの計算を示す論理図。

【図１０】図６のレジスタ構造におけるアネックス・エ
ントリの疑似アドレス・ビットの計算を示す論理図。

【図１１】本発明に基づく図６のレジスタ構造に対する
命令オペランド・アドレスと、アネックス・エントリ内
のデータの構成と、８個のエントリを有するアネックス
とを示す図。

【図１２】本発明に基づく図６のレジスタ構造に対する
アネックス・エントリ整合信号の計算を示す論理図。

【符号の説明】

８０…プロセッサの機能ユニット、８１…アネックス、
８２…書き戻し、８３…アネックス・アクセス・バス、
８４…マルチプレクサ、８５…アネックス内の最終ステ
ージ、８６…仮想から物理レジスタ・アドレスへの翻
訳、９０…論理和ゲート、９１…排他的否定論理和ゲー
ト、９２，１２３…論理積ゲート、９３…信号、９４…
否定論理和ゲート、９５…信号、９６…加算器、９７…
等価テスト、９８…論理積ゲート、９９…信号、１０１
…パス・ゲート、１０２，１０３…イネーブル・ロジッ
ク、１１０…カレント・ウィンドウ・ポインタ、１１１
…レジスタ・インデックス、１１２…ウィンドウ・ポイ
ンタ、１１３，１２８…修飾ビット、１１４，１２７…
疑似アドレス・ビット、１１５…最新のエントリ位置、
１１７，１２９…有効ビット、１２１…命令インデック
ス、１２２…比較器、１２４…アネックス・エントリ整
合信号、１２５…アネックス・インデックス。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年１月１６日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】

Claims

【特許請求の範囲】

【請求項１】アネックス・エントリ内のアネックス仮
想アドレスを命令オペランド仮想アドレスと比較する際
に使用するアネックス・エントリの修飾ビットを形成す
る方法であって、前記各仮想アドレスが１つの物理アド
レス群及び同物理アドレス群に属する１つの物理アドレ
スをマップする方法において、アネックス仮想アドレス及び命令オペランド仮想アドレ
スの両方が１つの物理アドレス群をマップする場合に修
飾ビットを主張する工程と、アネックス仮想アドレス及び命令オペランド仮想アドレ
スが異なる１つの物理アドレス群をそれぞれマップする
場合に修飾ビットの主張を取り消す工程とを含む方法。
【請求項２】各仮想アドレスはウィンドウ・ポインタ
及びレジスタ・インデックスを含む請求項１に記載の方
法。
【請求項３】同一の物理アドレスをマップする互いに
異なる仮想アドレスは同一のレジスタ・インデックスを
それぞれ有するか、または所定の１ビットだけ互いに異
なるレジスタ・インデックスをそれぞれ有する請求項２
に記載の方法。
【請求項４】各仮想アドレス内のウィンドウ・ポイン
タは複数の仮想レジスタ・ウィンドウのうちの１つを示
す請求項２に記載の方法。
【請求項５】全ての仮想レジスタ・ウィンドウはグロ
ーバル・レジスタ・アドレスを有し、同グローバル・レ
ジスタ・アドレスが全てのレジスタ・ウィンドウにおい
て同一の物理レジスタをマップする請求項４に記載の方
法。
【請求項６】全ての仮想レジスタ・ウィンドウはロー
カル・レジスタ・アドレスを有し、同ローカル・レジス
タ・アドレスが全てのレジスタ・ウィンドウにおいて異
なる物理レジスタをマップする請求項５に記載の方法。
【請求項７】全ての仮想レジスタ・ウィンドウは入力
レジスタ・アドレス及び出力レジスタ・アドレスを有
し、前記入力レジスタ・アドレスは別の仮想レジスタ・
ウィンドウの出力レジスタ・アドレスがマップする物理
レジスタ・アドレスと同一の物理レジスタ・アドレスを
マップし、出力レジスタ・アドレスは更に別の仮想レジ
スタ・ウィンドウの入力レジスタ・アドレスがマップす
る物理レジスタ・アドレスと同一の物理レジスタ・アド
レスをマップする請求項６に記載の方法。
【請求項８】仮想レジスタ構造内において、アネック
ス・エントリに含まれるアネックス仮想アドレスを命令
オペランド仮想アドレスと比較する際に使用するアネッ
クス・エントリの疑似アドレス・ビットを形成する方法
であって、前記各仮想アドレスがウィンドウ・ポインタ
及びレジスタ・インデックスを有し、前記仮想レジスタ
構造が互いに重複する複数の仮想レジスタ・ウィンドウ
をサポートし、前記重複は前記２つの仮想アドレスが同
一の物理アドレスをマップし、かつ互いに所定の１ビッ
トだけ異なる２つのレジスタ・インデックスを有するよ
う行われる方法において、アネックス仮想アドレス及び命令オペランド仮想アドレ
スが同一の物理アドレスをマップした際に、疑似アドレ
ス・ビットに対して命令オペランド・レジスタ・インデ
ックスに含まれる所定のビットの値を割り当てる工程
と、アネックス仮想アドレス及び命令オペランド仮想アドレ
スがそれぞれ異なる物理アドレスをマップした際に、疑
似アドレス・ビットに対してアネックス・レジスタ・イ
ンデックスに含まれる所定のビットの値を割り当てる工
程とを含む方法。
【請求項９】前記所定のビットがアネックス・レジス
タ・インデックスの最も重要なビットである請求項８に
記載の方法。
【請求項１０】修飾ビット及び疑似アドレス・ビット
を有するアネックス・エントリに含まれるアネックス・
ウィンドウ・ポインタ及びアネックス・レジスタ・イン
デックスを備えたアネックス仮想アドレスと、命令オペ
ランド・ウィンドウ・ポインタ及び命令オペランド・レ
ジスタ・インデックスを備えた命令オペランド仮想アド
レスとが１つの物理アドレスをマップした際に主張され
る整合信号を形成する方法であって、アネックス・レジスタ・インデックスに含まれる所定の
ビットを疑似アドレス・ビットと置換することによりア
ネックス比較インデックスを形成する工程と、等価信号
を形成すべく命令オペランド・レジスタ・インデックス
をアネックス比較インデックスと比較する工程と、修飾ビット及び等価信号の両方が主張された場合にのみ
整合信号を主張する工程とを含む方法。
【請求項１１】前記所定のビットがアネックス・レジ
スタ・インデックスの最も重要なビットである請求項１
０に記載の方法。
【請求項１２】アネックス・エントリ内のアネックス
仮想アドレスを命令オペランド仮想アドレスと比較する
際に使用するアネックス・エントリの修飾ビットを形成
する装置であって、前記各仮想アドレスが１つの物理ア
ドレス群及び同物理アドレス群に含まれる１つの物理ア
ドレスをマップする装置において、アネックス仮想アドレス及び命令オペランド仮想アドレ
スの両方が１つの物理アドレス群をマップする場合に、
修飾ビットを主張する主張回路と、アネックス仮想アドレス及び命令オペランド仮想アドレ
スが異なる物理アドレス群をそれぞれマップする場合
に、修飾ビットの主張を取り消す主張取り消し回路とを
有する装置。
【請求項１３】各仮想アドレスがウィンドウ・ポイン
タ及びレジスタ・インデックスを有する請求項１２に記
載の装置。
【請求項１４】同一の物理アドレスをマップする互い
に異なる仮想アドレスが同一のレジスタ・インデックス
を有するか、または所定の１ビットだけ互いに異なるレ
ジスタ・インデックスを有する請求項１３に記載の装
置。
【請求項１５】各仮想アドレス内のウィンドウ・ポイ
ンタが複数の仮想レジスタ・ウィンドウのうちの１つを
表示する請求項１３に記載の装置。
【請求項１６】全ての仮想レジスタ・ウィンドウはグ
ローバル・レジスタ・アドレスを有し、同グローバル・
レジスタ・アドレスが全てのレジスタ・ウィンドウにお
いて同一の物理レジスタをマップする請求項１５に記載
の装置。
【請求項１７】全ての仮想レジスタ・ウィンドウはロ
ーカル・レジスタ・アドレスを有し、同ローカル・レジ
スタ・アドレスが全てのレジスタ・ウィンドウにおいて
異なる物理レジスタをマップする請求項１６に記載の装
置。
【請求項１８】全ての仮想レジスタ・ウィンドウは入
力レジスタ・アドレス及び出力レジスタ・アドレスを有
し、前記入力レジスタ・アドレスは別の仮想レジスタ・
ウィンドウの出力レジスタ・アドレスがマップする物理
レジスタ・アドレスと同一の物理レジスタ・アドレスを
マップし、出力レジスタ・アドレスは更に別の仮想レジ
スタ・ウィンドウの入力レジスタ・アドレスがマップす
る物理レジスタ・アドレスと同一の物理レジスタ・アド
レスをマップする請求項１７に記載の装置。
【請求項１９】仮想レジスタ構造内において、アネッ
クス・エントリに含まれるアネックス仮想アドレスを命
令オペランド仮想アドレスと比較する際に使用するアネ
ックス・エントリの疑似アドレス・ビットを形成する装
置であって、前記各仮想アドレスがウィンドウ・ポイン
タ及びレジスタ・インデックスを有し、前記仮想レジス
タ構造が互いに重複する複数の仮想レジスタ・ウィンド
ウをサポートし、前記重複は前記２つの仮想アドレスが
同一の物理アドレスをマップし、かつ互いに所定の１ビ
ットだけ異なる２つのレジスタ・インデックスを有する
よう行われる装置において、アネックス仮想アドレス及び命令オペランド仮想アドレ
スが同一の物理アドレスをマップした際に、疑似アドレ
ス・ビットに対して命令オペランド・レジスタ・インデ
ックスに含まれる所定のビットの値を割り当てる第１の
割り当て回路と、アネックス仮想アドレス及び命令オペランド仮想アドレ
スがそれぞれ異なる物理アドレスをマップした際に、疑
似アドレス・ビットに対してアネックス・レジスタ・イ
ンデックスに含まれる所定のビットの値を割り当てる第
２の割り当て回路とを含む装置。
【請求項２０】前記所定のビットがアネックス・レジ
スタ・インデックスの最も重要なビットである請求項１
９に記載の装置。
【請求項２１】修飾ビット及び疑似アドレス・ビット
を有するアネックス・エントリに含まれるアネックス・
ウィンドウ・ポインタ及びアネックス・レジスタ・イン
デックスを備えたアネックス仮想アドレスと、命令オペ
ランド・ウィンドウ・ポインタ及び命令オペランド・レ
ジスタ・インデックスを備えた命令オペランド仮想アド
レスとが１つの物理アドレスをマップした際に主張され
る整合信号を形成する装置であって、アネックス・レジスタ・インデックスに含まれる所定の
ビットを疑似アドレス・ビットと置換することによりア
ネックス比較インデックスを形成する形成回路と、等価信号を形成すべく命令オペランド・レジスタ・イン
デックスをアネックス比較インデックスと比較する比較
回路と、修飾ビット及び等価信号の両方が主張された場合にのみ
整合信号を主張する主張回路とを含む装置。
【請求項２２】前記所定のビットがアネックス・レジ
スタ・インデックスの最も重要なビットである請求項２
１に記載の装置。
【請求項２３】アネックス・エントリ内のアネックス
仮想アドレスを命令オペランド仮想アドレスと比較する
際に使用するアネックス・エントリの修飾ビットを形成
するとともに、前記各仮想アドレスが１つの物理アドレ
ス群及び同物理アドレス群に含まれる１つの物理アドレ
スをマップする装置の製造方法であって、アネックス仮想アドレス及び命令オペランド仮想アドレ
スの両方が１つの物理アドレス群をマップする場合に、
修飾ビットを主張する主張回路を提供する工程と、アネックス仮想アドレス及び命令オペランド仮想アドレ
スが異なる物理アドレス群をそれぞれマップする場合
に、修飾ビットの主張を取り消す主張取り消し回路を提
供する工程とを含む方法。