JPH08221223A - 半導体ディスク装置 - Google Patents

半導体ディスク装置

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JPH08221223A
JPH08221223A JP2828795A JP2828795A JPH08221223A JP H08221223 A JPH08221223 A JP H08221223A JP 2828795 A JP2828795 A JP 2828795A JP 2828795 A JP2828795 A JP 2828795A JP H08221223 A JPH08221223 A JP H08221223A
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Abstract

(57)【要約】 【構成】 当該消去ブロックの消去回数を格納する消去
ブロック情報格納領域１０と、データを格納する複数の
データ格納領域１１と、論理セクタアドレスを格納する
前記データ格納領域毎の論理セクタアドレス格納領域１
２とから構成される消去ブロック９を複数有するフラッ
シュメモリ８Ａと、前記論理セクタアドレスを物理消去
ブロック番号へ変換するためのアドレス変換テーブル５
Ａと、前記アドレス変換テーブル５Ａに基づいて入力し
た論理セクタアドレス（ＬＳＡ）を物理消去ブロック番
号（ＰＢＮ）へ変換し、前記フラッシュメモリ８Ａ上の
該当物理消去ブロック内で前記入力した論理セクタアド
レスに基づいて最新の該当データ格納領域１１を捜し出
し、前記最新の該当データ格納領域１１の内容を読み出
すＣＰＵ４とを備えた。 【効果】 データ管理用のアドレス変換テーブル５Ａを
小さくできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、フラッシュメモリを
記憶媒体として用いた半導体ディスクカード等の半導体
ディスク装置に関するものである。
【０００２】
【従来の技術】今日、パーソナルコンピュータの分野に
おいて比較的大容量のデータを記憶させておく際には、
ハードディスク装置などの磁気記憶媒体が用いられるこ
とが多い。これは、消費電力こそ大きいがコストパフォ
ーマンスが非常によいためである。
【０００３】一方、フラッシュメモリ等の半導体メモリ
を上記ハードディスク装置のように動作させる半導体デ
ィスク装置が出現した。この半導体ディスク装置は上記
ハードディスク装置と違いモーターなどのメカニカルな
部分が存在しないため、コストパフォーマンスは磁気記
憶媒体に遅れをとるものの低消費電力、高信頼性という
面を生かし携帯情報端末などに普及しつつある。
【０００４】なお、フラッシュメモリの特徴は以下のと
おりである。第１に、電気的にデータの書き込み、消去
が可能な不揮発性メモリである。第２に、データが既に
書き込まれているメモリセルにデータを上書きすること
はできない（このため、常に消去動作がつきまとう）。
第３に、データの消去単位は、数Ｋ〜数十ＫＢｙｔｅ単
位である。第４に、書き込み、消去回数に制限がある。
【０００５】従来の半導体ディスク装置の構成について
図１４、図１５、図１６及び図１７を参照しながら説明
する。図１４は、従来の半導体ディスク装置の全体構成
を示すブロック図である。図１５は、図１４のアドレス
変換テーブルの内部構成を示す図である。図１６は、図
１４のフラッシュメモリの内部構成を示す図である。ま
た、図１７は、図１６の消去ブロックの内部構成を示す
図である。
【０００６】図１４において、従来の半導体ディスク装
置２は、インターフェイス回路３と、ＣＰＵ４と、アド
レス変換テーブル５と、フラッシュ制御回路６と、デー
タ入出力用セクタバッファ７と、フラッシュメモリ８と
を備える。
【０００７】半導体ディスク装置２と接続するホスト１
の代表的な例は、ノートパソコンや携帯情報端末であ
る。リムーバブルタイプの半導体ディスク装置２は、現
在の所、カード型が主流である。インターフェイス回路
３は、ホスト１との情報をやりとりする。ＣＰＵ４は、
データの入出力及びフラッシュメモリ８への命令を出力
する。
【０００８】論理セクタ／物理セクタアドレス変換テー
ブル５は、論理セクタアドレスを物理セクタアドレスに
変換するためのテーブルである。論理セクタアドレス
（ＬＳＡ：Logical Sector Address）とはホスト１が半
導体ディスク装置２に指定するセクタアドレスのことで
ある。また、物理セクタアドレス（ＰＳＡ：Physical S
ector Address）とは、半導体ディスク装置２内で使用
されるフラッシュメモリ８のアドレスのことである。
【０００９】フラッシュ制御回路６は、複雑でないフラ
ッシュメモリ８のデータ処理を行う。単純なデータの受
け渡し等はフラッシュ制御回路６で行い、他の処理はＣ
ＰＵ４で行う。データ入出力用セクタバッファ７は、デ
ータをフラッシュメモリ８からインターフェース回路３
を通して出力、あるいはインターフェース回路３を通し
てフラッシュメモリ８にデータを入力する際に用いられ
る。
【００１０】図１５において、アドレス変換テーブル５
は、論理セクタアドレス（ＬＳＡ）格納部と物理セクタ
アドレス（ＰＳＡ）格納部とから構成される。
【００１１】ＬＳＡ格納部には論理セクタアドレスが保
存されている。内容は固定されている。なお、実際は、
論理セクタアドレスがホスト１から送られてくると、論
理セクタアドレスデータに基づき変換テーブル用の揮発
性ＲＡＭのアドレスピンに電圧がかかりＰＳＡデータが
でてくる構造になっている。説明しやすくするために、
ＰＳＡ格納部との対応でＬＳＡ格納部があるとしてい
る。ＰＳＡ格納部には任意の（図では１〜ｎ）フラッシ
ュメモリ８のセクタ番号が保存される。このアドレス変
換テーブル５を用いることで、ホスト１が指定する論理
セクタアドレスに左右されることなく内部管理に都合の
よい物理セクタアドレスにデータを保存することができ
る。このアドレス変換テーブル５は、頻繁に書き込み・
消去されるのでＳＲＡＭやＤＲＡＭなどの揮発性のＲＡ
Ｍで構成するのが一般的である。
【００１２】このアドレス変換テーブル５の容量は、次
のような条件のとき以下のようになる。２０メガバイト
（ＭByte）のフラッシュメモリ８を使用し、データの入
出力単位（セクタ）を５１２バイト（Byte）とすると、
半導体ディスク装置２内のセクタ数は次のようになる。 半導体ディスク装置２内のセクタ数＝２０メガバイト÷
５１２バイト＝４０９６０セクタ
【００１３】次に、「４０９６０」を２進数表現する際
に必要なビット数は、ｌｎ４０９６０÷ｌｎ２＝１５.
３となり、１６桁必要となる。
【００１４】これにより必要なアドレス変換テーブル５
の容量は、４０９６０×１６＝６５５３６０ビットとな
り、最終的に、８０キロバイト（ＫByte）必要となる。
【００１５】図１６において、フラッシュメモリ８は、
複数の消去ブロック９と、予備の複数の消去ブロック９
とから構成される。
【００１６】フラッシュメモリ８は電気的に書き込み消
去可能な不揮発メモリである。不揮発であるためＤＲＡ
Ｍ・ＳＲＡＭのように電池によるバックアップの必要も
なく、また電気的にデータの消去が可能なのでＥＰＲＯ
Ｍと違いボードから外すことなくデータを変更すること
ができる。１セルで１ビットのデータを記憶することが
できるため、ＥＥＲＲＯＭより安価にメモリを作製する
ことができる。以上の点がフラッシュメモリ８の長所に
あたる。短所としては、消去回数に１万回〜１０万回程
度の上限があること、書き込みの際には必ず消去動作が
必要なこと（このためデータがすでに書き込まれている
セルに上書きすることは不可能）、消去単位は数Ｋ〜数
十ＫByteのブロック単位であること、等が上げられる。
【００１７】図１７において、１つの消去ブロック９
は、先頭に消去ブロック情報格納領域１０と、複数のデ
ータ格納領域１１と、データ格納領域１１毎のＬＳＡ格
納領域１２とを有する。
【００１８】消去ブロック情報格納領域１０に現在のブ
ロック消去回数を格納しておく。データ格納領域１１
は、通常５１２バイト（＝１セクタ）の大きさである。
ＬＳＡ格納領域１２はセクタごとに存在し、データを書
き込む際にホスト１が指定したＬＳＡを格納しておく。
これは、論理セクタ／物理セクタアドレス変換テーブル
５を揮発性ＲＡＭで構成した際、電源オフと同時にデー
タが消えてしまうためである。電源をオンにしたときに
全てのセクタのＬＳＡ格納領域１２を検索し揮発性ＲＡ
Ｍテーブル５を再構築する際に用いられる。
【００１９】つぎに、従来の半導体ディスク装置の動作
について図１８、図１９及び図２０を参照しながら説明
する。図１８は、従来の半導体ディスク装置の読み出し
動作を説明するための図である。また、図１９及び図２
０は、従来の半導体ディスク装置の書き込み動作を説明
するための図である。
【００２０】フラッシュメモリ８を用いた半導体ディス
ク装置２はハードディスク装置とは異なり、データを上
書きすることができない。従って、ホスト１から送られ
てくるデータの論理セクタアドレスとそのデータをフラ
ッシュメモリ８のどの物理セクタアドレスに書き込むか
を示すアドレス変換テーブル５を揮発性ＲＡＭ内に記憶
させておくことが行われる。このアドレス変換テーブル
５を用いることでＬＳＡに左右されることなくフラッシ
ュメモリ８の記憶領域を有効に使用することが可能とな
る。
【００２１】まず、半導体ディスク装置２からのデータ
の読み出し動作を図１８で説明する。ホスト１は読み出
したいデータのセクタアドレスを半導体ディスク装置２
に送る。ホスト１から送られてくるアドレスデータには
２種類ある。ＬＳＡ形式とＣＨＳ形式である。ＬＳＡ形
式が１〜ｎまでの通し番号でセクタを指定するのに対
し、ＣＨＳ形式はハードディスク装置で使用されるシリ
ンダ・ヘッド・セクタという３つのデータの組み合わせ
でデータ領域を指定する。半導体ディスク装置２内では
ＬＳＡ／ＰＳＡアドレス変換テーブル５を用いるため、
ホスト１からＣＨＳ形式のデータが入力された場合は、
例えばインターフェース回路内でＬＳＡに変換し次の作
業に移る。
【００２２】ＣＰＵ４は、アドレス変換テーブル５を用
いてホスト１が指定したＬＳＡをＰＳＡにアドレス変換
する。最後にＰＳＡに対応したフラッシュメモリ８内か
らデータが読み出される。
【００２３】例えば、ホスト１が指定したＬＳＡが
「２」であった場合、アドレス変換テーブル５により
「６」というＰＳＡに変換される。これにより、図１８
に示すように、「Ａ」というデータが読み出されること
になる。ＬＳＡ格納領域１２にはＬＳＡである「２」が
格納されている。
【００２４】次に、半導体ディスク装置２へのデータの
書き込み動作を図１９及び図２０で説明する。「Ａ」、
「Ｂ」、「Ｃ」というデータがＰＳＡの「１」、
「３」、「７」に格納されている状態を初期状態とす
る。データを書き込む際に注意しなければならないのは
フラッシュメモリ８はデータの再書き込みができないと
いう点である。上記初期状態の場合、ＰＳＡ「１」、
「３」、「７」の領域が該当する。
【００２５】データが書き込まれていないＬＳＡをホス
ト１が指定してきた場合は、ＣＰＵ４は、フラッシュメ
モリ８内の適当な空き領域（ＰＳＡ「２」、「４」〜
「６」、「８」〜「１２」）にデータを書き込み、アド
レス変換テーブル５内のデータを更新する。図１９は、
ＬＳＡ「４」へ「Ｄ」というデータの書き込みをホスト
が指定した場合の例である。データ「Ｄ」とホスト１が
指定したＬＳＡを空き領域ＰＳＡ「４」に書き込み、ア
ドレス変換テーブル５のＬＳＡ「４」に対応したＰＳＡ
の部分にＰＳＡの値「４」を書き込む。
【００２６】ホスト１から、既にデータが書き込まれて
いる領域への再書き込みが要求された場合（例えば、同
名ファイルの上書き保存）であっても、再書き込みデー
タをフラッシュメモリ８の空き領域に書き込み、アドレ
ス変換テーブル５を更新する。図２０は、ＬＳＡ「２」
のデータを再書き込みした際の結果である。更新データ
「Ｂ’」を空き領域ＰＳＡ「５」に書き込み、アドレス
変換テーブル５のＬＳＡ「２」に対応するＰＳＡを
「５」と更新する。なお、ＰＳＡ「３」が使用済みデー
タであることは、カード内のＣＰＵ４は認識しておかな
ければならない。
【００２７】
【発明が解決しようとする課題】上述したような従来の
半導体ディスク装置では、アドレス変換テーブル５がセ
クタ（データ管理の最小単位）ごとに１つのＰＳＡを格
納するメモリ領域が必要となるため、フラッシュメモリ
８が大容量になるにつれアドレス変換テーブル５も大容
量となるという問題点があった。
【００２８】この発明は、前述した問題点を解決するた
めになされたもので、従来装置のパフォーマンス、つま
り読み出し速度と略同程度の読み出し速度を維持し、か
つメモリ管理用のアドレス変換テーブルの容量を小さく
できる半導体ディスク装置を得ることを目的とする。
【００２９】
【課題を解決するための手段】この発明に係る半導体デ
ィスク装置は、当該消去ブロックの消去回数を格納する
消去ブロック情報格納領域と、データを格納する複数の
データ格納領域と、論理セクタアドレスを格納する前記
データ格納領域毎の論理セクタアドレス格納領域とから
構成される消去ブロックを複数有するフラッシュメモリ
と、前記論理セクタアドレスを物理消去ブロック番号へ
変換するためのアドレス変換テーブルと、前記物理消去
ブロック番号に基づいて前記フラッシュメモリ上のデー
タを管理する制御手段とを備えたものである。
【００３０】また、この発明に係る半導体ディスク装置
は、前記制御手段が、前記アドレス変換テーブルに基づ
いて入力した論理セクタアドレスを物理消去ブロック番
号へ変換し、前記フラッシュメモリ上の該当物理消去ブ
ロック内で前記入力した論理セクタアドレスに基づいて
最新の該当データ格納領域を捜し出し、前記最新の該当
データ格納領域の内容を読み出すものである。
【００３１】さらに、この発明に係る半導体ディスク装
置は、前記制御手段が、該当消去ブロックの上から下へ
連続してデータ格納領域にデータを書き込み、前記書き
込んだデータ格納領域に対応する論理セクタアドレス格
納領域に入力した論理セクタアドレスを書き込むととも
に、前記アドレス変換テーブルの前記入力した論理セク
タアドレスに対応する物理消去ブロック番号格納部に該
当物理消去ブロック番号を書き込むものである。
【００３２】
【作用】この発明に係る半導体ディスク装置において
は、当該消去ブロックの消去回数を格納する消去ブロッ
ク情報格納領域と、データを格納する複数のデータ格納
領域と、論理セクタアドレスを格納する前記データ格納
領域毎の論理セクタアドレス格納領域とから構成される
消去ブロックを複数有するフラッシュメモリと、前記論
理セクタアドレスを物理消去ブロック番号へ変換するた
めのアドレス変換テーブルと、前記物理消去ブロック番
号に基づいて前記フラッシュメモリ上のデータを管理す
る制御手段とを備えたので、データ管理用のアドレス変
換テーブルを小さくできる。
【００３３】また、この発明に係る半導体ディスク装置
においては、前記制御手段が、前記アドレス変換テーブ
ルに基づいて入力した論理セクタアドレスを物理消去ブ
ロック番号へ変換し、前記フラッシュメモリ上の該当物
理消去ブロック内で前記入力した論理セクタアドレスに
基づいて最新の該当データ格納領域を捜し出し、前記最
新の該当データ格納領域の内容を読み出すので、データ
管理用のアドレス変換テーブルを小さくできる。
【００３４】さらに、この発明に係る半導体ディスク装
置においては、前記制御手段が、該当消去ブロックの上
から下へ連続してデータ格納領域にデータを書き込み、
前記書き込んだデータ格納領域に対応する論理セクタア
ドレス格納領域に入力した論理セクタアドレスを書き込
むとともに、前記アドレス変換テーブルの前記入力した
論理セクタアドレスに対応する物理消去ブロック番号格
納部に該当物理消去ブロック番号を書き込むので、デー
タ管理用のアドレス変換テーブルを小さくできる。
【００３５】
【実施例】
実施例１．以下、この発明の実施例１の構成について図
１、図２、図３及び図４を参照しながら説明する。図１
は、この発明の実施例１の全体構成を示すブロック図で
ある。図２は、図１のアドレス変換テーブルの内部構成
を示す図である。図３は、図１のフラッシュメモリの内
部構成を示す図である。図４は、図３の消去ブロックの
内部構成を示す図である。なお、各図中、同一符号は同
一又は相当部分を示す。
【００３６】図１において、この実施例１に係る半導体
ディスク装置２Ａは、インターフェイス回路３と、ＣＰ
Ｕ４と、アドレス変換テーブル５Ａと、フラッシュ制御
回路６Ａと、データ入出力用セクタバッファ７と、フラ
ッシュメモリ８Ａとを備える。
【００３７】従来の半導体ディスク装置２との違いは、
アドレス変換テーブル５Ａの容量が小さい点であり、そ
の分、フラッシュメモリ８Ａを大きくできる。また、フ
ラッシュ制御回路６Ａは、従来のフラッシュ制御回路６
の機能に加えて、ハード的な論理セクタアドレス比較回
路６１を含む。さらに、ＣＰＵ４は、読み出し用と書き
込み用のアドレスポインタを用いてフラッシュメモリ８
Ａ上のデータ管理を行う。すなわち、半導体ディスク装
置２Ａは、上記論理セクタアドレス比較回路６１と、ア
ドレスポインタとを使用することで、従来と略同程度の
パフォーマンスを維持しながら、アドレス変換テーブル
５Ａの容量を小さくできる。なお、この発明に係る制御
手段は、この実施例１では読み出し用と書き込み用のア
ドレスポインタを用いるＣＰＵ４と、論理セクタアドレ
ス比較回路６１を含むフラッシュ制御回路６Ａと、デー
タ入出力用セクタバッファ７とから構成される。
【００３８】アドレス変換テーブル５Ａは、論理セクタ
アドレスを物理消去ブロック番号に変換するためのテー
ブルである。物理消去ブロック番号（ＰＢＮ：Physical
Block Number）とは、半導体ディスク装置２Ａ内で使
用されるフラッシュメモリ８Ａのブロックアドレスのこ
とである。
【００３９】図２において、アドレス変換テーブル５Ａ
は、論理セクタアドレス（ＬＳＡ）格納部と物理消去ブ
ロック番号（ＰＢＮ）格納部とから構成される。
【００４０】ＬＳＡ格納部には論理セクタアドレスが保
存されている。内容は固定されている。なお、実際は、
論理セクタアドレスがホスト１から送られてくると、論
理セクタアドレスデータに基づき変換テーブル用の揮発
性ＲＡＭのアドレスピンに電圧がかかりＰＢＮデータが
でてくる構造になっている。説明をしやすくするため
に、ＰＢＮ格納部との対応でＬＳＡ格納部があるとして
いる。ＰＢＮ格納部には任意のフラッシュメモリ８Ａの
物理消去ブロック番号が保存される。このアドレス変換
テーブル５Ａを用いることで、ホスト１が指定する論理
セクタアドレスに左右されることなく内部管理に都合の
よい物理消去ブロックにデータを保存することができ
る。このアドレス変換テーブル５Ａは、頻繁に書き込み
・消去されるのでＳＲＡＭやＤＲＡＭなどの揮発性のＲ
ＡＭで構成するのが一般的である。
【００４１】ただ、このアドレス変換テーブル５Ａで
は、従来と違いＬＳＡのデータからＰＢＮしか解らな
い。例えば、消去ブロックのサイズが６４キロバイトの
フラッシュメモリを用いた場合、内部にはおよそ１００
前後のセクタ（＝５１２バイト）が存在する（消去ブロ
ック情報格納領域１０、ＬＳＡ格納領域１２等がなけれ
ば最大１２８セクタが存在する）。このため目的のデー
タを検索するための工夫が必要となる。これについては
後述する。
【００４２】このアドレス変換テーブル５Ａの容量は、
以下のようになる。２０メガバイトのフラッシュメモリ
８Ａを使用し、１セクタを５１２バイトとすると、半導
体ディスク装置２Ａ内のセクタ数は従来と同様に４０９
６０となる。しかしながら、アドレス変換テーブル５Ａ
のＰＢＮ格納部にはブロック番号を記憶させるので、半
導体ディスク装置２Ａ内のブロック数は、１ブロック
（消去ブロック）を６４キロバイトとすると以下のよう
になる。半導体ディスク装置２Ａ内のブロック数＝２０
メガバイト÷６４キロバイト＝３２０ブロック
【００４３】次に、「３２０」を２進数表現する際に必
要なビット数は、ｌｎ３２０÷ｌｎ２＝８．３となり、
９桁必要となる。これにより必要なアドレス変換テーブ
ル５Ａの容量は、４０９６０×９＝３６８６４０ビット
となり、最終的に、４５キロバイト必要となる。これ
は、従来の約１／２である。
【００４４】図３において、フラッシュメモリ８Ａは、
複数の消去ブロック９Ａと、予備の複数の消去ブロック
９Ａとから構成される。なお、データ（メモリ）管理の
対象ブロックのサイズが消去単位と同じであるので、消
去ブロックと称する。メインメモリに使用するフラッシ
ュメモリ８Ａは、従来と同様ブロック消去型（消去ブロ
ック単位は数Ｋ〜数十Ｋバイト）のフラッシュメモリを
用いる。
【００４５】図４において、１つの消去ブロック９Ａ
は、先頭に消去ブロック情報格納領域１０と、複数のデ
ータ格納領域１１と、データ格納領域１１毎のＬＳＡ
（論理セクタアドレス）格納領域１２と、データ格納領
域１１毎の有効データ確認フラグ１３とを有する。有効
データ確認フラグ１３以外は、従来と同様である。この
有効データ確認フラグ１３は、ＣＰＵ４が有効データ
か、いつでも消去可能な無効データかを区別するための
ものである。有効データは「ＦＦ」（１１１１１１１
１）、無効データは「００」（００００００００）で表
す。なお、逆の表現でもよい。ＣＰＵ４は、データの上
書きや消去を行った場合、必要なくなったデータ格納領
域１１に対応する有効データ確認フラグ１３を「ＦＦ」
から「００」へ書き換える。
【００４６】つぎに、この実施例１の動作について図５
から図１３までを参照しながら説明する。図５〜図８
は、この実施例１の書き込み動作を説明するための図で
ある。図９及び図１０は、この実施例１の読み出し動作
を説明するための図である。図１１及び図１２は、この
実施例１の読み出し動作を示すフローチャートである。
図１３は、この実施例１の書き込み動作を示すフローチ
ャートである。
【００４７】まず、半導体ディスク装置２Ａへのデータ
書き込み動作を図５〜図８で説明する。従来との違い
は、１つの消去ブロック内のセクタ（データ格納領域１
１）が全て書き込み済みになるまで他の消去ブロックに
はデータを書き込まないことである。また、データは、
消去ブロックの上から下に連続して書き込む（ランダム
に書き込まない）。これは、「書き込み用アドレスポイ
ンタ」を用い、書き込みの度に１つづつ更新（インクリ
メント）していく。ここで、「アドレスポインタ」と
は、任意の物理セクタアドレス（ＰＳＡ）を記憶してお
くためのものである。この実施例１では、データの読み
出し時と、書き込み時にそれぞれ１つの「読み出し用ア
ドレスポインタ」、「書き込み用アドレスポインタ」を
使用する。
【００４８】半導体ディスク装置２Ａ内のフラッシュメ
モリ８Ａ内にデータが全く無い状態から動作の説明を進
める。このとき、書き込み用アドレスポインタは「１」
を指し示している。データ書き込みの際には、まずホス
ト１から書き込むべきデータと書き込みアドレスが送ら
れてくる。アドレスは、ＣＨＳ形式の場合が考えられる
ので従来と同様に全てＬＳＡ形式に変換する。アドレス
形式情報もホスト１から送られてくるため半導体ディス
ク装置２Ａ側で容易にＣＨＳ形式かＬＳＡ形式かを区別
することができる。
【００４９】ＬＳＡがランダムに送られてきても、図５
に示すように、書き込みはＰＢＮ「１」から行う。例え
ば、ホスト１からＬＳＡ「３」にデータ「Ａ」の書き込
み要求があった場合、ＣＰＵ４は書き込み用アドレスポ
インタに従い、ＰＢＮ「１」の先頭のデータ格納領域１
１にデータ「Ａ」を書き込み、対応する論理セクタアド
レス格納領域１２にＬＳＡ「３」を書き込む。そして、
書き込みアドレスポインタを更新する。つまり、書き込
みアドレスポインタを「２」とする。さらに、アドレス
変換テーブル５ＡのＬＳＡ「３」に対応するＰＢＮ格納
部に「１」を書き込む。なお、図５〜図９において、フ
ラッシュメモリ８Ａの消去ブロック９Ａは、説明しやす
いようにデータ格納領域１１を３つとしている。
【００５０】図６は、クリーンな消去ブロックがあと１
ブロックになった状態である。このとき、書き込み用ア
ドレスポインタは、「１」→「２」→「３」→「…」→
「８」→「９」と更新されて、ＰＢＮ「４」の先頭のデ
ータ格納領域１１である「１０」を指し示している。こ
こで、これ以上書き込むと、クリーンな消去ブロックを
確保することができないためフラッシュメモリ８Ａの消
去ブロックのクリーニングを行う。
【００５１】ＣＰＵ４は、全ての消去ブロック内の状態
を確認し消去に最適なブロックを決定する。最適なブロ
ックとは、有効データ確認フラグ１３に基づく、有効な
データがあまり存在しない消去ブロックや、消去ブロッ
ク情報格納領域１０の内容に基づく、消去回数が少ない
消去ブロックなどである。図６では、各消去ブロックの
消去回数は「０」で同じであり、ＰＢＮ「１」が有効な
データが少ないため、つまりＰＢＮ「１」のデータ
「Ａ’」はデータ「Ａ」の上書きを意味しているため、
このブロックを消去し、クリーンなセクタを確保するこ
とにする。
【００５２】まず、図７に示すように、有効なデータを
クリーンなＰＢＮ「４」に退避し、次にアドレス変換テ
ーブル５Ａを更新する。その後、図８に示すように、Ｐ
ＢＮ「１」をブロック消去し、ブロック消去回数を
「１」だけ増やす。この作業により、クリーンなブロッ
ク１つと、クリーンなセクタ１つが確保されたことにな
る。このとき、書き込み用アドレスポインタは「１２」
を指し示している。
【００５３】次に、半導体ディスク装置２Ａからのデー
タ読み出し動作を図９及び図１０で説明する。まず、ホ
スト１から送られてきたアドレスをＬＳＡ形式に統一す
る。次に、アドレス変換テーブル５Ａを用いてＬＳＡか
らＰＢＮを割り出す。
【００５４】次に、得られたＰＢＮ内の論理セクタアド
レス格納領域１２に格納されたＬＳＡを下から順に確認
していく。この際、図１０に示すように、フラッシュ制
御回路６Ａ内の論理セクタアドレス比較回路６１で、ホ
スト１から送られてきたＬＳＡと、該当ＰＢＮ内の論理
セクタアドレス格納領域１２に格納されたＬＳＡとを比
較する。一致したときのデータ格納領域１１（セクタ）
の内容が読み出すべきデータである。このとき、読み出
し用アドレスポインタに一致したときのＰＳＡにプラス
１した値をセットする。読み出しデータが複数のセクタ
の場合、次の読み出し時は読み出し用アドレスポインタ
が指し示すセクタアドレスからデータを読み出す。
【００５５】例えば、ホスト１からＬＳＡが「２」とい
うデータが送られてきた場合、図９に示すように、アド
レス変換テーブル５Ａにより、ＰＢＮ「３」を得る。次
に、ＰＢＮ「３」の消去ブロック内の論理セクタアドレ
スを下から順に確認する。一番下のＬＳＡは「６」であ
るから該当せず。次に、次のＬＳＡが「２」であるから
一致する。従って、読み出すべきデータは「Ｈ」という
ことになる。このとき、読み出し用アドレスポインタは
「９」である。
【００５６】従来と違い、消去ブロックが大きくなると
検索に要する時間がかかることになる。しかし、一般に
データは５１２バイト（１セクタ）以上のサイズのもの
が多いため、初めてのデータ検索には、１つの消去ブロ
ック内に約１００セクタのデータエリアがあるため、最
高１００ステップ程度の検索を必要とするが、２回目以
降は前回読み出したセクタの次のセクタにデータがある
可能性が極めて高いため、前回読み出したセクタの次の
セクタのアドレスを読み出し用アドレスポインタに記憶
しておくことで検索回数を大幅に減少させることができ
る。
【００５７】つづいて、半導体ディスク装置２Ａからの
データ読み出し動作を図１１及び図１２のフローチャー
トで説明する。１〜数十のセクタからなるファイル（デ
ータ）を扱う場合、ファイルの先頭のセクタを読み出す
際は読み出し用アドレスポインタが決定していないの
で、図１１の検索処理を行う。また、上記ファイルの次
のセクタのデータを読み出すときには読み出し用アドレ
スポインタが設定されているので、図１２の処理を行
う。図１１の検索処理との違いは、図１２の処理はホス
ト１から読み出すべきデータのアドレス（ＬＳＡ）を受
け取るが、ホスト１からのＬＳＡを使用することなくデ
ータを読み出すことである。図１１の検索処理は、ファ
イルの先頭セクタのデータを読み出す場合の他に、読み
出し用アドレスポインタが消去ブロック内の最終セクタ
アドレスまできた場合にも行う。これは、次に読み出す
セクタが存在する消去ブロックが解らなくなるためであ
る。ＣＰＵ４は、ファイル名等に基づきファイルの先頭
とそれ以外を認識し、また、ブロックサイズ等に基づき
最終セクタアドレスを認識する。
【００５８】初めに、ホスト１から読み出すべきデータ
のセクタ情報を受け取る（ステップ２０）。これはＬＳ
Ａの形式かもしくはＣＨＳ形式で送られてくる。ＬＳＡ
形式に統一するためにＣＨＳデータ形式で送られてきた
場合はＬＳＡ形式に変換する（ステップ２１〜２２）。
この変換は、半導体ディスク装置２Ａ内のＣＰＵ４を用
いてもかまわないし、専用の回路を半導体ディスク装置
内部に持たせてもかまわない。
【００５９】次に、ＬＳＡをＰＢＮに変換する（ステッ
プ２３）。これは、アドレス変換テーブル５Ａを用い
る。次に、決定したＰＢＮ内の論理セクタアドレス格納
領域１２内に格納されたＬＳＡを読み出す。この読み出
したＬＳＡと、ホスト１からのＬＳＡとを論理セクタア
ドレス比較回路６１で比較し、不一致ならば次の論理セ
クタアドレス格納領域１２内に格納されたＬＳＡを読み
出し、上記ＰＢＮ内を下から検索し、同様の比較を一致
するまで行う。なお、検索の方向は、場合によっては上
から行ってもよい（ステップ２４〜２６）。
【００６０】ＬＳＡ同士が一致したら、対応するデータ
格納領域１１からデータを読み出す（ステップ２７）。
そして、読み出し用アドレスポインタに、上記のデータ
を読み出した次のセクタアドレスをセットする（ステッ
プ２８）。
【００６１】つづいて、次のセクタアドレスのデータを
読み出す場合は以下のとおりである。ステップ４０〜４
２は、上記ステップ２０〜２２と同様である。これは、
インターフェースの互換性を保つために、ホスト１から
のＬＳＡを受け取り、処理した形にしなければならない
からである。
【００６２】次に、読み出し用アドレスポインタが指し
示すセクタアドレスからデータを読み出す（ステップ４
３）。そして、読み出し用アドレスポインタに「１」を
加算して更新する。ある１つのファイルを読み出す場
合、従来の半導体ディスク装置ではファイルを構成して
いるセクタ数だけアドレス変換テーブル５を参照する。
しかし、この実施例１では、初回の消去ブロック内のデ
ータ検索に時間をとるものの、それ以降のセクタに関し
ては読み出し用アドレスポインタに従ってデータを読み
出すため、２つ目以降のセクタに関しては上記従来装置
よりも高速に処理できる。
【００６３】また、読み出し速度を犠牲にし、データ読
み出しの信頼度を上げる場合には、ステップ４３の次
で、ホスト１から受け取ったＬＳＡと、読み出し用アド
レスポインタが指し示すセクタのＬＳＡ格納領域１２内
のＬＳＡとを比較して確認する。なお、ここで不一致の
ときはステップ２３以降の検索処理を行う。
【００６４】つづいて、半導体ディスク装置２Ａへのデ
ータ書き込み動作を図１３のフローチャートで説明す
る。図１３のステップ３０〜３２は、図１１のステップ
２０〜２２と同様であるので説明を省略する。まず、書
き込み用アドレスポインタの指示に基づき空きセクタを
確認する（ステップ３３）。
【００６５】空きセクタがある場合は、そこにデータを
書き込むとともに、アドレス変換テーブル５Ａを更新す
る（ステップ３４〜３５）。つまり、データを書き込ん
だＰＢＮを該当するＬＳＡのＰＢＮ格納部に保存する。
【００６６】ステップ３４において、書き込み用アドレ
スポインタに基づき空きセクタがない場合には以下のよ
うに処理する（ステップ３６〜３８）。まず、消去回数
や無効データ数等に基づき消去するブロックを決定す
る。次に、有効データを空きブロックにコピーする。そ
の後、決定したブロックを消去し、消去したブロックの
消去回数を更新する。そして、ステップ３５に進む。
【００６７】データ更新の場合は、旧データの有効デー
タ確認フラグ１３を「ＦＦ」から「００」へ更新する。
また、書き込み用アドレスポインタを更新する（ステッ
プ３９）。この実施例１では連続してデータを書き込む
ため、書き込み用アドレスポインタはデータ書き込み終
了後、次のセクタアドレスを指し示すことになる。な
お、１つの消去ブロック内のセクタ全てがデータで埋ま
ったときは、次に書き込むべき消去ブロックをＣＰＵ４
が決定し指し示すセクタアドレスを決める。例えば、複
数の空きの（クリーンな）消去ブロックが存在する場
合、ＣＰＵ４は、消去回数等に基づき次に書き込むべき
空きの消去ブロックを決定する。
【００６８】この実施例１は、従来の半導体ディスクカ
ード（装置）の読み出し速度等のパフオーマンスを落と
すことなく、読み出し用及び書き込み用アドレスポイン
タと論理セクタアドレス比較回路６１を使用することに
より、アドレス変換テーブル５Ａの容量を小さくするこ
とができる。アドレス変換テーブル５Ａの容量を小さく
することで、無理なく半導体ディスクカードの大容量化
を進めることができる。従来のアドレス変換テーブル５
を用いると２０ＭＢの半導体ディスクで８０ＫＢのサイ
ズが、４０ＭＢの半導体ディスクで１６０ＫＢ（１.２
５Ｍｂｉｔ）のサイズが必要となる。これがおよそ１／
２のサイズに小さくなれば揮発性ＲＡＭにかかっていた
コストを削減することができ、またアドレス変換テーブ
ル用揮発性ＲＡＭメモリが搭載されていたスペースにフ
ラッシュメモリを増設して搭載できるため半導体ディス
ク装置の容量を増大させることができる。
【００６９】
【発明の効果】この発明に係る半導体ディスク装置は、
以上説明したとおり、当該消去ブロックの消去回数を格
納する消去ブロック情報格納領域と、データを格納する
複数のデータ格納領域と、論理セクタアドレスを格納す
る前記データ格納領域毎の論理セクタアドレス格納領域
とから構成される消去ブロックを複数有するフラッシュ
メモリと、前記論理セクタアドレスを物理消去ブロック
番号へ変換するためのアドレス変換テーブルと、前記物
理消去ブロック番号に基づいて前記フラッシュメモリ上
のデータを管理する制御手段とを備えたので、データ管
理用のアドレス変換テーブルを小さくできるという効果
を奏する。
【００７０】また、この発明に係る半導体ディスク装置
は、以上説明したとおり、前記制御手段が、前記アドレ
ス変換テーブルに基づいて入力した論理セクタアドレス
を物理消去ブロック番号へ変換し、前記フラッシュメモ
リ上の該当物理消去ブロック内で前記入力した論理セク
タアドレスに基づいて最新の該当データ格納領域を捜し
出し、前記最新の該当データ格納領域の内容を読み出す
ので、データ管理用のアドレス変換テーブルを小さくで
きるという効果を奏する。
【００７１】さらに、この発明に係る半導体ディスク装
置は、以上説明したとおり、前記制御手段が、該当消去
ブロックの上から下へ連続してデータ格納領域にデータ
を書き込み、前記書き込んだデータ格納領域に対応する
論理セクタアドレス格納領域に入力した論理セクタアド
レスを書き込むとともに、前記アドレス変換テーブルの
前記入力した論理セクタアドレスに対応する物理消去ブ
ロック番号格納部に該当物理消去ブロック番号を書き込
むので、データ管理用のアドレス変換テーブルを小さく
できるという効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施例１の全体構成を示すブロッ
ク図である。
【図２】 この発明の実施例１のアドレス変換テーブル
の構成を示す図である。
【図３】 この発明の実施例１のフラッシュメモリの構
成を示す図である。
【図４】 この発明の実施例１の消去ブロックの内部構
成を示す図である。
【図５】 この発明の実施例１のデータ書き込み動作を
説明するための図である。
【図６】 この発明の実施例１のデータ書き込み動作を
説明するための図である。
【図７】 この発明の実施例１のデータ書き込み動作を
説明するための図である。
【図８】 この発明の実施例１のデータ書き込み動作を
説明するための図である。
【図９】 この発明の実施例１のデータ読み出し動作を
説明するための図である。
【図１０】 この発明の実施例１のデータ読み出し動作
を説明するための図である。
【図１１】 この発明の実施例１のデータ読み出し動作
を示すフローチャートである。
【図１２】 この発明の実施例１のデータ読み出し動作
を示すフローチャートである。
【図１３】 この発明の実施例１のデータ書き込み動作
を示すフローチャートである。
【図１４】 従来の半導体ディスク装置の全体構成を示
すブロック図である。
【図１５】 従来の半導体ディスク装置のアドレス変換
テーブルの構成を示す図である。
【図１６】 従来の半導体ディスク装置のフラッシュメ
モリの構成を示す図である。
【図１７】 従来の半導体ディスク装置のフラッシュメ
モリ内の消去ブロックの構成を示す図である。
【図１８】 従来の半導体ディスク装置のデータ読み出
し動作を説明するための図である。
【図１９】 従来の半導体ディスク装置のデータ書き込
み動作を説明するための図である。
【図２０】 従来の半導体ディスク装置のデータ書き込
み動作を説明するための図である。
【符号の説明】
１ ホスト、２Ａ 半導体ディスク装置、３ インター
フェース回路、４ ＣＰＵ、５Ａ アドレス変換テーブ
ル、６Ａ フラッシュ制御回路、６１ 論理セクタアド
レス比較回路、７ データ入出力用セクタバッファ、８
Ａ フラッシュメモリ。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 当該消去ブロックの消去回数を格納する
    消去ブロック情報格納領域と、データを格納する複数の
    データ格納領域と、論理セクタアドレスを格納する前記
    データ格納領域毎の論理セクタアドレス格納領域とから
    構成される消去ブロックを複数有するフラッシュメモ
    リ、前記論理セクタアドレスを物理消去ブロック番号へ
    変換するためのアドレス変換テーブル、並びに前記物理
    消去ブロック番号に基づいて前記フラッシュメモリ上の
    データを管理する制御手段を備えたことを特徴とする半
    導体ディスク装置。
  2. 【請求項２】 前記制御手段は、前記アドレス変換テー
    ブルに基づいて入力した論理セクタアドレスを物理消去
    ブロック番号へ変換し、前記フラッシュメモリ上の該当
    物理消去ブロック内で前記入力した論理セクタアドレス
    に基づいて最新の該当データ格納領域を捜し出し、前記
    最新の該当データ格納領域の内容を読み出すことを特徴
    とする請求項１記載の半導体ディスク装置。
  3. 【請求項３】 前記制御手段は、該当消去ブロックの上
    から下へ連続してデータ格納領域にデータを書き込み、
    前記書き込んだデータ格納領域に対応する論理セクタア
    ドレス格納領域に入力した論理セクタアドレスを書き込
    むとともに、前記アドレス変換テーブルの前記入力した
    論理セクタアドレスに対応する物理消去ブロック番号格
    納部に該当物理消去ブロック番号を書き込むことを特徴
    とする請求項１記載の半導体ディスク装置。
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