JPH08221223A - 半導体ディスク装置 - Google Patents
半導体ディスク装置Info
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- JPH08221223A JPH08221223A JP2828795A JP2828795A JPH08221223A JP H08221223 A JPH08221223 A JP H08221223A JP 2828795 A JP2828795 A JP 2828795A JP 2828795 A JP2828795 A JP 2828795A JP H08221223 A JPH08221223 A JP H08221223A
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Abstract
ブロック情報格納領域10と、データを格納する複数の
データ格納領域11と、論理セクタアドレスを格納する
前記データ格納領域毎の論理セクタアドレス格納領域1
2とから構成される消去ブロック9を複数有するフラッ
シュメモリ8Aと、前記論理セクタアドレスを物理消去
ブロック番号へ変換するためのアドレス変換テーブル5
Aと、前記アドレス変換テーブル5Aに基づいて入力し
た論理セクタアドレス(LSA)を物理消去ブロック番
号(PBN)へ変換し、前記フラッシュメモリ8A上の
該当物理消去ブロック内で前記入力した論理セクタアド
レスに基づいて最新の該当データ格納領域11を捜し出
し、前記最新の該当データ格納領域11の内容を読み出
すCPU4とを備えた。 【効果】 データ管理用のアドレス変換テーブル5Aを
小さくできる。
Description
記憶媒体として用いた半導体ディスクカード等の半導体
ディスク装置に関するものである。
おいて比較的大容量のデータを記憶させておく際には、
ハードディスク装置などの磁気記憶媒体が用いられるこ
とが多い。これは、消費電力こそ大きいがコストパフォ
ーマンスが非常によいためである。
を上記ハードディスク装置のように動作させる半導体デ
ィスク装置が出現した。この半導体ディスク装置は上記
ハードディスク装置と違いモーターなどのメカニカルな
部分が存在しないため、コストパフォーマンスは磁気記
憶媒体に遅れをとるものの低消費電力、高信頼性という
面を生かし携帯情報端末などに普及しつつある。
おりである。第1に、電気的にデータの書き込み、消去
が可能な不揮発性メモリである。第2に、データが既に
書き込まれているメモリセルにデータを上書きすること
はできない(このため、常に消去動作がつきまとう)。
第3に、データの消去単位は、数K〜数十KByte単
位である。第4に、書き込み、消去回数に制限がある。
図14、図15、図16及び図17を参照しながら説明
する。図14は、従来の半導体ディスク装置の全体構成
を示すブロック図である。図15は、図14のアドレス
変換テーブルの内部構成を示す図である。図16は、図
14のフラッシュメモリの内部構成を示す図である。ま
た、図17は、図16の消去ブロックの内部構成を示す
図である。
置2は、インターフェイス回路3と、CPU4と、アド
レス変換テーブル5と、フラッシュ制御回路6と、デー
タ入出力用セクタバッファ7と、フラッシュメモリ8と
を備える。
の代表的な例は、ノートパソコンや携帯情報端末であ
る。リムーバブルタイプの半導体ディスク装置2は、現
在の所、カード型が主流である。インターフェイス回路
3は、ホスト1との情報をやりとりする。CPU4は、
データの入出力及びフラッシュメモリ8への命令を出力
する。
ブル5は、論理セクタアドレスを物理セクタアドレスに
変換するためのテーブルである。論理セクタアドレス
(LSA:Logical Sector Address)とはホスト1が半
導体ディスク装置2に指定するセクタアドレスのことで
ある。また、物理セクタアドレス(PSA:Physical S
ector Address)とは、半導体ディスク装置2内で使用
されるフラッシュメモリ8のアドレスのことである。
ッシュメモリ8のデータ処理を行う。単純なデータの受
け渡し等はフラッシュ制御回路6で行い、他の処理はC
PU4で行う。データ入出力用セクタバッファ7は、デ
ータをフラッシュメモリ8からインターフェース回路3
を通して出力、あるいはインターフェース回路3を通し
てフラッシュメモリ8にデータを入力する際に用いられ
る。
は、論理セクタアドレス(LSA)格納部と物理セクタ
アドレス(PSA)格納部とから構成される。
存されている。内容は固定されている。なお、実際は、
論理セクタアドレスがホスト1から送られてくると、論
理セクタアドレスデータに基づき変換テーブル用の揮発
性RAMのアドレスピンに電圧がかかりPSAデータが
でてくる構造になっている。説明しやすくするために、
PSA格納部との対応でLSA格納部があるとしてい
る。PSA格納部には任意の(図では1〜n)フラッシ
ュメモリ8のセクタ番号が保存される。このアドレス変
換テーブル5を用いることで、ホスト1が指定する論理
セクタアドレスに左右されることなく内部管理に都合の
よい物理セクタアドレスにデータを保存することができ
る。このアドレス変換テーブル5は、頻繁に書き込み・
消去されるのでSRAMやDRAMなどの揮発性のRA
Mで構成するのが一般的である。
のような条件のとき以下のようになる。20メガバイト
(MByte)のフラッシュメモリ8を使用し、データの入
出力単位(セクタ)を512バイト(Byte)とすると、
半導体ディスク装置2内のセクタ数は次のようになる。 半導体ディスク装置2内のセクタ数=20メガバイト÷
512バイト=40960セクタ
に必要なビット数は、ln40960÷ln2=15.
3となり、16桁必要となる。
の容量は、40960×16=655360ビットとな
り、最終的に、80キロバイト(KByte)必要となる。
複数の消去ブロック9と、予備の複数の消去ブロック9
とから構成される。
去可能な不揮発メモリである。不揮発であるためDRA
M・SRAMのように電池によるバックアップの必要も
なく、また電気的にデータの消去が可能なのでEPRO
Mと違いボードから外すことなくデータを変更すること
ができる。1セルで1ビットのデータを記憶することが
できるため、EERROMより安価にメモリを作製する
ことができる。以上の点がフラッシュメモリ8の長所に
あたる。短所としては、消去回数に1万回〜10万回程
度の上限があること、書き込みの際には必ず消去動作が
必要なこと(このためデータがすでに書き込まれている
セルに上書きすることは不可能)、消去単位は数K〜数
十KByteのブロック単位であること、等が上げられる。
は、先頭に消去ブロック情報格納領域10と、複数のデ
ータ格納領域11と、データ格納領域11毎のLSA格
納領域12とを有する。
ロック消去回数を格納しておく。データ格納領域11
は、通常512バイト(=1セクタ)の大きさである。
LSA格納領域12はセクタごとに存在し、データを書
き込む際にホスト1が指定したLSAを格納しておく。
これは、論理セクタ/物理セクタアドレス変換テーブル
5を揮発性RAMで構成した際、電源オフと同時にデー
タが消えてしまうためである。電源をオンにしたときに
全てのセクタのLSA格納領域12を検索し揮発性RA
Mテーブル5を再構築する際に用いられる。
について図18、図19及び図20を参照しながら説明
する。図18は、従来の半導体ディスク装置の読み出し
動作を説明するための図である。また、図19及び図2
0は、従来の半導体ディスク装置の書き込み動作を説明
するための図である。
ク装置2はハードディスク装置とは異なり、データを上
書きすることができない。従って、ホスト1から送られ
てくるデータの論理セクタアドレスとそのデータをフラ
ッシュメモリ8のどの物理セクタアドレスに書き込むか
を示すアドレス変換テーブル5を揮発性RAM内に記憶
させておくことが行われる。このアドレス変換テーブル
5を用いることでLSAに左右されることなくフラッシ
ュメモリ8の記憶領域を有効に使用することが可能とな
る。
の読み出し動作を図18で説明する。ホスト1は読み出
したいデータのセクタアドレスを半導体ディスク装置2
に送る。ホスト1から送られてくるアドレスデータには
2種類ある。LSA形式とCHS形式である。LSA形
式が1〜nまでの通し番号でセクタを指定するのに対
し、CHS形式はハードディスク装置で使用されるシリ
ンダ・ヘッド・セクタという3つのデータの組み合わせ
でデータ領域を指定する。半導体ディスク装置2内では
LSA/PSAアドレス変換テーブル5を用いるため、
ホスト1からCHS形式のデータが入力された場合は、
例えばインターフェース回路内でLSAに変換し次の作
業に移る。
いてホスト1が指定したLSAをPSAにアドレス変換
する。最後にPSAに対応したフラッシュメモリ8内か
らデータが読み出される。
「2」であった場合、アドレス変換テーブル5により
「6」というPSAに変換される。これにより、図18
に示すように、「A」というデータが読み出されること
になる。LSA格納領域12にはLSAである「2」が
格納されている。
書き込み動作を図19及び図20で説明する。「A」、
「B」、「C」というデータがPSAの「1」、
「3」、「7」に格納されている状態を初期状態とす
る。データを書き込む際に注意しなければならないのは
フラッシュメモリ8はデータの再書き込みができないと
いう点である。上記初期状態の場合、PSA「1」、
「3」、「7」の領域が該当する。
ト1が指定してきた場合は、CPU4は、フラッシュメ
モリ8内の適当な空き領域(PSA「2」、「4」〜
「6」、「8」〜「12」)にデータを書き込み、アド
レス変換テーブル5内のデータを更新する。図19は、
LSA「4」へ「D」というデータの書き込みをホスト
が指定した場合の例である。データ「D」とホスト1が
指定したLSAを空き領域PSA「4」に書き込み、ア
ドレス変換テーブル5のLSA「4」に対応したPSA
の部分にPSAの値「4」を書き込む。
いる領域への再書き込みが要求された場合(例えば、同
名ファイルの上書き保存)であっても、再書き込みデー
タをフラッシュメモリ8の空き領域に書き込み、アドレ
ス変換テーブル5を更新する。図20は、LSA「2」
のデータを再書き込みした際の結果である。更新データ
「B’」を空き領域PSA「5」に書き込み、アドレス
変換テーブル5のLSA「2」に対応するPSAを
「5」と更新する。なお、PSA「3」が使用済みデー
タであることは、カード内のCPU4は認識しておかな
ければならない。
半導体ディスク装置では、アドレス変換テーブル5がセ
クタ(データ管理の最小単位)ごとに1つのPSAを格
納するメモリ領域が必要となるため、フラッシュメモリ
8が大容量になるにつれアドレス変換テーブル5も大容
量となるという問題点があった。
めになされたもので、従来装置のパフォーマンス、つま
り読み出し速度と略同程度の読み出し速度を維持し、か
つメモリ管理用のアドレス変換テーブルの容量を小さく
できる半導体ディスク装置を得ることを目的とする。
ィスク装置は、当該消去ブロックの消去回数を格納する
消去ブロック情報格納領域と、データを格納する複数の
データ格納領域と、論理セクタアドレスを格納する前記
データ格納領域毎の論理セクタアドレス格納領域とから
構成される消去ブロックを複数有するフラッシュメモリ
と、前記論理セクタアドレスを物理消去ブロック番号へ
変換するためのアドレス変換テーブルと、前記物理消去
ブロック番号に基づいて前記フラッシュメモリ上のデー
タを管理する制御手段とを備えたものである。
は、前記制御手段が、前記アドレス変換テーブルに基づ
いて入力した論理セクタアドレスを物理消去ブロック番
号へ変換し、前記フラッシュメモリ上の該当物理消去ブ
ロック内で前記入力した論理セクタアドレスに基づいて
最新の該当データ格納領域を捜し出し、前記最新の該当
データ格納領域の内容を読み出すものである。
置は、前記制御手段が、該当消去ブロックの上から下へ
連続してデータ格納領域にデータを書き込み、前記書き
込んだデータ格納領域に対応する論理セクタアドレス格
納領域に入力した論理セクタアドレスを書き込むととも
に、前記アドレス変換テーブルの前記入力した論理セク
タアドレスに対応する物理消去ブロック番号格納部に該
当物理消去ブロック番号を書き込むものである。
は、当該消去ブロックの消去回数を格納する消去ブロッ
ク情報格納領域と、データを格納する複数のデータ格納
領域と、論理セクタアドレスを格納する前記データ格納
領域毎の論理セクタアドレス格納領域とから構成される
消去ブロックを複数有するフラッシュメモリと、前記論
理セクタアドレスを物理消去ブロック番号へ変換するた
めのアドレス変換テーブルと、前記物理消去ブロック番
号に基づいて前記フラッシュメモリ上のデータを管理す
る制御手段とを備えたので、データ管理用のアドレス変
換テーブルを小さくできる。
においては、前記制御手段が、前記アドレス変換テーブ
ルに基づいて入力した論理セクタアドレスを物理消去ブ
ロック番号へ変換し、前記フラッシュメモリ上の該当物
理消去ブロック内で前記入力した論理セクタアドレスに
基づいて最新の該当データ格納領域を捜し出し、前記最
新の該当データ格納領域の内容を読み出すので、データ
管理用のアドレス変換テーブルを小さくできる。
置においては、前記制御手段が、該当消去ブロックの上
から下へ連続してデータ格納領域にデータを書き込み、
前記書き込んだデータ格納領域に対応する論理セクタア
ドレス格納領域に入力した論理セクタアドレスを書き込
むとともに、前記アドレス変換テーブルの前記入力した
論理セクタアドレスに対応する物理消去ブロック番号格
納部に該当物理消去ブロック番号を書き込むので、デー
タ管理用のアドレス変換テーブルを小さくできる。
1、図2、図3及び図4を参照しながら説明する。図1
は、この発明の実施例1の全体構成を示すブロック図で
ある。図2は、図1のアドレス変換テーブルの内部構成
を示す図である。図3は、図1のフラッシュメモリの内
部構成を示す図である。図4は、図3の消去ブロックの
内部構成を示す図である。なお、各図中、同一符号は同
一又は相当部分を示す。
ディスク装置2Aは、インターフェイス回路3と、CP
U4と、アドレス変換テーブル5Aと、フラッシュ制御
回路6Aと、データ入出力用セクタバッファ7と、フラ
ッシュメモリ8Aとを備える。
アドレス変換テーブル5Aの容量が小さい点であり、そ
の分、フラッシュメモリ8Aを大きくできる。また、フ
ラッシュ制御回路6Aは、従来のフラッシュ制御回路6
の機能に加えて、ハード的な論理セクタアドレス比較回
路61を含む。さらに、CPU4は、読み出し用と書き
込み用のアドレスポインタを用いてフラッシュメモリ8
A上のデータ管理を行う。すなわち、半導体ディスク装
置2Aは、上記論理セクタアドレス比較回路61と、ア
ドレスポインタとを使用することで、従来と略同程度の
パフォーマンスを維持しながら、アドレス変換テーブル
5Aの容量を小さくできる。なお、この発明に係る制御
手段は、この実施例1では読み出し用と書き込み用のア
ドレスポインタを用いるCPU4と、論理セクタアドレ
ス比較回路61を含むフラッシュ制御回路6Aと、デー
タ入出力用セクタバッファ7とから構成される。
アドレスを物理消去ブロック番号に変換するためのテー
ブルである。物理消去ブロック番号(PBN:Physical
Block Number)とは、半導体ディスク装置2A内で使
用されるフラッシュメモリ8Aのブロックアドレスのこ
とである。
は、論理セクタアドレス(LSA)格納部と物理消去ブ
ロック番号(PBN)格納部とから構成される。
存されている。内容は固定されている。なお、実際は、
論理セクタアドレスがホスト1から送られてくると、論
理セクタアドレスデータに基づき変換テーブル用の揮発
性RAMのアドレスピンに電圧がかかりPBNデータが
でてくる構造になっている。説明をしやすくするため
に、PBN格納部との対応でLSA格納部があるとして
いる。PBN格納部には任意のフラッシュメモリ8Aの
物理消去ブロック番号が保存される。このアドレス変換
テーブル5Aを用いることで、ホスト1が指定する論理
セクタアドレスに左右されることなく内部管理に都合の
よい物理消去ブロックにデータを保存することができ
る。このアドレス変換テーブル5Aは、頻繁に書き込み
・消去されるのでSRAMやDRAMなどの揮発性のR
AMで構成するのが一般的である。
は、従来と違いLSAのデータからPBNしか解らな
い。例えば、消去ブロックのサイズが64キロバイトの
フラッシュメモリを用いた場合、内部にはおよそ100
前後のセクタ(=512バイト)が存在する(消去ブロ
ック情報格納領域10、LSA格納領域12等がなけれ
ば最大128セクタが存在する)。このため目的のデー
タを検索するための工夫が必要となる。これについては
後述する。
以下のようになる。20メガバイトのフラッシュメモリ
8Aを使用し、1セクタを512バイトとすると、半導
体ディスク装置2A内のセクタ数は従来と同様に409
60となる。しかしながら、アドレス変換テーブル5A
のPBN格納部にはブロック番号を記憶させるので、半
導体ディスク装置2A内のブロック数は、1ブロック
(消去ブロック)を64キロバイトとすると以下のよう
になる。半導体ディスク装置2A内のブロック数=20
メガバイト÷64キロバイト=320ブロック
要なビット数は、ln320÷ln2=8.3となり、
9桁必要となる。これにより必要なアドレス変換テーブ
ル5Aの容量は、40960×9=368640ビット
となり、最終的に、45キロバイト必要となる。これ
は、従来の約1/2である。
複数の消去ブロック9Aと、予備の複数の消去ブロック
9Aとから構成される。なお、データ(メモリ)管理の
対象ブロックのサイズが消去単位と同じであるので、消
去ブロックと称する。メインメモリに使用するフラッシ
ュメモリ8Aは、従来と同様ブロック消去型(消去ブロ
ック単位は数K〜数十Kバイト)のフラッシュメモリを
用いる。
は、先頭に消去ブロック情報格納領域10と、複数のデ
ータ格納領域11と、データ格納領域11毎のLSA
(論理セクタアドレス)格納領域12と、データ格納領
域11毎の有効データ確認フラグ13とを有する。有効
データ確認フラグ13以外は、従来と同様である。この
有効データ確認フラグ13は、CPU4が有効データ
か、いつでも消去可能な無効データかを区別するための
ものである。有効データは「FF」(1111111
1)、無効データは「00」(00000000)で表
す。なお、逆の表現でもよい。CPU4は、データの上
書きや消去を行った場合、必要なくなったデータ格納領
域11に対応する有効データ確認フラグ13を「FF」
から「00」へ書き換える。
から図13までを参照しながら説明する。図5〜図8
は、この実施例1の書き込み動作を説明するための図で
ある。図9及び図10は、この実施例1の読み出し動作
を説明するための図である。図11及び図12は、この
実施例1の読み出し動作を示すフローチャートである。
図13は、この実施例1の書き込み動作を示すフローチ
ャートである。
書き込み動作を図5〜図8で説明する。従来との違い
は、1つの消去ブロック内のセクタ(データ格納領域1
1)が全て書き込み済みになるまで他の消去ブロックに
はデータを書き込まないことである。また、データは、
消去ブロックの上から下に連続して書き込む(ランダム
に書き込まない)。これは、「書き込み用アドレスポイ
ンタ」を用い、書き込みの度に1つづつ更新(インクリ
メント)していく。ここで、「アドレスポインタ」と
は、任意の物理セクタアドレス(PSA)を記憶してお
くためのものである。この実施例1では、データの読み
出し時と、書き込み時にそれぞれ1つの「読み出し用ア
ドレスポインタ」、「書き込み用アドレスポインタ」を
使用する。
モリ8A内にデータが全く無い状態から動作の説明を進
める。このとき、書き込み用アドレスポインタは「1」
を指し示している。データ書き込みの際には、まずホス
ト1から書き込むべきデータと書き込みアドレスが送ら
れてくる。アドレスは、CHS形式の場合が考えられる
ので従来と同様に全てLSA形式に変換する。アドレス
形式情報もホスト1から送られてくるため半導体ディス
ク装置2A側で容易にCHS形式かLSA形式かを区別
することができる。
に示すように、書き込みはPBN「1」から行う。例え
ば、ホスト1からLSA「3」にデータ「A」の書き込
み要求があった場合、CPU4は書き込み用アドレスポ
インタに従い、PBN「1」の先頭のデータ格納領域1
1にデータ「A」を書き込み、対応する論理セクタアド
レス格納領域12にLSA「3」を書き込む。そして、
書き込みアドレスポインタを更新する。つまり、書き込
みアドレスポインタを「2」とする。さらに、アドレス
変換テーブル5AのLSA「3」に対応するPBN格納
部に「1」を書き込む。なお、図5〜図9において、フ
ラッシュメモリ8Aの消去ブロック9Aは、説明しやす
いようにデータ格納領域11を3つとしている。
ブロックになった状態である。このとき、書き込み用ア
ドレスポインタは、「1」→「2」→「3」→「…」→
「8」→「9」と更新されて、PBN「4」の先頭のデ
ータ格納領域11である「10」を指し示している。こ
こで、これ以上書き込むと、クリーンな消去ブロックを
確保することができないためフラッシュメモリ8Aの消
去ブロックのクリーニングを行う。
を確認し消去に最適なブロックを決定する。最適なブロ
ックとは、有効データ確認フラグ13に基づく、有効な
データがあまり存在しない消去ブロックや、消去ブロッ
ク情報格納領域10の内容に基づく、消去回数が少ない
消去ブロックなどである。図6では、各消去ブロックの
消去回数は「0」で同じであり、PBN「1」が有効な
データが少ないため、つまりPBN「1」のデータ
「A’」はデータ「A」の上書きを意味しているため、
このブロックを消去し、クリーンなセクタを確保するこ
とにする。
クリーンなPBN「4」に退避し、次にアドレス変換テ
ーブル5Aを更新する。その後、図8に示すように、P
BN「1」をブロック消去し、ブロック消去回数を
「1」だけ増やす。この作業により、クリーンなブロッ
ク1つと、クリーンなセクタ1つが確保されたことにな
る。このとき、書き込み用アドレスポインタは「12」
を指し示している。
タ読み出し動作を図9及び図10で説明する。まず、ホ
スト1から送られてきたアドレスをLSA形式に統一す
る。次に、アドレス変換テーブル5Aを用いてLSAか
らPBNを割り出す。
レス格納領域12に格納されたLSAを下から順に確認
していく。この際、図10に示すように、フラッシュ制
御回路6A内の論理セクタアドレス比較回路61で、ホ
スト1から送られてきたLSAと、該当PBN内の論理
セクタアドレス格納領域12に格納されたLSAとを比
較する。一致したときのデータ格納領域11(セクタ)
の内容が読み出すべきデータである。このとき、読み出
し用アドレスポインタに一致したときのPSAにプラス
1した値をセットする。読み出しデータが複数のセクタ
の場合、次の読み出し時は読み出し用アドレスポインタ
が指し示すセクタアドレスからデータを読み出す。
うデータが送られてきた場合、図9に示すように、アド
レス変換テーブル5Aにより、PBN「3」を得る。次
に、PBN「3」の消去ブロック内の論理セクタアドレ
スを下から順に確認する。一番下のLSAは「6」であ
るから該当せず。次に、次のLSAが「2」であるから
一致する。従って、読み出すべきデータは「H」という
ことになる。このとき、読み出し用アドレスポインタは
「9」である。
検索に要する時間がかかることになる。しかし、一般に
データは512バイト(1セクタ)以上のサイズのもの
が多いため、初めてのデータ検索には、1つの消去ブロ
ック内に約100セクタのデータエリアがあるため、最
高100ステップ程度の検索を必要とするが、2回目以
降は前回読み出したセクタの次のセクタにデータがある
可能性が極めて高いため、前回読み出したセクタの次の
セクタのアドレスを読み出し用アドレスポインタに記憶
しておくことで検索回数を大幅に減少させることができ
る。
データ読み出し動作を図11及び図12のフローチャー
トで説明する。1〜数十のセクタからなるファイル(デ
ータ)を扱う場合、ファイルの先頭のセクタを読み出す
際は読み出し用アドレスポインタが決定していないの
で、図11の検索処理を行う。また、上記ファイルの次
のセクタのデータを読み出すときには読み出し用アドレ
スポインタが設定されているので、図12の処理を行
う。図11の検索処理との違いは、図12の処理はホス
ト1から読み出すべきデータのアドレス(LSA)を受
け取るが、ホスト1からのLSAを使用することなくデ
ータを読み出すことである。図11の検索処理は、ファ
イルの先頭セクタのデータを読み出す場合の他に、読み
出し用アドレスポインタが消去ブロック内の最終セクタ
アドレスまできた場合にも行う。これは、次に読み出す
セクタが存在する消去ブロックが解らなくなるためであ
る。CPU4は、ファイル名等に基づきファイルの先頭
とそれ以外を認識し、また、ブロックサイズ等に基づき
最終セクタアドレスを認識する。
のセクタ情報を受け取る(ステップ20)。これはLS
Aの形式かもしくはCHS形式で送られてくる。LSA
形式に統一するためにCHSデータ形式で送られてきた
場合はLSA形式に変換する(ステップ21〜22)。
この変換は、半導体ディスク装置2A内のCPU4を用
いてもかまわないし、専用の回路を半導体ディスク装置
内部に持たせてもかまわない。
プ23)。これは、アドレス変換テーブル5Aを用い
る。次に、決定したPBN内の論理セクタアドレス格納
領域12内に格納されたLSAを読み出す。この読み出
したLSAと、ホスト1からのLSAとを論理セクタア
ドレス比較回路61で比較し、不一致ならば次の論理セ
クタアドレス格納領域12内に格納されたLSAを読み
出し、上記PBN内を下から検索し、同様の比較を一致
するまで行う。なお、検索の方向は、場合によっては上
から行ってもよい(ステップ24〜26)。
格納領域11からデータを読み出す(ステップ27)。
そして、読み出し用アドレスポインタに、上記のデータ
を読み出した次のセクタアドレスをセットする(ステッ
プ28)。
読み出す場合は以下のとおりである。ステップ40〜4
2は、上記ステップ20〜22と同様である。これは、
インターフェースの互換性を保つために、ホスト1から
のLSAを受け取り、処理した形にしなければならない
からである。
示すセクタアドレスからデータを読み出す(ステップ4
3)。そして、読み出し用アドレスポインタに「1」を
加算して更新する。ある1つのファイルを読み出す場
合、従来の半導体ディスク装置ではファイルを構成して
いるセクタ数だけアドレス変換テーブル5を参照する。
しかし、この実施例1では、初回の消去ブロック内のデ
ータ検索に時間をとるものの、それ以降のセクタに関し
ては読み出し用アドレスポインタに従ってデータを読み
出すため、2つ目以降のセクタに関しては上記従来装置
よりも高速に処理できる。
み出しの信頼度を上げる場合には、ステップ43の次
で、ホスト1から受け取ったLSAと、読み出し用アド
レスポインタが指し示すセクタのLSA格納領域12内
のLSAとを比較して確認する。なお、ここで不一致の
ときはステップ23以降の検索処理を行う。
ータ書き込み動作を図13のフローチャートで説明す
る。図13のステップ30〜32は、図11のステップ
20〜22と同様であるので説明を省略する。まず、書
き込み用アドレスポインタの指示に基づき空きセクタを
確認する(ステップ33)。
書き込むとともに、アドレス変換テーブル5Aを更新す
る(ステップ34〜35)。つまり、データを書き込ん
だPBNを該当するLSAのPBN格納部に保存する。
スポインタに基づき空きセクタがない場合には以下のよ
うに処理する(ステップ36〜38)。まず、消去回数
や無効データ数等に基づき消去するブロックを決定す
る。次に、有効データを空きブロックにコピーする。そ
の後、決定したブロックを消去し、消去したブロックの
消去回数を更新する。そして、ステップ35に進む。
タ確認フラグ13を「FF」から「00」へ更新する。
また、書き込み用アドレスポインタを更新する(ステッ
プ39)。この実施例1では連続してデータを書き込む
ため、書き込み用アドレスポインタはデータ書き込み終
了後、次のセクタアドレスを指し示すことになる。な
お、1つの消去ブロック内のセクタ全てがデータで埋ま
ったときは、次に書き込むべき消去ブロックをCPU4
が決定し指し示すセクタアドレスを決める。例えば、複
数の空きの(クリーンな)消去ブロックが存在する場
合、CPU4は、消去回数等に基づき次に書き込むべき
空きの消去ブロックを決定する。
ード(装置)の読み出し速度等のパフオーマンスを落と
すことなく、読み出し用及び書き込み用アドレスポイン
タと論理セクタアドレス比較回路61を使用することに
より、アドレス変換テーブル5Aの容量を小さくするこ
とができる。アドレス変換テーブル5Aの容量を小さく
することで、無理なく半導体ディスクカードの大容量化
を進めることができる。従来のアドレス変換テーブル5
を用いると20MBの半導体ディスクで80KBのサイ
ズが、40MBの半導体ディスクで160KB(1.2
5Mbit)のサイズが必要となる。これがおよそ1/
2のサイズに小さくなれば揮発性RAMにかかっていた
コストを削減することができ、またアドレス変換テーブ
ル用揮発性RAMメモリが搭載されていたスペースにフ
ラッシュメモリを増設して搭載できるため半導体ディス
ク装置の容量を増大させることができる。
以上説明したとおり、当該消去ブロックの消去回数を格
納する消去ブロック情報格納領域と、データを格納する
複数のデータ格納領域と、論理セクタアドレスを格納す
る前記データ格納領域毎の論理セクタアドレス格納領域
とから構成される消去ブロックを複数有するフラッシュ
メモリと、前記論理セクタアドレスを物理消去ブロック
番号へ変換するためのアドレス変換テーブルと、前記物
理消去ブロック番号に基づいて前記フラッシュメモリ上
のデータを管理する制御手段とを備えたので、データ管
理用のアドレス変換テーブルを小さくできるという効果
を奏する。
は、以上説明したとおり、前記制御手段が、前記アドレ
ス変換テーブルに基づいて入力した論理セクタアドレス
を物理消去ブロック番号へ変換し、前記フラッシュメモ
リ上の該当物理消去ブロック内で前記入力した論理セク
タアドレスに基づいて最新の該当データ格納領域を捜し
出し、前記最新の該当データ格納領域の内容を読み出す
ので、データ管理用のアドレス変換テーブルを小さくで
きるという効果を奏する。
置は、以上説明したとおり、前記制御手段が、該当消去
ブロックの上から下へ連続してデータ格納領域にデータ
を書き込み、前記書き込んだデータ格納領域に対応する
論理セクタアドレス格納領域に入力した論理セクタアド
レスを書き込むとともに、前記アドレス変換テーブルの
前記入力した論理セクタアドレスに対応する物理消去ブ
ロック番号格納部に該当物理消去ブロック番号を書き込
むので、データ管理用のアドレス変換テーブルを小さく
できるという効果を奏する。
ク図である。
の構成を示す図である。
成を示す図である。
成を示す図である。
説明するための図である。
説明するための図である。
説明するための図である。
説明するための図である。
説明するための図である。
を説明するための図である。
を示すフローチャートである。
を示すフローチャートである。
を示すフローチャートである。
すブロック図である。
テーブルの構成を示す図である。
モリの構成を示す図である。
モリ内の消去ブロックの構成を示す図である。
し動作を説明するための図である。
み動作を説明するための図である。
み動作を説明するための図である。
フェース回路、4 CPU、5A アドレス変換テーブ
ル、6A フラッシュ制御回路、61 論理セクタアド
レス比較回路、7 データ入出力用セクタバッファ、8
A フラッシュメモリ。
Claims (3)
- 【請求項1】 当該消去ブロックの消去回数を格納する
消去ブロック情報格納領域と、データを格納する複数の
データ格納領域と、論理セクタアドレスを格納する前記
データ格納領域毎の論理セクタアドレス格納領域とから
構成される消去ブロックを複数有するフラッシュメモ
リ、前記論理セクタアドレスを物理消去ブロック番号へ
変換するためのアドレス変換テーブル、並びに前記物理
消去ブロック番号に基づいて前記フラッシュメモリ上の
データを管理する制御手段を備えたことを特徴とする半
導体ディスク装置。 - 【請求項2】 前記制御手段は、前記アドレス変換テー
ブルに基づいて入力した論理セクタアドレスを物理消去
ブロック番号へ変換し、前記フラッシュメモリ上の該当
物理消去ブロック内で前記入力した論理セクタアドレス
に基づいて最新の該当データ格納領域を捜し出し、前記
最新の該当データ格納領域の内容を読み出すことを特徴
とする請求項1記載の半導体ディスク装置。 - 【請求項3】 前記制御手段は、該当消去ブロックの上
から下へ連続してデータ格納領域にデータを書き込み、
前記書き込んだデータ格納領域に対応する論理セクタア
ドレス格納領域に入力した論理セクタアドレスを書き込
むとともに、前記アドレス変換テーブルの前記入力した
論理セクタアドレスに対応する物理消去ブロック番号格
納部に該当物理消去ブロック番号を書き込むことを特徴
とする請求項1記載の半導体ディスク装置。
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