JPH081899B2 - 半導体装置を平坦化する方法 - Google Patents
半導体装置を平坦化する方法Info
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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Description
【0001】
【産業上の利用分野】本発明は、一般に高性能超大規模
集積回路(VLSI)半導体チップの製造に関し、詳細
には、ダイアモンドまたはダイアモンド状エッチ・スト
ップ材料と組み合わせた化学・機械研磨技術により、基
板上の表面構造(フィーチャ)および皮膜を平坦化する
方法に関するものである。上記の方法は、平坦化した多
段金属被覆半導体構造の製造に用いられる。
集積回路(VLSI)半導体チップの製造に関し、詳細
には、ダイアモンドまたはダイアモンド状エッチ・スト
ップ材料と組み合わせた化学・機械研磨技術により、基
板上の表面構造(フィーチャ)および皮膜を平坦化する
方法に関するものである。上記の方法は、平坦化した多
段金属被覆半導体構造の製造に用いられる。
【0002】
【従来の技術】半導体チップは、その接点がトレースと
呼ばれる金属線のパターンで相互接続された、装置のア
レイから構成される。VLSIチップでは、これらの金
属パターンは、多層構造を構成し、絶縁材料の層で分離
されている。金属線パターンの間の段間接続は、貫通穴
(バイア・ホールと呼ばれる)によって行われ、これら
はエッチングにより絶縁材料の層を貫通して形成され
る。代表的なチップの設計は、1つまたは2つの配線段
からなり、最新の技術では3つの配線段のものもある。
回路のコストおよび性能上の理由から、製造工程に対す
る要求がきびしくなり続けており、加工工程の追加が必
要になるとしても、補充の配線段を追加しても見合うよ
うになっている。しかし、バイア・ホールを使用する技
術は、現在広く使用されているが、多くの制限と欠点を
有し、金属皮膜層の数が増すにつれて、配線および段間
の位置合せが次第に困難になる。
呼ばれる金属線のパターンで相互接続された、装置のア
レイから構成される。VLSIチップでは、これらの金
属パターンは、多層構造を構成し、絶縁材料の層で分離
されている。金属線パターンの間の段間接続は、貫通穴
(バイア・ホールと呼ばれる)によって行われ、これら
はエッチングにより絶縁材料の層を貫通して形成され
る。代表的なチップの設計は、1つまたは2つの配線段
からなり、最新の技術では3つの配線段のものもある。
回路のコストおよび性能上の理由から、製造工程に対す
る要求がきびしくなり続けており、加工工程の追加が必
要になるとしても、補充の配線段を追加しても見合うよ
うになっている。しかし、バイア・ホールを使用する技
術は、現在広く使用されているが、多くの制限と欠点を
有し、金属皮膜層の数が増すにつれて、配線および段間
の位置合せが次第に困難になる。
【0003】VLSI半導体装置の製造技術では、シリ
コン・ウェーハを、通常は全体をSiO2によりスパッ
タ・コーティングしたアルミニウムと銅の合金の回路ト
レースおよびパッドで金属被覆するが、これにより、表
面形状が不規則になる。装置を段間で精密に位置合せす
るには、回路トレースおよびパッドまたは絶縁を損傷せ
ずに、平滑な表面形状を得ることが必要である。
コン・ウェーハを、通常は全体をSiO2によりスパッ
タ・コーティングしたアルミニウムと銅の合金の回路ト
レースおよびパッドで金属被覆するが、これにより、表
面形状が不規則になる。装置を段間で精密に位置合せす
るには、回路トレースおよびパッドまたは絶縁を損傷せ
ずに、平滑な表面形状を得ることが必要である。
【0004】エッチ・ストップおよび研磨スラリは、従
来技術で知られている。たとえば、米国特許第4671
852号明細書には、化学・機械研磨と、低圧化学蒸着
(LPCVD)により700℃でブランケット付着させ
たSi3N4との組合せを使って、「バーズ・ヘッド」と
呼ばれる不必要なSiO2突起を除去することが記載さ
れている。同特許には、他の記述も含まれるが、研磨パ
ッドの選択が重要なこと、および研磨の成否が研磨溶液
の化学組成に依存することを記載した点で有用である。
来技術で知られている。たとえば、米国特許第4671
852号明細書には、化学・機械研磨と、低圧化学蒸着
(LPCVD)により700℃でブランケット付着させ
たSi3N4との組合せを使って、「バーズ・ヘッド」と
呼ばれる不必要なSiO2突起を除去することが記載さ
れている。同特許には、他の記述も含まれるが、研磨パ
ッドの選択が重要なこと、および研磨の成否が研磨溶液
の化学組成に依存することを記載した点で有用である。
【0005】米国特許第4944836号明細書には、
Si3N4エッチ・ストップ層と共に使用する新規の化学
・機械研磨スラリが記載されている。これまでに使用さ
れてきた水性アルミナ・スラリは、AlCuとSiO2
のエッチング速度の比の点で不十分なことが分かってい
る。
Si3N4エッチ・ストップ層と共に使用する新規の化学
・機械研磨スラリが記載されている。これまでに使用さ
れてきた水性アルミナ・スラリは、AlCuとSiO2
のエッチング速度の比の点で不十分なことが分かってい
る。
【0006】半導体構造のすべてが700℃もの高温で
の処理に適するとはいえない。たとえば、回路を実装し
たウェーハ上の多段相互接続段では、金属が下層のデバ
イスに拡散することを防止するため、すべての処理を約
400℃以下に維持することが必要である。相互接続を
加工するのに適した温度、すなわち約325℃で付着さ
せた窒化シリコンは、このような「バックエンド・オブ
・ザ・ライン(BEOL)」処理でエッチ・ストップと
して有効に機能するには硬度が十分ではないことが分か
っている。酸化アルミニウム(Al2O3)は、SiO2
より硬度が高く、SiO2より研磨速度が高いことが分
かっているが、研磨材との化学反応のため、エッチ・ス
トップ材料としては有効ではない。
の処理に適するとはいえない。たとえば、回路を実装し
たウェーハ上の多段相互接続段では、金属が下層のデバ
イスに拡散することを防止するため、すべての処理を約
400℃以下に維持することが必要である。相互接続を
加工するのに適した温度、すなわち約325℃で付着さ
せた窒化シリコンは、このような「バックエンド・オブ
・ザ・ライン(BEOL)」処理でエッチ・ストップと
して有効に機能するには硬度が十分ではないことが分か
っている。酸化アルミニウム(Al2O3)は、SiO2
より硬度が高く、SiO2より研磨速度が高いことが分
かっているが、研磨材との化学反応のため、エッチ・ス
トップ材料としては有効ではない。
【0007】ダイアモンドおよび無定形の水素化ダイア
モンド状炭素(DLC)の、高周波および直流スパッタ
リング、高温フィラメントCVD、電子支援CVD、熱
CVD、プラズマ強化CVD(PECVD)が報告され
ている。沢辺(Sawabe)他は、Thin Solid Films, Vol.
137, p.89〜99で、炭素皮膜の化学蒸着について、平面
間の間隔が反射高エネルギー電子回析(RHEED)で
測定した立方晶形ダイアモンドの値と良く一致すると報
告している。この筆者等はまた、その皮膜の硬度、熱伝
導率、および電気抵抗率も、天然のダイアモンドとほぼ
同じであると報じている。日本応用物理学会誌 (Japane
se Journal of Applied Physics), Part2, No.6, p.519
〜521で、広瀬他は、RHEED測定値、ラマン・スペ
クトル、ビッカース硬さ、および比重の測定値がダイア
モンド皮膜であることを示している皮膜について報告し
ている。
モンド状炭素(DLC)の、高周波および直流スパッタ
リング、高温フィラメントCVD、電子支援CVD、熱
CVD、プラズマ強化CVD(PECVD)が報告され
ている。沢辺(Sawabe)他は、Thin Solid Films, Vol.
137, p.89〜99で、炭素皮膜の化学蒸着について、平面
間の間隔が反射高エネルギー電子回析(RHEED)で
測定した立方晶形ダイアモンドの値と良く一致すると報
告している。この筆者等はまた、その皮膜の硬度、熱伝
導率、および電気抵抗率も、天然のダイアモンドとほぼ
同じであると報じている。日本応用物理学会誌 (Japane
se Journal of Applied Physics), Part2, No.6, p.519
〜521で、広瀬他は、RHEED測定値、ラマン・スペ
クトル、ビッカース硬さ、および比重の測定値がダイア
モンド皮膜であることを示している皮膜について報告し
ている。
【0008】しかし、従来の技術では、ダイアモンドま
たはダイアモンド状炭素皮膜を化学・機械研磨のエッチ
・ストップとして使用することも、様々な温度でこのよ
うな皮膜のCVDを行ない、BEOL処理に適した特性
を持たせることも報告されていない。硬質の炭素皮膜は
知られているが、エッチ・ストップとしては使用されて
いない。また、このようなダイアモンドまたはダイアモ
ンド状炭素皮膜のBEOL処理への適合性についても知
られていない。
たはダイアモンド状炭素皮膜を化学・機械研磨のエッチ
・ストップとして使用することも、様々な温度でこのよ
うな皮膜のCVDを行ない、BEOL処理に適した特性
を持たせることも報告されていない。硬質の炭素皮膜は
知られているが、エッチ・ストップとしては使用されて
いない。また、このようなダイアモンドまたはダイアモ
ンド状炭素皮膜のBEOL処理への適合性についても知
られていない。
【0009】化学・機械研磨は、金属被覆されたウェー
ハ上のSiO2層のコーティングを、化学的に溶解し、
機械的に摩耗させるものである。研磨材はアルカリ性の
シリカ・スラリである。どのエッチ・ストップも、アル
カリ性スラリ中で、SiO2、SiO2の結晶である石
英、または金属被覆したウェーハ上にコーティングされ
る他のどんな材料よりも、研磨される速度が遅いことが
重要である。ダイアモンド、グラファイト、および無定
形炭素は、水、酸およびアルカリに不溶性であり、Si
O2および石英より硬度が高く、DLC層の硬度は約3
000〜9000kg/mm2である。エッチ・ストッ
プは、研磨工程の終点を決定する。ダイアモンドおよび
DLCは、SiO2よりはるかに硬度が高いため、研磨
工程での終点の検出が制御可能となる。ダイアモンドお
よびDLCがSiO2より硬度が高く、かつダイアモン
ドおよびDLCが化学的に不活性なために、SiO2と
ダイアモンドのエッチ速度の比は約19:1ないし約3
11:1となる。この比の範囲は、特にBEOL工程で
のフィーチャ段の高さにとって有用である。DLCは、
Si、SiO2、炭化物を形成する金属等、ほとんどの
表面によく接着する。
ハ上のSiO2層のコーティングを、化学的に溶解し、
機械的に摩耗させるものである。研磨材はアルカリ性の
シリカ・スラリである。どのエッチ・ストップも、アル
カリ性スラリ中で、SiO2、SiO2の結晶である石
英、または金属被覆したウェーハ上にコーティングされ
る他のどんな材料よりも、研磨される速度が遅いことが
重要である。ダイアモンド、グラファイト、および無定
形炭素は、水、酸およびアルカリに不溶性であり、Si
O2および石英より硬度が高く、DLC層の硬度は約3
000〜9000kg/mm2である。エッチ・ストッ
プは、研磨工程の終点を決定する。ダイアモンドおよび
DLCは、SiO2よりはるかに硬度が高いため、研磨
工程での終点の検出が制御可能となる。ダイアモンドお
よびDLCがSiO2より硬度が高く、かつダイアモン
ドおよびDLCが化学的に不活性なために、SiO2と
ダイアモンドのエッチ速度の比は約19:1ないし約3
11:1となる。この比の範囲は、特にBEOL工程で
のフィーチャ段の高さにとって有用である。DLCは、
Si、SiO2、炭化物を形成する金属等、ほとんどの
表面によく接着する。
【0010】平坦化により、次のレベルの金属回路配線
およびパッドの形成のための後続のリソグラフィ工程制
御を改善することができる。さらに、金属配線が段のあ
る表面構造上に設けられた時に生ずる配線の亀裂を防ぐ
ことができる。
およびパッドの形成のための後続のリソグラフィ工程制
御を改善することができる。さらに、金属配線が段のあ
る表面構造上に設けられた時に生ずる配線の亀裂を防ぐ
ことができる。
【0011】
【発明が解決しようとする課題】本発明の目的は、表面
が平坦な半導体装置を提供することにある。
が平坦な半導体装置を提供することにある。
【0012】本発明の他の目的は、段間が平坦なVLS
I装置を提供することにある。
I装置を提供することにある。
【0013】本発明の他の目的は、操作ごとにSiO2
除去の速度が予測できる技術および材料を使用した、化
学・機械エッチング/研磨により、半導体装置の表面を
平坦にすることにある。
除去の速度が予測できる技術および材料を使用した、化
学・機械エッチング/研磨により、半導体装置の表面を
平坦にすることにある。
【0014】本発明の他の目的は、絶縁体の厚みの均一
性を損なわずに、装置表面のすべての高い所を平坦にす
ることにある。
性を損なわずに、装置表面のすべての高い所を平坦にす
ることにある。
【0015】本発明の他の目的は、BEOL処理に適合
する条件で、エッチ・ストップ材料を提供することにあ
る。
する条件で、エッチ・ストップ材料を提供することにあ
る。
【0016】本発明の他の目的は、SiO2より硬度が
高く、相対的に化学・機械研磨スラリに対する耐性の高
いエッチ・ストップ材料を提供することにある。
高く、相対的に化学・機械研磨スラリに対する耐性の高
いエッチ・ストップ材料を提供することにある。
【0017】本発明の他の目的は、エッチング後の平坦
化された装置を、使用後のエッチ・ストップ材料の痕跡
を非破壊で除去することを含めて、完全に清浄にするこ
とにある。
化された装置を、使用後のエッチ・ストップ材料の痕跡
を非破壊で除去することを含めて、完全に清浄にするこ
とにある。
【0018】
【課題を解決するための手段】これらおよび他の目的
は、本発明によれば、表面フィーチャを有し、全体を絶
縁材料の第1の層でコーティングした基板を設ける工程
と、絶縁材料層の上に、エッチ・ストップとしてダイア
モンドまたはダイアモンド状炭素(DLC)の第2の層
を付着させる工程と、第1の層が第2の層より後で研磨
され、研磨終了時に残った絶縁材料の厚みが分かり、実
質的に平坦な、すなわち粗面度が500Å未満となるよ
うに、スラリ中で所定の時間、研磨パッドを使用して化
学・機械研磨を行う工程と、ダイアモンドまたは炭素を
含有する残渣を除去する工程とを含む方法によって達成
される。
は、本発明によれば、表面フィーチャを有し、全体を絶
縁材料の第1の層でコーティングした基板を設ける工程
と、絶縁材料層の上に、エッチ・ストップとしてダイア
モンドまたはダイアモンド状炭素(DLC)の第2の層
を付着させる工程と、第1の層が第2の層より後で研磨
され、研磨終了時に残った絶縁材料の厚みが分かり、実
質的に平坦な、すなわち粗面度が500Å未満となるよ
うに、スラリ中で所定の時間、研磨パッドを使用して化
学・機械研磨を行う工程と、ダイアモンドまたは炭素を
含有する残渣を除去する工程とを含む方法によって達成
される。
【0019】本発明の一実施例では、Al−Cu等のア
ルミニウムを主体とする合金の導体トレースおよびパッ
ドを配設した半導体基板を、パッドその他の表面フィー
チャを含めて基板表面全体がガラスの層でコーティング
されるように、厚みが約1μmの、ドーピングしたまた
はドーピングしないSiO2等のガラスでスパッタ・コ
ーティングする。CVDダイアモンドまたはDLCの層
を、全体に非破壊温度で付着させ、平坦性が得られるの
に十分な時間、化学・機械研磨を行う。従来の技術によ
る方法で、ただし低温で、炭化水素前駆体等の炭素含有
材料、たとえば、メタン、エタン、エチレン、アセチレ
ン、アルコール、またはこれらの混合物の、熱、電気ま
たは触媒によるフラグメンテーションによってダイアモ
ンドまたはDLC皮膜を付着させる。残留炭素は、反応
性イオン・エッチング(RIE)などにより除去する。
平坦化した装置は、ただちに次の加工を行える状態にあ
り、追加の装置を作成して、多段金属・半導体構造を形
成することができる。
ルミニウムを主体とする合金の導体トレースおよびパッ
ドを配設した半導体基板を、パッドその他の表面フィー
チャを含めて基板表面全体がガラスの層でコーティング
されるように、厚みが約1μmの、ドーピングしたまた
はドーピングしないSiO2等のガラスでスパッタ・コ
ーティングする。CVDダイアモンドまたはDLCの層
を、全体に非破壊温度で付着させ、平坦性が得られるの
に十分な時間、化学・機械研磨を行う。従来の技術によ
る方法で、ただし低温で、炭化水素前駆体等の炭素含有
材料、たとえば、メタン、エタン、エチレン、アセチレ
ン、アルコール、またはこれらの混合物の、熱、電気ま
たは触媒によるフラグメンテーションによってダイアモ
ンドまたはDLC皮膜を付着させる。残留炭素は、反応
性イオン・エッチング(RIE)などにより除去する。
平坦化した装置は、ただちに次の加工を行える状態にあ
り、追加の装置を作成して、多段金属・半導体構造を形
成することができる。
【0020】
【実施例】図1に示す金属線の上にバイアス・スパッタ
リングした石英(BSQ)の3.0μmの被膜を有する
ウェーハを、図2に示すように、約75〜200℃でC
VDにより炭化水素前駆体から付着させたBSQの表面
形状に倣う表面形状の(コンフォーマルな)ダイアモン
ド状炭素(DLC)でコーティングした。平坦研磨に必
要な最適DLC厚みを決定するため、付着物は、厚み7
50Åおよび1000Åの皮膜に分割した。研磨前に皮
膜の厚みを測定した金属パッド上の表面凹凸は1.2μ
mであった。
リングした石英(BSQ)の3.0μmの被膜を有する
ウェーハを、図2に示すように、約75〜200℃でC
VDにより炭化水素前駆体から付着させたBSQの表面
形状に倣う表面形状の(コンフォーマルな)ダイアモン
ド状炭素(DLC)でコーティングした。平坦研磨に必
要な最適DLC厚みを決定するため、付着物は、厚み7
50Åおよび1000Åの皮膜に分割した。研磨前に皮
膜の厚みを測定した金属パッド上の表面凹凸は1.2μ
mであった。
【0021】ウェーハは、標準の酸化物平坦化工程で、
すなわち水とコロイド状シリカの比が8:1のスラリを
用いて、圧力1kg/cm2、軸およびテーブルの回転
速度40rpmで研磨した。異なる2種の研磨パッド、す
なわちローデル社(Rodel Inc.、米国デラウェア州ニュ
ーアーク)製の硬質パッドIC−60および軟質パッド
IC−40(ショアC硬さはそれぞれ70および55)
の評価を行った。研磨後のSiO2の厚みを測定して終
点を決定した。研磨圧力は約0.14〜0.7kg/c
m2の範囲であり、好ましい条件は低めの範囲であっ
た。
すなわち水とコロイド状シリカの比が8:1のスラリを
用いて、圧力1kg/cm2、軸およびテーブルの回転
速度40rpmで研磨した。異なる2種の研磨パッド、す
なわちローデル社(Rodel Inc.、米国デラウェア州ニュ
ーアーク)製の硬質パッドIC−60および軟質パッド
IC−40(ショアC硬さはそれぞれ70および55)
の評価を行った。研磨後のSiO2の厚みを測定して終
点を決定した。研磨圧力は約0.14〜0.7kg/c
m2の範囲であり、好ましい条件は低めの範囲であっ
た。
【0022】DLC使用の利点は、軟質のパッドを使用
したときに得られる。DLC皮膜を被覆しないで軟質パ
ッドを用いて研磨すると、ウェーハ全体のSiO2の厚
みの不均一性が少なくなる。これは、軟質のパッドのほ
うがコンフォーマルであり、ウェーハ上の高い区域から
も低い区域からも、均一にBSQを除去するためである
と推測される。しかしながら、DLC皮膜を被覆する
と、低い区域のDLCは、高い区域のDLCが研磨除去
されて表面が平坦になるまで、BSQが研磨されるのを
防止する。固めのパッドを使用して処理したときは、D
LC皮膜を使用しても使用しなくても、厚みの均一性す
なわち平坦性に違いは認められなかった。高い表面凹凸
フィーチャ上の実際のBSQの除去は、DLC皮膜が除
去されるまで抑制された。
したときに得られる。DLC皮膜を被覆しないで軟質パ
ッドを用いて研磨すると、ウェーハ全体のSiO2の厚
みの不均一性が少なくなる。これは、軟質のパッドのほ
うがコンフォーマルであり、ウェーハ上の高い区域から
も低い区域からも、均一にBSQを除去するためである
と推測される。しかしながら、DLC皮膜を被覆する
と、低い区域のDLCは、高い区域のDLCが研磨除去
されて表面が平坦になるまで、BSQが研磨されるのを
防止する。固めのパッドを使用して処理したときは、D
LC皮膜を使用しても使用しなくても、厚みの均一性す
なわち平坦性に違いは認められなかった。高い表面凹凸
フィーチャ上の実際のBSQの除去は、DLC皮膜が除
去されるまで抑制された。
【0023】DLCの効果は、軟質のIC−40パッド
を使用する場合、非常に明らかである。DLCで保護さ
れないウェーハは、研磨を開始したほぼ直後に、パッド
およびフィールド領域から材料の除去が行なわれる、こ
の効果により、大きなフィーチャの周囲に表面凹凸が残
る。パッドが軟いと、これらの領域の平坦化が防止され
る。DLCで保護されたウェーハは、低いフィールド領
域を保護しながら、パッド上のBSQが除去されること
を示す。1000ÅのDLC被膜は、750Åの被膜よ
りずっと長い盛上ったフィーチャからの材料の除去を抑
止する。パッドをフィールドまで研磨するには、薄い皮
膜のほうが適しており、DLCのないウェーハよりも表
面が平坦になる。段階的な平坦化を図3、図4、および
図5に示す。
を使用する場合、非常に明らかである。DLCで保護さ
れないウェーハは、研磨を開始したほぼ直後に、パッド
およびフィールド領域から材料の除去が行なわれる、こ
の効果により、大きなフィーチャの周囲に表面凹凸が残
る。パッドが軟いと、これらの領域の平坦化が防止され
る。DLCで保護されたウェーハは、低いフィールド領
域を保護しながら、パッド上のBSQが除去されること
を示す。1000ÅのDLC被膜は、750Åの被膜よ
りずっと長い盛上ったフィーチャからの材料の除去を抑
止する。パッドをフィールドまで研磨するには、薄い皮
膜のほうが適しており、DLCのないウェーハよりも表
面が平坦になる。段階的な平坦化を図3、図4、および
図5に示す。
【0024】DLC層の除去は、電力密度約200〜5
00mW/cm2、圧力約30〜100ミリトルで、酸
素アッシングにより行う。100ミリトルの圧力で、1
00nm/分の除去速度が得られた。このDLCの酸素
アッシングにより、唯一の生成物としてCO2が得ら
れ、これはウェーハから完全に除去され、最終製品に未
知の材料を添加することなく、この方法を順次使用する
ことができる。結局、得られた構造は平坦性が改善され
る以外は、変化していない。
00mW/cm2、圧力約30〜100ミリトルで、酸
素アッシングにより行う。100ミリトルの圧力で、1
00nm/分の除去速度が得られた。このDLCの酸素
アッシングにより、唯一の生成物としてCO2が得ら
れ、これはウェーハから完全に除去され、最終製品に未
知の材料を添加することなく、この方法を順次使用する
ことができる。結局、得られた構造は平坦性が改善され
る以外は、変化していない。
【0025】本発明を要約すると以下のようになる。 1.表面構造を配設した平坦な基板を用意する工程と、
基板および表面構造全体を、絶縁材料の第1の層でコー
ティングする工程と、第1の層を、ダイアモンドまたは
ダイアモンド状炭素を含む第2の層でコーティングする
工程と、第1の層と第2の層をスラリ中で研磨パッドを
使用して化学・機械研磨を行う工程と、全体が実質的に
平坦になった時点で加工を停止する工程とを含む、半導
体装置を平坦化する方法。 2.さらに、残留炭素を除去する工程を含むことを特徴
とする、1の方法。 3.さらに、複数の平坦化した半導体装置の整合層を使
用して、VLSI装置を形成する工程を含むことを特徴
とする、2の方法。 4.表面構造が、回路トレースおよびパッドを含むこと
を特徴とする、1の方法。 5.トレースおよびパッドが、アルミニウムと銅の合金
からなることを特徴とする、1の方法。 6.第1の層が、非晶質または結晶SiO2であること
を特徴とする、1の方法。 7.SiO2をスパッタリングによって付着させること
を特徴とする、6の方法。 8.ダイアモンドまたはダイアモンド状炭素を、CVD
またはスパッタリングによって付着させることを特徴と
する、1の方法。 9.ダイアモンドまたはダイアモンド状炭素を、厚みが
約750〜1000Åになるように付着させることを特
徴とする、8の方法。 10.研磨パッドが、ショア硬さ70未満のパッドを含
むことを特徴とする、1の方法。 11.スラリが、水性コロイド状シリカ・スラリを含む
ことを特徴とする、1の方法。 12.残留炭素をRIEまたは酸素アッシングによって
除去することを特徴とする、2の方法。 13.ダイアモンドまたはダイアモンド状炭素を、ほぼ
室温ないし約300℃の温度範囲で付着させることを特
徴とする、8の方法。 14.ダイアモンドまたはダイアモンド状炭素を、約2
00〜250℃の温度範囲で付着させることを特徴とす
る、13の方法。 15.ダイアモンドまたはダイアモンド状炭素の硬度
が、ビッカーズ硬度で約3000〜5000であること
を特徴とする、1の方法。 16.ダイアモンドまたはダイアモンド状炭素の層を、
熱化学蒸着、プラズマ化学蒸着、電子支援化学蒸着、高
周波プラズマ強化化学蒸着、または直流強化化学蒸着に
よるCVDによって付着させることを特徴とする、1の
方法。 17.第2の層を、炭化水素前駆体から高エネルギーで
付着させることを特徴とする、1の方法。 18.SiO2とダイアモンドまたはダイアモンド状炭
素のエッチ速度の比が、約19:1ないし311:1で
あることを特徴とする、1の方法。 19.研磨パッドのショア硬さが、70未満55までで
あることを特徴とする、11の方法。 20.研磨圧力が、約0.14〜0.7kg/cm2で
あることを特徴とする、11の方法。 21.RIEプラズマの電力密度を、約30〜100ミ
リトルの圧力で、約100〜200mW/cm2に保持
することを特徴とする、14の方法。 22.ダイアモンドまたはダイアモンド状炭素を、室温
ないし約350℃の温度範囲で付着させることを特徴と
する、9の方法。 23.ダイアモンドまたはダイアモンド状炭素を、約1
50〜250℃の温度範囲で付着させることを特徴とす
る、22の方法。 24.SiO2の厚みが約1μmになるようにスパッタ
リングすることを特徴とする、7の方法。 25.ダイアモンドまたはダイアモンド状炭素の被膜を
含む層を、炭素含有材料の熱、電気または触媒によるフ
ラグメンテーションによって付着させることを特徴とす
る、1の方法。 26.炭化水素前駆体が、メタン、エタン、エチレン、
アセチレン、アルコール、およびそれらの混合物からな
る群から選択した炭化水素であることを特徴とする、1
7の方法。 本発明は、本発明の形態を修正しても実施できる。たと
えば、本発明の趣旨または中心的特徴から逸脱せずに、
他の材料を平坦化することができる。上記の実施例は、
あらゆる点で限定的ではなく、例示的なもので考えるべ
きであり、本発明は本明細書に示した詳細のみに限定さ
れるものではない。
基板および表面構造全体を、絶縁材料の第1の層でコー
ティングする工程と、第1の層を、ダイアモンドまたは
ダイアモンド状炭素を含む第2の層でコーティングする
工程と、第1の層と第2の層をスラリ中で研磨パッドを
使用して化学・機械研磨を行う工程と、全体が実質的に
平坦になった時点で加工を停止する工程とを含む、半導
体装置を平坦化する方法。 2.さらに、残留炭素を除去する工程を含むことを特徴
とする、1の方法。 3.さらに、複数の平坦化した半導体装置の整合層を使
用して、VLSI装置を形成する工程を含むことを特徴
とする、2の方法。 4.表面構造が、回路トレースおよびパッドを含むこと
を特徴とする、1の方法。 5.トレースおよびパッドが、アルミニウムと銅の合金
からなることを特徴とする、1の方法。 6.第1の層が、非晶質または結晶SiO2であること
を特徴とする、1の方法。 7.SiO2をスパッタリングによって付着させること
を特徴とする、6の方法。 8.ダイアモンドまたはダイアモンド状炭素を、CVD
またはスパッタリングによって付着させることを特徴と
する、1の方法。 9.ダイアモンドまたはダイアモンド状炭素を、厚みが
約750〜1000Åになるように付着させることを特
徴とする、8の方法。 10.研磨パッドが、ショア硬さ70未満のパッドを含
むことを特徴とする、1の方法。 11.スラリが、水性コロイド状シリカ・スラリを含む
ことを特徴とする、1の方法。 12.残留炭素をRIEまたは酸素アッシングによって
除去することを特徴とする、2の方法。 13.ダイアモンドまたはダイアモンド状炭素を、ほぼ
室温ないし約300℃の温度範囲で付着させることを特
徴とする、8の方法。 14.ダイアモンドまたはダイアモンド状炭素を、約2
00〜250℃の温度範囲で付着させることを特徴とす
る、13の方法。 15.ダイアモンドまたはダイアモンド状炭素の硬度
が、ビッカーズ硬度で約3000〜5000であること
を特徴とする、1の方法。 16.ダイアモンドまたはダイアモンド状炭素の層を、
熱化学蒸着、プラズマ化学蒸着、電子支援化学蒸着、高
周波プラズマ強化化学蒸着、または直流強化化学蒸着に
よるCVDによって付着させることを特徴とする、1の
方法。 17.第2の層を、炭化水素前駆体から高エネルギーで
付着させることを特徴とする、1の方法。 18.SiO2とダイアモンドまたはダイアモンド状炭
素のエッチ速度の比が、約19:1ないし311:1で
あることを特徴とする、1の方法。 19.研磨パッドのショア硬さが、70未満55までで
あることを特徴とする、11の方法。 20.研磨圧力が、約0.14〜0.7kg/cm2で
あることを特徴とする、11の方法。 21.RIEプラズマの電力密度を、約30〜100ミ
リトルの圧力で、約100〜200mW/cm2に保持
することを特徴とする、14の方法。 22.ダイアモンドまたはダイアモンド状炭素を、室温
ないし約350℃の温度範囲で付着させることを特徴と
する、9の方法。 23.ダイアモンドまたはダイアモンド状炭素を、約1
50〜250℃の温度範囲で付着させることを特徴とす
る、22の方法。 24.SiO2の厚みが約1μmになるようにスパッタ
リングすることを特徴とする、7の方法。 25.ダイアモンドまたはダイアモンド状炭素の被膜を
含む層を、炭素含有材料の熱、電気または触媒によるフ
ラグメンテーションによって付着させることを特徴とす
る、1の方法。 26.炭化水素前駆体が、メタン、エタン、エチレン、
アセチレン、アルコール、およびそれらの混合物からな
る群から選択した炭化水素であることを特徴とする、1
7の方法。 本発明は、本発明の形態を修正しても実施できる。たと
えば、本発明の趣旨または中心的特徴から逸脱せずに、
他の材料を平坦化することができる。上記の実施例は、
あらゆる点で限定的ではなく、例示的なもので考えるべ
きであり、本発明は本明細書に示した詳細のみに限定さ
れるものではない。
【0026】
【発明の効果】以上述べたように、本発明によれば、平
坦な表面を有する半導体装置、およびこれらを組み合わ
せたVLSI装置が得られる。
坦な表面を有する半導体装置、およびこれらを組み合わ
せたVLSI装置が得られる。
【図1】本発明の工程を示す断面図である。
【図2】本発明の工程を示す断面図である。
【図3】本発明の工程を示す断面図である。
【図4】本発明の工程を示す断面図である。
【図5】本発明の工程を示す断面図である。
フロントページの続き (72)発明者 ポール・ブラッドリー・ジョーンズ アメリカ合衆国12590、ニューヨーク州ワ ッピンガース・フォールズ、ワイルドウッ ド・ドライブ 50 (72)発明者 バーナード・スティール・マイナーソン アメリカ合衆国10598、ニューヨーク州ヨ ークタウン・ハイツ、カリフォルニア・ロ ード 235 (72)発明者 ヴィシュヌバーイ・ヴィンタルバーイ・パ テル アメリカ合衆国10598、ニューヨーク州ヨ ークタウン・ハイツ、ヴィロウェイ・スト リート 2289 (56)参考文献 特開 昭63−251164(JP,A) 特開 昭61−240629(JP,A) 特開 平5−62954(JP,A)
Claims (1)
- 【請求項1】表面に凹凸構造を有する平坦な基板を用意
する工程と、 基板および表面凹凸構造全体を、絶縁材料の第1の層で
コーティングする工程と、 CVDまたはスパッタリングにより75°Cないし35
0°Cの温度でダイアモンドまたはダイアモンド状炭素
を含む第2の層を前記第1の層にコーティングする工程
と、 第1の層と第2の層とを、スラリ中で研磨パッドを使用
して化学・機械研磨を行う工程と、 全体が実質的に平坦になった時点で加工を停止する工程
とを含む、半導体装置を平坦化する方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US784280 | 1985-10-04 | ||
US07/784,280 US5246884A (en) | 1991-10-30 | 1991-10-30 | Cvd diamond or diamond-like carbon for chemical-mechanical polish etch stop |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05218000A JPH05218000A (ja) | 1993-08-27 |
JPH081899B2 true JPH081899B2 (ja) | 1996-01-10 |
Family
ID=25131947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4275904A Expired - Lifetime JPH081899B2 (ja) | 1991-10-30 | 1992-10-14 | 半導体装置を平坦化する方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5246884A (ja) |
EP (1) | EP0540444B1 (ja) |
JP (1) | JPH081899B2 (ja) |
DE (1) | DE69214087T2 (ja) |
Families Citing this family (112)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5445996A (en) * | 1992-05-26 | 1995-08-29 | Kabushiki Kaisha Toshiba | Method for planarizing a semiconductor device having a amorphous layer |
GB2275129B (en) * | 1992-05-26 | 1997-01-08 | Toshiba Kk | Method for planarizing a layer on a semiconductor wafer |
US5512163A (en) * | 1992-06-08 | 1996-04-30 | Motorola, Inc. | Method for forming a planarization etch stop |
US5300188A (en) * | 1992-11-13 | 1994-04-05 | Kobe Development Corp. | Process for making substantially smooth diamond |
JPH07111962B2 (ja) | 1992-11-27 | 1995-11-29 | 日本電気株式会社 | 選択平坦化ポリッシング方法 |
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JP3360350B2 (ja) * | 1993-04-21 | 2002-12-24 | ヤマハ株式会社 | 表面平坦化法 |
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US5516729A (en) * | 1994-06-03 | 1996-05-14 | Advanced Micro Devices, Inc. | Method for planarizing a semiconductor topography using a spin-on glass material with a variable chemical-mechanical polish rate |
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US5494854A (en) * | 1994-08-17 | 1996-02-27 | Texas Instruments Incorporated | Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films |
US5527423A (en) * | 1994-10-06 | 1996-06-18 | Cabot Corporation | Chemical mechanical polishing slurry for metal layers |
US5633207A (en) * | 1994-10-14 | 1997-05-27 | Kabushiki Kaisha Toshiba | Method of forming a wiring layer for a semiconductor device |
JP3438446B2 (ja) * | 1995-05-15 | 2003-08-18 | ソニー株式会社 | 半導体装置の製造方法 |
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