JPH08139762A - バイポーラ/ユニポーラ変換回路 - Google Patents
バイポーラ/ユニポーラ変換回路Info
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- JPH08139762A JPH08139762A JP27689194A JP27689194A JPH08139762A JP H08139762 A JPH08139762 A JP H08139762A JP 27689194 A JP27689194 A JP 27689194A JP 27689194 A JP27689194 A JP 27689194A JP H08139762 A JPH08139762 A JP H08139762A
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Abstract
した場合でも正しくバイポーラ/ユニポーラ変換できる
ようにする。 【構成】 バイアス設定回路109からのバイアス値に
応じてRZ変換回路101においてバイポーラ信号aの
正極側をRZ信号に変換し、バイアス設定回路110か
らのバイアス値に応じてRZ変換回路101においてバ
イポーラ信号aの負極側をRZ信号に変換する。これら
両変換出力を論理和回路103及びNRZ変換回路10
6で合成してNRZ信号dを出力する。バイアス設定回
路109及び110からの各バイアス値は、RZ変換回
路101及び102の各変換出力に応じて変化させる。
Description
変換回路に関し、特にディジタル信号伝送に使用される
バイポーラ/ユニポーラ変換回路に関する。
路(以下、B/U変換回路と呼ぶ)は、図5に示されて
いるように構成されている。図において、B/U変換回
路は、入力されたバイポーラ信号aの正極パルスを固定
のバイアス値+Vに応じてRZ(Return to
Zero)ユニポーラ信号に変換するRZ変換回路10
1と、バイポーラ信号aの負極パルスを固定のバイアス
値−Vに応じてRZユニポーラ信号に変換するRZ変換
回路102と、正極及び負極のRZユニポーラ信号を論
理和することにより両極RZユニポーラ信号b1を生成
する論理和回路103とを含んで構成されている。
ーラ信号b1とクロックcとの位相比較を行う位相比較
回路104と、この比較結果に応じて繰返周波数が制御
されたクロックcを送出する周波数発振回路105と、
クロックcに応じて両極RZユニポーラ信号b1をNR
Zユニポーラ信号dに変換するNRZ(Non Ret
urn to Zero)変換回路106とを含んで構
成されている。なお、位相比較回路104と周波数発振
回路105とにより周知のPLL回路が構成される。
入力されると、RZ変換回路101、102では各バイ
アス値+V、−Vに応じてバイポーラ信号aを夫々正
極、負極のRZユニポーラ信号に変換する。これら正極
及び負極のRZユニポーラ信号は、論理和回路103に
入力されて論理和されることにより、両極RZユニポー
ラ信号b1が生成される。
変換回路106に入力されてNRZユニポーラ信号dに
変換されて出力される。また、両極RZユニポーラ信号
b1は、位相比較回路104と周波数発振回路105と
によって構成されたPLL回路にも入力される。このP
LL回路では両極RZユニポーラ信号b1とクロックc
とが同期するように制御される。
の設定を工夫した公知技術として特開昭64―5228
号公報、特開平1―279622号公報に夫々記載され
たものがある。
1から出力される正極及び負極出力を比較器9、10に
よりRZ変換するものである。そして、比較器9、10
へのバイアス電圧はコンデンサ4及び可変抵抗器7によ
る時定数回路により決定され、入力バイポーラ信号の振
幅の1/2のレベルになるように固定されている。
変成器1から出力される正極及び負極出力を比較器9、
10によりRZ変換するものであり、バイアス電圧はコ
ンデンサ4並びに分圧抵抗器7及び8による時定数回路
により決定され、入力バイポーラ信号の振幅の1/2の
レベルになるように固定されている。
の1/2のレベルにバイアス値を設定すれば、入力レベ
ルが変動してもB/U変換が可能になる。
のB/U変換回路では、特に伝送容量可変システムにお
けるB/U信号についての送信側でのパルスマスク規格
や受信側での入力レベルロス規格が夫々異なるため、R
Z変換回路におけるバイアス値を一種類に固定して設定
することが非常に困難であるという欠点がある。また、
入力レベルの変動やケーブルの容量が変化すると正しく
B/U変換できない場合が生じるという欠点がある。
変換回路では、バイアス値を入力バイポーラ信号の振幅
の1/2のレベルに設定できるため入力レベルが変動し
てもB/U変換が可能である。しかし、固定の時定数で
入力バイポーラ信号の振幅の1/2のレベルに設定して
いるため、パルス幅が異なる伝送容量可変システムやケ
ーブル容量が変化する場合には正しくB/U変換できな
い場合が生じるという欠点がある。
るためになされたものであり、その目的はパルス幅が異
なったり、ケーブル容量が変化した場合でも正しくB/
U変換することのできるB/U変換回路を提供すること
である。
/ユニポーラ変換回路は、第1のバイアス値に応じてバ
イポーラ信号の正極側をRZ信号に変換する第1のRZ
変換手段と、第2のバイアス値に応じて前記バイポーラ
信号の負極側をRZ信号に変換する第2のRZ変換手段
とを有し、これら両変換出力を合成してNRZ信号を出
力するバイポーラ/ユニポーラ変換回路であって、前記
第1及び第2のRZ変換回路の各変換出力に応じて前記
第1及び第2のバイアス値を夫々送出するバイアス設定
手段を含むことを特徴とする。
極側をRZ信号に変換し、第2のバイアス値に応じてそ
のバイポーラ信号の負極側をRZ信号に変換する。これ
ら両変換出力を合成してNRZ信号を出力する。第1及
び第2のバイアス値は各変換出力に応じて変化させる。
る。
ラ変換回路の一実施例の構成を示すブロック図であり、
図5と同等部分は同一符号により示されている。図5の
構成と異なる点は、検出回路107及び108と、バイ
アス設定回路109及び110とが追加された点であ
る。これら以外の部分は図5と同一の動作を行うため、
その説明を省略する。
号の1パルスがクロックcの2クロック以上のパルス幅
(クロックの立上りタイミングが少なくとも2回発生す
るパルス幅)で到来したことを検出する回路である。検
出回路108は、負極RZユニポーラ信号の1パルスが
クロックcの2クロック以上のパルス幅で到来したこと
を検出する回路である。
ポーラ信号をRZユニポーラ信号に変換するためのバイ
アス値を設定する回路である。
体的構成については後述する。
入力されると、RZ変換回路101、102では各バイ
アス値+V、−Vに応じてバイポーラ信号aを夫々正
極、負極のRZユニポーラ信号に変換する。これら正極
及び負極のRZユニポーラ信号は、論理和回路103に
入力されて論理和されることにより、両極RZユニポー
ラ信号b1が生成される。
変換回路106に入力されてNRZユニポーラ信号dに
変換されて出力される。また、両極RZユニポーラ信号
b1は、位相比較回路104と周波数発振回路105と
によって構成されたPLL回路にも入力され、両極RZ
ユニポーラ信号b1とクロックcとが同期するように制
御される。
を参照して説明する。同図(a)に示されているよう
に、ある時刻の正極、負極のバイアス値が夫々+Va、
−Vaであるとき、同一極のRZユニポーラ信号の1パ
ルスはクロックcの2クロック以上のパルス幅を有して
いる。そのため、2度リタイミングしてしまう場合があ
る。したがって、再生されたNRZ信号dが誤った値に
なる場合がある。
11100010…”というデータが周知の符号化規則
に従って信号Aとして送信されるが、ケーブル容量の変
化等により波形がなまり、バイポーラ信号aとして受信
される。このように波形がなまった結果、RZ変換回路
101、102においてバイアス値+Va、−Vaで変
換すると、論理和回路103の出力は信号b1のように
なる。
ングで再生すると、2度リタイミングしてしまう場合が
ある。この結果、上記のデータを再生したNRZ信号d
は図示されているように“11111110011…”
となり、正しく再生されていないことになる。
号Aは“1”が発生する毎に正極パルス及び負極パルス
を交互に繰返すものである。したがって、正極のRZユ
ニポーラ信号に変換するRZ変換回路101による変換
結果は、正しく変換されている限り、“1”が2回連続
することはありえない。つまり、“1”が2回以上連続
した場合は、正しく変換されていないのである。負極の
RZユニポーラ信号に変換するRZ変換回路102につ
いても同様である。これらRZ変換回路において正しく
変換を行うためには、バイアス値を適切に設定すれば良
い。
固定するのではなく、検出回路107、108及びバイ
アス設定回路109、110により正極、負極のバイア
ス値の設定を変更するのである。この場合、検出回路1
07及び108並びにバイアス設定回路109及び11
0により、2度リタイミングしている状態を検出し、そ
の状態が生じなくなるまでバイアス値を徐々に変更して
いくのである。
を検出した場合には、正極のバイアス値+Vaを(+V
a+Δv)としてプラス方向に増加させ、負極のバイア
ス値−Vaを(−Va−Δv)としてマイナス方向に増
加させるのである。なお、Δvは予め定められたバイア
ス値の増加分である。
り、バイアス値の+Vaはインクリメントされ、−Va
はデクリメントされる。その結果、バイアス値の+V
b、−Vbになると、同図(b)に示されているように
2度リタイミングしている状態ではなくなる。したがっ
て、RZ変換回路101、102においてバイアス値+
Vb、−Vbで変換すると、論理和回路103の出力は
信号b1のようになる。この信号b1をクロックcの立
上りタイミングで再生すると、その再生結果のNRZ信
号dは図示されているように“10111100010
…”となり、正しく再生されることになる。
なり、所定時間経過しても2度リタイミングしている状
態が発生しなければ、上述の設定値の変更を終了し、バ
イアス値が確定する。具体的には、再生した結果がN回
(例えば、10回)連続して2度リタイミングしなけれ
ば、以後は正しく再生されるものと考えられるため、上
述の設定値の変更を終了するのである。N回連続した場
合にのみ設定値の変更を終了するのであり、この意味に
おいて設定保護を設けているのである。
/ユニポーラ変換回路のより具体的な構成について説明
する。なお、図3において図1と同等部分は同一符号に
より示されている。
信号は変成器100に入力され、正極パルス及び負極パ
ルスによるバイポーラ信号aとなる。このバイポーラ信
号aは、RZ変換回路101、102に入力される。
り構成される。そして、RZ変換回路101である比較
器の正入力端子にはバイポーラ信号の正極パルスが入力
され、その負入力端子に入力されているバイアス値に応
じてRZユニポーラ信号への変換が行われる。また、R
Z変換回路102である比較器の正入力端子にはバイポ
ーラ信号の負極パルスが入力され、その負入力端子に入
力されているバイアス値に応じてRZユニポーラ信号へ
の変換が行われる。
る変換結果のRZユニポーラ信号は論理和ゲートによる
論理和回路103に入力され、両極RZユニポーラ信号
b1となる。この両極RZユニポーラ信号b1はD型フ
リップフロップ(以下、FFと略す)からなるNRZ変
換回路106に入力される。そして、D型FFであるN
RZ変換回路106においては、両極RZユニポーラ信
号b1がクロックcに応じてNRZユニポーラ信号dに
変換される。
的論理和ゲートによる位相比較回路104にも入力され
る。この位相比較回路104の他入力には、積分回路及
び電圧制御発振器(VCO)からなる周波数発振回路1
05からのクロックcが入力され、このクロックcと両
極RZユニポーラ信号b1との位相が比較される。そし
てこの位相比較結果は周波数発振回路105に帰還さ
れ、これによりこれら位相比較回路104及び周波数発
振回路105は周知のPLL回路を構成することにな
る。
NRZ変換回路106に入力される他、検出回路10
7、108に入力される。これら検出回路107、10
8からは夫々正極のバイアス値、負極のバイアス値が送
出され、バイアス設定回路109、110であるディジ
タル/アナログ(D/A)変換回路でアナログ信号に変
換される。この変換されたバイアス値は、上述したRZ
変換回路101、102の負入力端子に夫々入力される
のである。
成について説明する。図4(a)は図3中の検出回路1
07の内部構成例を示すブロック図、同図(b)はその
動作を示すタイムチャートである。
107は、クロックcによりRZユニポーラ信号RZを
保持するD型FF175と、この保持出力b2によりイ
ネーブル状態になりカウント値が2以上になったときラ
ッチ回路176をセットするカウンタ172と、RZユ
ニポーラ信号RZをカウントし、所定周期でカウンタ1
72をリセットすることによりカウンタ172による判
定周期を定めるインターバルカウンタ171と、判定結
果がN回連続して2度リタイミングしなかったとき(正
しく変換されたとき)ラッチ回路176をリセットする
カウンタ173とを含んで構成されている。
6の出力によりイネーブル状態になり、カウンタ171
のカウント出力に応じてカウント値をインクリメント又
はデクリメントするアップダウンカウンタ174と、こ
のカウンタ174にロードすべき初期値を保持するE2
PROM(Electrically Erasabl
e Programmable ROM)178と、カ
ウンタ174のカウント出力を検出し、その値が所定の
範囲を越えたときE2 PROM178内の初期値をロー
ドするための検出器(DET;DETECTOR)17
7とを含んで構成されている。
部からソフトウェアにより自由に設定できるものとし、
検出器177における検出範囲も外部から自由に設定で
きるものとする。
ると、RZユニポーラ信号RZのパルス幅がクロックc
の2クロック以上であるとき、D型FF175の保持出
力b2は図示のようなパルス幅となる。この結果、カウ
ンタ172はイネーブル状態になり、クロックcの立下
りタイミングに応じてカウント動作が行われる。この図
に示されている場合、保持出力b2がハイレベルになっ
ている間にカウンタ172のカウント値が2以上になっ
てしまうので、ラッチ回路176がセットされる。
態になり、カウンタ171のカウント出力に応じてカウ
ンタ174のカウント値がインクリメント又はデクリメ
ントされる。この結果、カウンタ174のカウント出力
(ディジタル値)が上述した図3のバイアス設定回路1
09においてアナログ信号によるバイアス値に変換さ
れ、この変換されたバイアス値がRZ変換回路101の
負入力端子に入力されるのである。つまり、カウンタ1
74のカウント値がインクリメント又はデクリメントさ
れることにより、バイアス値が変更されることになる。
れ、正しく再生されるまで以上の動作が続けられる。
2のカウント値が2以上にならず、正しく再生されるよ
うになると、判定結果がN回連続して2度リタイミング
しなくなり、カウンタ173によりラッチ回路176が
リセットされる。ラッチ回路176がリセットされた状
態になると、カウンタ174はイネーブル状態になら
ず、バイアス値は変更されずに現在の値のまま保持され
る。
されており、カウンタ174のカウント出力(ディジタ
ル値)が上述した図3のバイアス設定回路110におい
てアナログ信号によるバイアス値に変換されRZ変換回
路102の負入力端子に入力されるのである。
スマスク規格やデータ受信側の入力レベルロス規格に対
応できる十分低いバイアス値から始めるのであり、この
初期値がE2 PROM178に保持されているのであ
る。そして、この初期値から始め、1パルスが入力され
るべき周波数であるクロックの2クロック以上のパルス
幅で到来しても、2クロック連続で検出しなくなるまで
バイアス値をインクリメント又はデクリメントすること
でバイアス値を設定するのである。
バイアス値を設定できるため、異なるパルスマスクを有
するシステムや伝送容量可変システムにおけるB/U変
換が可能になると共に、入力レベル変動やケーブル容量
変化が生じても正しくB/U変換できるのである。これ
により、各システムに共通に使用できるように変換回路
を設計することができ、また論理的に処理することがで
きるため回路のLSI化をすること容易なのである。
ラ変換に関するものであったが、周知のCMI―NRZ
(Coded Mark Inversion―Non
Return to Zero)変換等の信号変換に
も本発明が応用できることは明らかである。
ラ変換するためのバイアス値を、RZ変換出力に応じて
変化させることにより、パルス幅が異なったりケーブル
容量が変化した場合でも正しくバイポーラ/ユニポーラ
変換でき、正しいデータを再生することができるという
効果がある。
変換回路の構成を示すブロック図である。
を示すタイムチャートであり、同図(a)は正極、負極
のバイアス値が夫々+Va、−Vaである場合の動作を
示し、同図(b)は正極、負極のバイアス値が夫々+V
b、−Vbである場合の動作を示す。
具体的な構成を示すブロック図である。
ブロック図、(b)はその動作を示すタイムチャートで
ある。
を示すブロック図である。
を示すブロック図である。
を示すブロック図である。
Claims (3)
- 【請求項1】 第1のバイアス値に応じてバイポーラ信
号の正極側をRZ信号に変換する第1のRZ変換手段
と、第2のバイアス値に応じて前記バイポーラ信号の負
極側をRZ信号に変換する第2のRZ変換手段とを有
し、これら両変換出力を合成してNRZ信号を出力する
バイポーラ/ユニポーラ変換回路であって、前記第1及
び第2のRZ変換手段の各変換出力に応じて前記第1及
び第2のバイアス値を夫々送出するバイアス設定手段を
含むことを特徴とするバイポーラ/ユニポーラ変換回
路。 - 【請求項2】 前記バイアス設定手段は、前記第1のR
Z変換手段の変換出力に少なくとも2回“1”が連続し
たとき前記第1のバイアス値を大きくする第1のバイア
ス設定手段と、前記第2のRZ変換手段の変換出力に少
なくとも2回“1”が連続したとき前記第2のバイアス
値を小さくする第2のバイアス設定手段とを有すること
を特徴とする請求項1記載のバイポーラ/ユニポーラ変
換回路。 - 【請求項3】 前記バイアス設定手段は、少なくとも2
回“1”が連続する状態が所定時間存在しないとき前記
第1及び第2のバイアス値を固定値として出力すること
を特徴とする請求項1記載のバイポーラ/ユニポーラ変
換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6276891A JP3069830B2 (ja) | 1994-11-11 | 1994-11-11 | バイポーラ/ユニポーラ変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6276891A JP3069830B2 (ja) | 1994-11-11 | 1994-11-11 | バイポーラ/ユニポーラ変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08139762A true JPH08139762A (ja) | 1996-05-31 |
JP3069830B2 JP3069830B2 (ja) | 2000-07-24 |
Family
ID=17575843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6276891A Expired - Fee Related JP3069830B2 (ja) | 1994-11-11 | 1994-11-11 | バイポーラ/ユニポーラ変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3069830B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006270278A (ja) * | 2005-03-23 | 2006-10-05 | Nec Engineering Ltd | バイポーラ/ユニポーラ変換回路 |
JP2012178774A (ja) * | 2011-02-28 | 2012-09-13 | Nec Engineering Ltd | バイポーラ/ユニポーラ変換回路 |
-
1994
- 1994-11-11 JP JP6276891A patent/JP3069830B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2006270278A (ja) * | 2005-03-23 | 2006-10-05 | Nec Engineering Ltd | バイポーラ/ユニポーラ変換回路 |
JP2012178774A (ja) * | 2011-02-28 | 2012-09-13 | Nec Engineering Ltd | バイポーラ/ユニポーラ変換回路 |
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JP3069830B2 (ja) | 2000-07-24 |
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