JPH0793043A - 過電流制限回路 - Google Patents
過電流制限回路Info
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- JPH0793043A JPH0793043A JP23600993A JP23600993A JPH0793043A JP H0793043 A JPH0793043 A JP H0793043A JP 23600993 A JP23600993 A JP 23600993A JP 23600993 A JP23600993 A JP 23600993A JP H0793043 A JPH0793043 A JP H0793043A
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Abstract
(57)【要約】
【目的】 温度非依存性過電流制限回路を提供する。
【構成】 電源及び出力端子Vcc、Vo間にドレインD
aとソースSaを挿入した出力用電界効果トランジスタ
Taと、出力端子と電源間の電圧に応動して作動するス
イッチング素子Tbと温度非依存性定電圧部Aとを直列
接続して出力用電界効果トランジスタTaのゲートGa
・ソースSa間に挿入してなる過電流制限部1と を具備
する。
aとソースSaを挿入した出力用電界効果トランジスタ
Taと、出力端子と電源間の電圧に応動して作動するス
イッチング素子Tbと温度非依存性定電圧部Aとを直列
接続して出力用電界効果トランジスタTaのゲートGa
・ソースSa間に挿入してなる過電流制限部1と を具備
する。
Description
【0001】
【産業上の利用分野】本発明は、出力過電流を制限して
出力用電界効果トランジスタを保護する過電流制限回路
に関するものである。
出力用電界効果トランジスタを保護する過電流制限回路
に関するものである。
【0002】
【従来の技術】MOSIC出力回路は、出力過電流を制
限して出力用電界効果トランジスタを保護する過電流制
限回路を内蔵しており、その一例を図3を参照して次に
説明する。図において(Vcc)は電源端子、(Vo)は
出力端子、(Ta)は出力用MOS型第1電界効果トラ
ンジスタ(以下、第1FETと称す。)、(Tb)は過
電流制限用スイッチング素子、例えばMOS型第2電界
効果トランジスタ(以下、第2FETと称す。)、(J
a)〜(Jd)は過電流制限用ダイオード群である。上
記第1FET(Ta)はドレイン(Da)とソース(S
a)を電源及び出力各端子(Vcc)(Vo)間に挿入し
てなり、出力端子(Vo)に負荷(B)を接続する。第
2FET(Tb)は、ゲート(Gb)を電源端子(Vc
c)に接続してドレイン(Db)を第1FET(Ta)
のゲート(Ga)に接続し、ソース(Sb)をダイオー
ド群(Ja)〜(Jd)を介して出力端子(Vo)に接
続する。ダイオード群(Ja)〜(Jd)は第2FET
(Tb)と出力端子(Vo)間に順方向に直列接続して
なり、第2FET(Tb)とで過電流制限部を形成す
る。
限して出力用電界効果トランジスタを保護する過電流制
限回路を内蔵しており、その一例を図3を参照して次に
説明する。図において(Vcc)は電源端子、(Vo)は
出力端子、(Ta)は出力用MOS型第1電界効果トラ
ンジスタ(以下、第1FETと称す。)、(Tb)は過
電流制限用スイッチング素子、例えばMOS型第2電界
効果トランジスタ(以下、第2FETと称す。)、(J
a)〜(Jd)は過電流制限用ダイオード群である。上
記第1FET(Ta)はドレイン(Da)とソース(S
a)を電源及び出力各端子(Vcc)(Vo)間に挿入し
てなり、出力端子(Vo)に負荷(B)を接続する。第
2FET(Tb)は、ゲート(Gb)を電源端子(Vc
c)に接続してドレイン(Db)を第1FET(Ta)
のゲート(Ga)に接続し、ソース(Sb)をダイオー
ド群(Ja)〜(Jd)を介して出力端子(Vo)に接
続する。ダイオード群(Ja)〜(Jd)は第2FET
(Tb)と出力端子(Vo)間に順方向に直列接続して
なり、第2FET(Tb)とで過電流制限部を形成す
る。
【0003】上記構成において第1FET(Ta)のゲ
ート電圧を電源電位以上に立ち上げて印加すると、第1
FET(Ta)が導通してドレイン・ソース間に電流が
流れる。そこで、第1FET(Ta)に過大な電流が流
れると、第1FET(Ta)の導通抵抗分に応じて過大
な電圧降下が出力端子(Vo)に生じ、第1FET(T
a)のソース電圧(出力電圧)が低下する。そうする
と、第2FET(Tb)のソース電圧も低下してそのゲ
ート・ソース間電圧が大きくなって第2FET(Tb)
が導通する。そこで、ダイオード群(Ja)〜(Jd)
の順方向電圧(Vf)により第1FET(Ta)のゲー
ト電圧をクランプして引き下げ、第1FET(Ta)の
出力過電流を制限する。
ート電圧を電源電位以上に立ち上げて印加すると、第1
FET(Ta)が導通してドレイン・ソース間に電流が
流れる。そこで、第1FET(Ta)に過大な電流が流
れると、第1FET(Ta)の導通抵抗分に応じて過大
な電圧降下が出力端子(Vo)に生じ、第1FET(T
a)のソース電圧(出力電圧)が低下する。そうする
と、第2FET(Tb)のソース電圧も低下してそのゲ
ート・ソース間電圧が大きくなって第2FET(Tb)
が導通する。そこで、ダイオード群(Ja)〜(Jd)
の順方向電圧(Vf)により第1FET(Ta)のゲー
ト電圧をクランプして引き下げ、第1FET(Ta)の
出力過電流を制限する。
【0004】
【発明が解決しようとする課題】解決しようとする課題
は、ダイオード群(Ja)〜(Jd)の順方向電圧(V
f)が温度依存性を持つため、温度変化により出力過電
流の制限値に変動が生じる点で、特に温度が下がると、
上記順方向電圧(Vf)が大きくなって出力電流の制限
値が大きくなるため、低温で第1FET(Ta)が破壊
に至るという不具合が生じる。
は、ダイオード群(Ja)〜(Jd)の順方向電圧(V
f)が温度依存性を持つため、温度変化により出力過電
流の制限値に変動が生じる点で、特に温度が下がると、
上記順方向電圧(Vf)が大きくなって出力電流の制限
値が大きくなるため、低温で第1FET(Ta)が破壊
に至るという不具合が生じる。
【0005】
【課題を解決するための手段】本発明は、電源及び出力
端子間にドレインとソースを接続した出力用電界効果ト
ランジスタと、出力端子と電源間の電圧に応動して作動
するスイッチング素子と温度非依存性定電圧部とを直列
接続して上記出力用電界効果トランジスタのゲート・ソ
ース間に挿入してなる過電流制限部とを具備する。
端子間にドレインとソースを接続した出力用電界効果ト
ランジスタと、出力端子と電源間の電圧に応動して作動
するスイッチング素子と温度非依存性定電圧部とを直列
接続して上記出力用電界効果トランジスタのゲート・ソ
ース間に挿入してなる過電流制限部とを具備する。
【0006】
【作用】上記技術的手段によれば、温度非依存性定電圧
部により出力用FETのゲート電圧をクランプし、温度
変化によらず出力過電流を安定に制限して保持する。
部により出力用FETのゲート電圧をクランプし、温度
変化によらず出力過電流を安定に制限して保持する。
【0007】
【実施例】本発明に係る過電流制限回路の実施例を図1
及び図2を参照して以下に説明する。図3に示す部分と
同一部分には同一参照符号を付してその説明を省略す
る。相違する点は、出力電圧クランプ用として従来の温
度依存性ダイオード群(Ja)〜(Jd)に代えて温度
非依存性定電圧部(A)を用いたことで、それをスィッ
チング素子としての第2FET(Tb)に直列接続して
第1FET(Ta)のゲート・ソース間に挿入し、図1
(a)に示す過電流制限部(1)を形成する。上記第2
FET(Tb)はゲート(Gb)を電源端子(Vcc)に
接続すると共に、ドレイン(Db)を温度非依存性定電
圧部(A)を介して出力用第1FET(Ta)のゲート
(Ga)に接続し、且つ、ソース(Sb)を出力端子
(Vo)に接続する。上記定電圧部(A)は、第1FE
T(Ta)のゲート(Ga)及び第2FET(Tb)の
ドレイン(Db)にそれぞれ接続した上及び下位各電圧
端子(Vp)(Vq)と、エミッタ面積の大きいNPN
型第1トランジスタ(Qa)とエミッタ面積の小さい第
2トランジスタ(Qb)とをミラー接続し、各コレクタ
を第1、第2抵抗(Ra)(Rb)を介して共通にゲー
ト(Ga)に接続して下位電圧端子(Vq)に、第1ト
ランジスタ(Qa)のエミッタを直接、且つ、第2トラ
ンジスタ(Qb)のエミッタを第3抵抗(Rc)を介し
て接続したカレントミラー回路(CM)と、コレクタと
エミッタを第4、第5抵抗(Rd)(Re)を介してそ
れぞれベースに接続し、コレクタを第2トランジスタ
(Qb)のコレクタに接続した第3トランジスタダイオ
ード(Qc)と、上位電圧端子(Vp)にコレクタを接
続してベースを第3トランジスタダイオード(Qc)の
エミッタに接続し、エミッタを下位電圧端子(Vq)に
接続した第4トランジスタ(Qd)とを具備する。
及び図2を参照して以下に説明する。図3に示す部分と
同一部分には同一参照符号を付してその説明を省略す
る。相違する点は、出力電圧クランプ用として従来の温
度依存性ダイオード群(Ja)〜(Jd)に代えて温度
非依存性定電圧部(A)を用いたことで、それをスィッ
チング素子としての第2FET(Tb)に直列接続して
第1FET(Ta)のゲート・ソース間に挿入し、図1
(a)に示す過電流制限部(1)を形成する。上記第2
FET(Tb)はゲート(Gb)を電源端子(Vcc)に
接続すると共に、ドレイン(Db)を温度非依存性定電
圧部(A)を介して出力用第1FET(Ta)のゲート
(Ga)に接続し、且つ、ソース(Sb)を出力端子
(Vo)に接続する。上記定電圧部(A)は、第1FE
T(Ta)のゲート(Ga)及び第2FET(Tb)の
ドレイン(Db)にそれぞれ接続した上及び下位各電圧
端子(Vp)(Vq)と、エミッタ面積の大きいNPN
型第1トランジスタ(Qa)とエミッタ面積の小さい第
2トランジスタ(Qb)とをミラー接続し、各コレクタ
を第1、第2抵抗(Ra)(Rb)を介して共通にゲー
ト(Ga)に接続して下位電圧端子(Vq)に、第1ト
ランジスタ(Qa)のエミッタを直接、且つ、第2トラ
ンジスタ(Qb)のエミッタを第3抵抗(Rc)を介し
て接続したカレントミラー回路(CM)と、コレクタと
エミッタを第4、第5抵抗(Rd)(Re)を介してそ
れぞれベースに接続し、コレクタを第2トランジスタ
(Qb)のコレクタに接続した第3トランジスタダイオ
ード(Qc)と、上位電圧端子(Vp)にコレクタを接
続してベースを第3トランジスタダイオード(Qc)の
エミッタに接続し、エミッタを下位電圧端子(Vq)に
接続した第4トランジスタ(Qd)とを具備する。
【0008】上記定電圧部(A)において、第1、第2
トランジスタ(Qa)(Qb)についてコレクタ電流を
(Ia)(Ib)、エミッタ面積比を(Wa:Wb=
1:5)、ベース・エミッタ間電圧を(Va)(V
b)、飽和電流を(Isa)(Isb)とし、ベース電
流はコレクタ電流に対して無視出来るとすると、 Va=(kT/q)ln(Ia/Isa) Vb=(kT/q)ln(Ib/Isb) Isa:Isb=1:5 Ia≒Ib Ib=(1/Rc)(Va−Vb) が成り立つ。次
に、抵抗(Rb)の電圧降下を(Vr)とすると、 Vr=Ib・Rb=(1/Rc)(Va−Vb)・Rb =(kT/q)・ln{(Ia/Ib)(Isb/Is
a)}・(Rb/Rc)=(kT/q)・ln5・(R
b/Rc) となる。
トランジスタ(Qa)(Qb)についてコレクタ電流を
(Ia)(Ib)、エミッタ面積比を(Wa:Wb=
1:5)、ベース・エミッタ間電圧を(Va)(V
b)、飽和電流を(Isa)(Isb)とし、ベース電
流はコレクタ電流に対して無視出来るとすると、 Va=(kT/q)ln(Ia/Isa) Vb=(kT/q)ln(Ib/Isb) Isa:Isb=1:5 Ia≒Ib Ib=(1/Rc)(Va−Vb) が成り立つ。次
に、抵抗(Rb)の電圧降下を(Vr)とすると、 Vr=Ib・Rb=(1/Rc)(Va−Vb)・Rb =(kT/q)・ln{(Ia/Ib)(Isb/Is
a)}・(Rb/Rc)=(kT/q)・ln5・(R
b/Rc) となる。
【0009】そこで、第1FET(Ta)のゲート・ソ
ース間クランプ電圧を(Vcp)、第3、4トランジス
タ(Qc)(Qd)の各ベース・エミッタ間電圧をそれ
ぞれ(Vbc)(Vbd)とすると、 Vcp=Vr+(1/Re)(Rd+Re)・Vbc+
Vbd (但し、Vbc、Vbdは共に約0.6Vに等しく設定
する。)となる。
ース間クランプ電圧を(Vcp)、第3、4トランジス
タ(Qc)(Qd)の各ベース・エミッタ間電圧をそれ
ぞれ(Vbc)(Vbd)とすると、 Vcp=Vr+(1/Re)(Rd+Re)・Vbc+
Vbd (但し、Vbc、Vbdは共に約0.6Vに等しく設定
する。)となる。
【0010】そこで、Vcpを温度について微分する
と、 (∂Vcp/∂T)=(k/q)・ln5・(Rb/R
c)−{(1/Re)(Rd+Re)+1}・(∂Vb
d/∂T)となる。ここで、(∂Vbd/∂T)は既知
であるため、抵抗(Rd)(Re)を選択した後、更に
抵抗(Rb)(Rc)を選択的に設定すると、Vcpの
温度勾配を排除して温度に無関係に一定に保持出来る。
或いは、意図的に温度勾配を設けることも出来る。
と、 (∂Vcp/∂T)=(k/q)・ln5・(Rb/R
c)−{(1/Re)(Rd+Re)+1}・(∂Vb
d/∂T)となる。ここで、(∂Vbd/∂T)は既知
であるため、抵抗(Rd)(Re)を選択した後、更に
抵抗(Rb)(Rc)を選択的に設定すると、Vcpの
温度勾配を排除して温度に無関係に一定に保持出来る。
或いは、意図的に温度勾配を設けることも出来る。
【0011】上記実施例の構成に基づく本発明の動作は
従来と同じで第1FET(Ta)に過電流が流れると、
第2FET(Tb)のソース電圧が低下して導通し、定
電圧部(A)により出力電圧をクランプして出力電流を
一定の制限値に保持する。
従来と同じで第1FET(Ta)に過電流が流れると、
第2FET(Tb)のソース電圧が低下して導通し、定
電圧部(A)により出力電圧をクランプして出力電流を
一定の制限値に保持する。
【0012】次に、図1(b)に示すように、上記定電
圧部(A)の下位電圧端子(Vq)を第1FET(T
a)のソース(Sa)に直接、接続し、ゲート(Ga)
に上位電圧端子(Vp)を第2FET(Tb)を介して
接続して過電流制限部(2)を形成しても良い。この場
合、第1FET(Ta)のソース電圧が定電圧分も含め
て降下した時点で第2FET(b)が導通するため、図
1(a)に示す実施例に対して若干、遅れて作動する。
圧部(A)の下位電圧端子(Vq)を第1FET(T
a)のソース(Sa)に直接、接続し、ゲート(Ga)
に上位電圧端子(Vp)を第2FET(Tb)を介して
接続して過電流制限部(2)を形成しても良い。この場
合、第1FET(Ta)のソース電圧が定電圧分も含め
て降下した時点で第2FET(b)が導通するため、図
1(a)に示す実施例に対して若干、遅れて作動する。
【0013】又、図2(a)(b)に示すように、定電
圧部(A)としてツェナー電圧が5V以下のツェナーダ
イオード(Za)(Zb)からなる温度非依存性定電圧
素子を用いても良く、それぞれ動作は同じである。
圧部(A)としてツェナー電圧が5V以下のツェナーダ
イオード(Za)(Zb)からなる温度非依存性定電圧
素子を用いても良く、それぞれ動作は同じである。
【0014】
【発明の効果】本発明によれば、MOSIC出力回路に
おける出力用電界効果トランジスタの過電流を制限して
保護する回路において、温度非依存性定電圧部により出
力ゲート電圧をクランプしたから、出力電流を制限して
温度によらず一定値に保持出来、特に低温部で素子の破
壊を防止出来る。
おける出力用電界効果トランジスタの過電流を制限して
保護する回路において、温度非依存性定電圧部により出
力ゲート電圧をクランプしたから、出力電流を制限して
温度によらず一定値に保持出来、特に低温部で素子の破
壊を防止出来る。
【図1】(a)は本発明に係る過電流制限回路の実施例
を示す回路図である。(b)は本発明に係る過電流制限
回路の他の実施例を示す回路図である。
を示す回路図である。(b)は本発明に係る過電流制限
回路の他の実施例を示す回路図である。
【図2】(a)は本発明に係る過電流制限回路の他の実
施例を示す回路図である。(b)は本発明に係る過電流
制限回路の他の実施例を示す回路図である。
施例を示す回路図である。(b)は本発明に係る過電流
制限回路の他の実施例を示す回路図である。
【図3】従来の過電流制限回路の一例を示す回路図であ
る。
る。
1 過電流制限部 Vcc 電源端子 Vo 出力端子 Ta 出力用電界効果トランジスタ Tb スイッチング素子 A 定電圧部
Claims (4)
- 【請求項1】 電源及び出力端子間にドレインとソース
を接続した出力用電界効果トランジスタと、出力端子と
電源間の電圧に応動して作動するスイッチング素子と温
度非依存性定電圧部とを直列接続して上記出力用電界効
果トランジスタのゲート・ソース間に挿入してなる過電
流制限部とを具備したことを特徴とする過電流制限回
路。 - 【請求項2】 スイッチング素子は電界効果トランジス
タであることを特徴とする請求項1記載の過電流制限回
路。 - 【請求項3】 温度非依存性定電圧部は、出力用電界効
果トランジスタのゲート又はソースにそれぞれ直接、又
はスイッチング素子を介して接続した上位及び下位電圧
端子と、エミッタ面積のより小さい第1トランジスタと
エミッタ面積のより大きい第2トランジスタとをミラー
接続し、その各コレクタを第1、第2抵抗を介して共通
に上位電圧端子に接続すると共に、下位電圧端子に、第
1トランジスタのエミッタを直接、且つ、第2トランジ
スタのエミッタを第3抵抗を介してそれぞれ接続したカ
レントミラー回路と、コレクタとエミッタを第4、第5
抵抗を介してそれぞれベースに接続し、コレクタを第2
トランジスタのコレクタに接続した第3トランジスタダ
イオードと、上位電圧端子にコレクタを接続してベース
を第3トランジスタのエミッタに接続し、エミッタを下
位電圧端子に接続した第4トランジスタとを具備したこ
とを特徴とする請求項1又は2記載の過電流制限回路。 - 【請求項4】 温度非依存性定電圧部は温度非依存性定
電圧素子からなることを特徴とする請求項1又は2記載
の過電流制限回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23600993A JPH0793043A (ja) | 1993-09-22 | 1993-09-22 | 過電流制限回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23600993A JPH0793043A (ja) | 1993-09-22 | 1993-09-22 | 過電流制限回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0793043A true JPH0793043A (ja) | 1995-04-07 |
Family
ID=16994435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23600993A Withdrawn JPH0793043A (ja) | 1993-09-22 | 1993-09-22 | 過電流制限回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0793043A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007537539A (ja) * | 2004-05-12 | 2007-12-20 | フリースケール セミコンダクター インコーポレイテッド | 電圧調整実施回路 |
JP2015184983A (ja) * | 2014-03-25 | 2015-10-22 | セイコーインスツル株式会社 | ボルテージレギュレータ |
JP2016134084A (ja) * | 2015-01-21 | 2016-07-25 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
CN111034008A (zh) * | 2017-08-23 | 2020-04-17 | 利纳克有限公司 | 具有端部停止开关的线性致动器 |
CN111034008B (zh) * | 2017-08-23 | 2024-07-26 | 利纳克有限公司 | 具有端部停止开关的线性致动器 |
-
1993
- 1993-09-22 JP JP23600993A patent/JPH0793043A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007537539A (ja) * | 2004-05-12 | 2007-12-20 | フリースケール セミコンダクター インコーポレイテッド | 電圧調整実施回路 |
JP2015184983A (ja) * | 2014-03-25 | 2015-10-22 | セイコーインスツル株式会社 | ボルテージレギュレータ |
JP2016134084A (ja) * | 2015-01-21 | 2016-07-25 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
CN111034008A (zh) * | 2017-08-23 | 2020-04-17 | 利纳克有限公司 | 具有端部停止开关的线性致动器 |
JP2020532254A (ja) * | 2017-08-23 | 2020-11-05 | リナック エー/エス | エンドストップスイッチを備えたリニアアクチュエータ |
CN111034008B (zh) * | 2017-08-23 | 2024-07-26 | 利纳克有限公司 | 具有端部停止开关的线性致动器 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |