JPH0793043A - 過電流制限回路 - Google Patents
過電流制限回路Info
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- JPH0793043A JPH0793043A JP23600993A JP23600993A JPH0793043A JP H0793043 A JPH0793043 A JP H0793043A JP 23600993 A JP23600993 A JP 23600993A JP 23600993 A JP23600993 A JP 23600993A JP H0793043 A JPH0793043 A JP H0793043A
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Abstract
(57)【要約】
【目的】 温度非依存性過電流制限回路を提供する。
【構成】 電源及び出力端子Ｖcc、Ｖｏ間にドレインＤ
ａとソースＳａを挿入した出力用電界効果トランジスタ
Ｔａと、出力端子と電源間の電圧に応動して作動するス
イッチング素子Ｔｂと温度非依存性定電圧部Ａとを直列
接続して出力用電界効果トランジスタＴａのゲートＧａ
・ソースＳａ間に挿入してなる過電流制限部1と を具備
する。
ａとソースＳａを挿入した出力用電界効果トランジスタ
Ｔａと、出力端子と電源間の電圧に応動して作動するス
イッチング素子Ｔｂと温度非依存性定電圧部Ａとを直列
接続して出力用電界効果トランジスタＴａのゲートＧａ
・ソースＳａ間に挿入してなる過電流制限部1と を具備
する。
Description
【０００１】
【産業上の利用分野】本発明は、出力過電流を制限して
出力用電界効果トランジスタを保護する過電流制限回路
に関するものである。
出力用電界効果トランジスタを保護する過電流制限回路
に関するものである。
【０００２】
【従来の技術】ＭＯＳＩＣ出力回路は、出力過電流を制
限して出力用電界効果トランジスタを保護する過電流制
限回路を内蔵しており、その一例を図３を参照して次に
説明する。図において（Ｖcc）は電源端子、（Ｖｏ）は
出力端子、（Ｔａ）は出力用ＭＯＳ型第１電界効果トラ
ンジスタ（以下、第１ＦＥＴと称す。）、（Ｔｂ）は過
電流制限用スイッチング素子、例えばＭＯＳ型第２電界
効果トランジスタ（以下、第２ＦＥＴと称す。）、（Ｊ
ａ）〜（Ｊｄ）は過電流制限用ダイオード群である。上
記第１ＦＥＴ（Ｔａ）はドレイン（Ｄａ）とソース（Ｓ
ａ）を電源及び出力各端子（Ｖcc）（Ｖｏ）間に挿入し
てなり、出力端子（Ｖｏ）に負荷（Ｂ）を接続する。第
２ＦＥＴ（Ｔｂ）は、ゲート（Ｇｂ）を電源端子（Ｖc
c）に接続してドレイン（Ｄｂ）を第１ＦＥＴ（Ｔａ）
のゲート（Ｇａ）に接続し、ソース（Ｓｂ）をダイオー
ド群（Ｊａ）〜（Ｊｄ）を介して出力端子（Ｖｏ）に接
続する。ダイオード群（Ｊａ）〜（Ｊｄ）は第２ＦＥＴ
（Ｔｂ）と出力端子（Ｖｏ）間に順方向に直列接続して
なり、第２ＦＥＴ（Ｔｂ）とで過電流制限部を形成す
る。
限して出力用電界効果トランジスタを保護する過電流制
限回路を内蔵しており、その一例を図３を参照して次に
説明する。図において（Ｖcc）は電源端子、（Ｖｏ）は
出力端子、（Ｔａ）は出力用ＭＯＳ型第１電界効果トラ
ンジスタ（以下、第１ＦＥＴと称す。）、（Ｔｂ）は過
電流制限用スイッチング素子、例えばＭＯＳ型第２電界
効果トランジスタ（以下、第２ＦＥＴと称す。）、（Ｊ
ａ）〜（Ｊｄ）は過電流制限用ダイオード群である。上
記第１ＦＥＴ（Ｔａ）はドレイン（Ｄａ）とソース（Ｓ
ａ）を電源及び出力各端子（Ｖcc）（Ｖｏ）間に挿入し
てなり、出力端子（Ｖｏ）に負荷（Ｂ）を接続する。第
２ＦＥＴ（Ｔｂ）は、ゲート（Ｇｂ）を電源端子（Ｖc
c）に接続してドレイン（Ｄｂ）を第１ＦＥＴ（Ｔａ）
のゲート（Ｇａ）に接続し、ソース（Ｓｂ）をダイオー
ド群（Ｊａ）〜（Ｊｄ）を介して出力端子（Ｖｏ）に接
続する。ダイオード群（Ｊａ）〜（Ｊｄ）は第２ＦＥＴ
（Ｔｂ）と出力端子（Ｖｏ）間に順方向に直列接続して
なり、第２ＦＥＴ（Ｔｂ）とで過電流制限部を形成す
る。
【０００３】上記構成において第１ＦＥＴ（Ｔａ）のゲ
ート電圧を電源電位以上に立ち上げて印加すると、第１
ＦＥＴ（Ｔａ）が導通してドレイン・ソース間に電流が
流れる。そこで、第１ＦＥＴ（Ｔａ）に過大な電流が流
れると、第１ＦＥＴ（Ｔａ）の導通抵抗分に応じて過大
な電圧降下が出力端子（Ｖｏ）に生じ、第１ＦＥＴ（Ｔ
ａ）のソース電圧（出力電圧）が低下する。そうする
と、第２ＦＥＴ（Ｔｂ）のソース電圧も低下してそのゲ
ート・ソース間電圧が大きくなって第２ＦＥＴ（Ｔｂ）
が導通する。そこで、ダイオード群（Ｊａ）〜（Ｊｄ）
の順方向電圧（Ｖｆ）により第１ＦＥＴ（Ｔａ）のゲー
ト電圧をクランプして引き下げ、第１ＦＥＴ（Ｔａ）の
出力過電流を制限する。
ート電圧を電源電位以上に立ち上げて印加すると、第１
ＦＥＴ（Ｔａ）が導通してドレイン・ソース間に電流が
流れる。そこで、第１ＦＥＴ（Ｔａ）に過大な電流が流
れると、第１ＦＥＴ（Ｔａ）の導通抵抗分に応じて過大
な電圧降下が出力端子（Ｖｏ）に生じ、第１ＦＥＴ（Ｔ
ａ）のソース電圧（出力電圧）が低下する。そうする
と、第２ＦＥＴ（Ｔｂ）のソース電圧も低下してそのゲ
ート・ソース間電圧が大きくなって第２ＦＥＴ（Ｔｂ）
が導通する。そこで、ダイオード群（Ｊａ）〜（Ｊｄ）
の順方向電圧（Ｖｆ）により第１ＦＥＴ（Ｔａ）のゲー
ト電圧をクランプして引き下げ、第１ＦＥＴ（Ｔａ）の
出力過電流を制限する。
【０００４】
【発明が解決しようとする課題】解決しようとする課題
は、ダイオード群（Ｊａ）〜（Ｊｄ）の順方向電圧（Ｖ
ｆ）が温度依存性を持つため、温度変化により出力過電
流の制限値に変動が生じる点で、特に温度が下がると、
上記順方向電圧（Ｖｆ）が大きくなって出力電流の制限
値が大きくなるため、低温で第１ＦＥＴ（Ｔａ）が破壊
に至るという不具合が生じる。
は、ダイオード群（Ｊａ）〜（Ｊｄ）の順方向電圧（Ｖ
ｆ）が温度依存性を持つため、温度変化により出力過電
流の制限値に変動が生じる点で、特に温度が下がると、
上記順方向電圧（Ｖｆ）が大きくなって出力電流の制限
値が大きくなるため、低温で第１ＦＥＴ（Ｔａ）が破壊
に至るという不具合が生じる。
【０００５】
【課題を解決するための手段】本発明は、電源及び出力
端子間にドレインとソースを接続した出力用電界効果ト
ランジスタと、出力端子と電源間の電圧に応動して作動
するスイッチング素子と温度非依存性定電圧部とを直列
接続して上記出力用電界効果トランジスタのゲート・ソ
ース間に挿入してなる過電流制限部とを具備する。
端子間にドレインとソースを接続した出力用電界効果ト
ランジスタと、出力端子と電源間の電圧に応動して作動
するスイッチング素子と温度非依存性定電圧部とを直列
接続して上記出力用電界効果トランジスタのゲート・ソ
ース間に挿入してなる過電流制限部とを具備する。
【０００６】
【作用】上記技術的手段によれば、温度非依存性定電圧
部により出力用ＦＥＴのゲート電圧をクランプし、温度
変化によらず出力過電流を安定に制限して保持する。
部により出力用ＦＥＴのゲート電圧をクランプし、温度
変化によらず出力過電流を安定に制限して保持する。
【０００７】
【実施例】本発明に係る過電流制限回路の実施例を図１
及び図２を参照して以下に説明する。図３に示す部分と
同一部分には同一参照符号を付してその説明を省略す
る。相違する点は、出力電圧クランプ用として従来の温
度依存性ダイオード群（Ｊａ）〜（Ｊｄ）に代えて温度
非依存性定電圧部（Ａ）を用いたことで、それをスィッ
チング素子としての第２ＦＥＴ（Ｔｂ）に直列接続して
第１ＦＥＴ（Ｔａ）のゲート・ソース間に挿入し、図１
（ａ）に示す過電流制限部（１）を形成する。上記第２
ＦＥＴ（Ｔｂ）はゲート（Ｇｂ）を電源端子（Ｖcc）に
接続すると共に、ドレイン（Ｄｂ）を温度非依存性定電
圧部（Ａ）を介して出力用第１ＦＥＴ（Ｔａ）のゲート
（Ｇａ）に接続し、且つ、ソース（Ｓｂ）を出力端子
（Ｖｏ）に接続する。上記定電圧部（Ａ）は、第１ＦＥ
Ｔ（Ｔａ）のゲート（Ｇａ）及び第２ＦＥＴ（Ｔｂ）の
ドレイン（Ｄｂ）にそれぞれ接続した上及び下位各電圧
端子（Ｖｐ）（Ｖｑ）と、エミッタ面積の大きいＮＰＮ
型第１トランジスタ（Ｑａ）とエミッタ面積の小さい第
２トランジスタ（Ｑｂ）とをミラー接続し、各コレクタ
を第１、第２抵抗（Ｒａ）（Ｒｂ）を介して共通にゲー
ト（Ｇａ）に接続して下位電圧端子（Ｖｑ）に、第１ト
ランジスタ（Ｑａ）のエミッタを直接、且つ、第２トラ
ンジスタ（Ｑｂ）のエミッタを第３抵抗（Ｒｃ）を介し
て接続したカレントミラー回路（ＣＭ）と、コレクタと
エミッタを第４、第５抵抗（Ｒｄ）（Ｒｅ）を介してそ
れぞれベースに接続し、コレクタを第２トランジスタ
（Ｑｂ）のコレクタに接続した第３トランジスタダイオ
ード（Ｑｃ）と、上位電圧端子（Ｖｐ）にコレクタを接
続してベースを第３トランジスタダイオード（Ｑｃ）の
エミッタに接続し、エミッタを下位電圧端子（Ｖｑ）に
接続した第４トランジスタ（Ｑｄ）とを具備する。
及び図２を参照して以下に説明する。図３に示す部分と
同一部分には同一参照符号を付してその説明を省略す
る。相違する点は、出力電圧クランプ用として従来の温
度依存性ダイオード群（Ｊａ）〜（Ｊｄ）に代えて温度
非依存性定電圧部（Ａ）を用いたことで、それをスィッ
チング素子としての第２ＦＥＴ（Ｔｂ）に直列接続して
第１ＦＥＴ（Ｔａ）のゲート・ソース間に挿入し、図１
（ａ）に示す過電流制限部（１）を形成する。上記第２
ＦＥＴ（Ｔｂ）はゲート（Ｇｂ）を電源端子（Ｖcc）に
接続すると共に、ドレイン（Ｄｂ）を温度非依存性定電
圧部（Ａ）を介して出力用第１ＦＥＴ（Ｔａ）のゲート
（Ｇａ）に接続し、且つ、ソース（Ｓｂ）を出力端子
（Ｖｏ）に接続する。上記定電圧部（Ａ）は、第１ＦＥ
Ｔ（Ｔａ）のゲート（Ｇａ）及び第２ＦＥＴ（Ｔｂ）の
ドレイン（Ｄｂ）にそれぞれ接続した上及び下位各電圧
端子（Ｖｐ）（Ｖｑ）と、エミッタ面積の大きいＮＰＮ
型第１トランジスタ（Ｑａ）とエミッタ面積の小さい第
２トランジスタ（Ｑｂ）とをミラー接続し、各コレクタ
を第１、第２抵抗（Ｒａ）（Ｒｂ）を介して共通にゲー
ト（Ｇａ）に接続して下位電圧端子（Ｖｑ）に、第１ト
ランジスタ（Ｑａ）のエミッタを直接、且つ、第２トラ
ンジスタ（Ｑｂ）のエミッタを第３抵抗（Ｒｃ）を介し
て接続したカレントミラー回路（ＣＭ）と、コレクタと
エミッタを第４、第５抵抗（Ｒｄ）（Ｒｅ）を介してそ
れぞれベースに接続し、コレクタを第２トランジスタ
（Ｑｂ）のコレクタに接続した第３トランジスタダイオ
ード（Ｑｃ）と、上位電圧端子（Ｖｐ）にコレクタを接
続してベースを第３トランジスタダイオード（Ｑｃ）の
エミッタに接続し、エミッタを下位電圧端子（Ｖｑ）に
接続した第４トランジスタ（Ｑｄ）とを具備する。
【０００８】上記定電圧部（Ａ）において、第１、第２
トランジスタ（Ｑａ）（Ｑｂ）についてコレクタ電流を
（Ｉａ）（Ｉｂ）、エミッタ面積比を（Ｗａ：Ｗｂ＝
１：５）、ベース・エミッタ間電圧を（Ｖａ）（Ｖ
ｂ）、飽和電流を（Ｉｓａ）（Ｉｓｂ）とし、ベース電
流はコレクタ電流に対して無視出来るとすると、 Ｖａ＝（ｋＴ／ｑ）ｌｎ（Ｉａ／Ｉｓａ） Ｖｂ＝（ｋＴ／ｑ）ｌｎ（Ｉｂ／Ｉｓｂ） Ｉｓａ：Ｉｓｂ＝１：５ Ｉａ≒Ｉｂ Ｉｂ＝（１／Ｒｃ）（Ｖａ−Ｖｂ） が成り立つ。次
に、抵抗（Ｒｂ）の電圧降下を（Ｖｒ）とすると、 Ｖｒ＝Ｉｂ・Ｒｂ＝（１／Ｒｃ）（Ｖａ−Ｖｂ）・Ｒｂ ＝（ｋＴ／ｑ）・ｌｎ｛（Ｉａ／Ｉｂ）（Ｉｓｂ／Ｉｓ
ａ）｝・（Ｒｂ／Ｒｃ）＝（ｋＴ／ｑ）・ｌｎ５・（Ｒ
ｂ／Ｒｃ） となる。
トランジスタ（Ｑａ）（Ｑｂ）についてコレクタ電流を
（Ｉａ）（Ｉｂ）、エミッタ面積比を（Ｗａ：Ｗｂ＝
１：５）、ベース・エミッタ間電圧を（Ｖａ）（Ｖ
ｂ）、飽和電流を（Ｉｓａ）（Ｉｓｂ）とし、ベース電
流はコレクタ電流に対して無視出来るとすると、 Ｖａ＝（ｋＴ／ｑ）ｌｎ（Ｉａ／Ｉｓａ） Ｖｂ＝（ｋＴ／ｑ）ｌｎ（Ｉｂ／Ｉｓｂ） Ｉｓａ：Ｉｓｂ＝１：５ Ｉａ≒Ｉｂ Ｉｂ＝（１／Ｒｃ）（Ｖａ−Ｖｂ） が成り立つ。次
に、抵抗（Ｒｂ）の電圧降下を（Ｖｒ）とすると、 Ｖｒ＝Ｉｂ・Ｒｂ＝（１／Ｒｃ）（Ｖａ−Ｖｂ）・Ｒｂ ＝（ｋＴ／ｑ）・ｌｎ｛（Ｉａ／Ｉｂ）（Ｉｓｂ／Ｉｓ
ａ）｝・（Ｒｂ／Ｒｃ）＝（ｋＴ／ｑ）・ｌｎ５・（Ｒ
ｂ／Ｒｃ） となる。
【０００９】そこで、第１ＦＥＴ（Ｔａ）のゲート・ソ
ース間クランプ電圧を（Ｖｃｐ）、第３、４トランジス
タ（Ｑｃ）（Ｑｄ）の各ベース・エミッタ間電圧をそれ
ぞれ（Ｖｂｃ）（Ｖｂｄ）とすると、 Ｖｃｐ＝Ｖｒ＋（１／Ｒｅ）（Ｒｄ＋Ｒｅ）・Ｖｂｃ＋
Ｖｂｄ （但し、Ｖｂｃ、Ｖｂｄは共に約０．６Ｖに等しく設定
する。）となる。
ース間クランプ電圧を（Ｖｃｐ）、第３、４トランジス
タ（Ｑｃ）（Ｑｄ）の各ベース・エミッタ間電圧をそれ
ぞれ（Ｖｂｃ）（Ｖｂｄ）とすると、 Ｖｃｐ＝Ｖｒ＋（１／Ｒｅ）（Ｒｄ＋Ｒｅ）・Ｖｂｃ＋
Ｖｂｄ （但し、Ｖｂｃ、Ｖｂｄは共に約０．６Ｖに等しく設定
する。）となる。
【００１０】そこで、Ｖｃｐを温度について微分する
と、 （∂Ｖｃｐ／∂Ｔ）＝（ｋ／ｑ）・ｌｎ５・（Ｒｂ／Ｒ
ｃ）−｛（１／Ｒｅ）（Ｒｄ＋Ｒｅ）＋１｝・（∂Ｖｂ
ｄ／∂Ｔ）となる。ここで、（∂Ｖｂｄ／∂Ｔ）は既知
であるため、抵抗（Ｒｄ）（Ｒｅ）を選択した後、更に
抵抗（Ｒｂ）（Ｒｃ）を選択的に設定すると、Ｖｃｐの
温度勾配を排除して温度に無関係に一定に保持出来る。
或いは、意図的に温度勾配を設けることも出来る。
と、 （∂Ｖｃｐ／∂Ｔ）＝（ｋ／ｑ）・ｌｎ５・（Ｒｂ／Ｒ
ｃ）−｛（１／Ｒｅ）（Ｒｄ＋Ｒｅ）＋１｝・（∂Ｖｂ
ｄ／∂Ｔ）となる。ここで、（∂Ｖｂｄ／∂Ｔ）は既知
であるため、抵抗（Ｒｄ）（Ｒｅ）を選択した後、更に
抵抗（Ｒｂ）（Ｒｃ）を選択的に設定すると、Ｖｃｐの
温度勾配を排除して温度に無関係に一定に保持出来る。
或いは、意図的に温度勾配を設けることも出来る。
【００１１】上記実施例の構成に基づく本発明の動作は
従来と同じで第１ＦＥＴ（Ｔａ）に過電流が流れると、
第２ＦＥＴ（Ｔｂ）のソース電圧が低下して導通し、定
電圧部（Ａ）により出力電圧をクランプして出力電流を
一定の制限値に保持する。
従来と同じで第１ＦＥＴ（Ｔａ）に過電流が流れると、
第２ＦＥＴ（Ｔｂ）のソース電圧が低下して導通し、定
電圧部（Ａ）により出力電圧をクランプして出力電流を
一定の制限値に保持する。
【００１２】次に、図１（ｂ）に示すように、上記定電
圧部（Ａ）の下位電圧端子（Ｖｑ）を第１ＦＥＴ（Ｔ
ａ）のソース（Ｓａ）に直接、接続し、ゲート（Ｇａ）
に上位電圧端子（Ｖｐ）を第２ＦＥＴ（Ｔｂ）を介して
接続して過電流制限部（２）を形成しても良い。この場
合、第１ＦＥＴ（Ｔａ）のソース電圧が定電圧分も含め
て降下した時点で第２ＦＥＴ（ｂ）が導通するため、図
１（ａ）に示す実施例に対して若干、遅れて作動する。
圧部（Ａ）の下位電圧端子（Ｖｑ）を第１ＦＥＴ（Ｔ
ａ）のソース（Ｓａ）に直接、接続し、ゲート（Ｇａ）
に上位電圧端子（Ｖｐ）を第２ＦＥＴ（Ｔｂ）を介して
接続して過電流制限部（２）を形成しても良い。この場
合、第１ＦＥＴ（Ｔａ）のソース電圧が定電圧分も含め
て降下した時点で第２ＦＥＴ（ｂ）が導通するため、図
１（ａ）に示す実施例に対して若干、遅れて作動する。
【００１３】又、図２（ａ）（ｂ）に示すように、定電
圧部（Ａ）としてツェナー電圧が５Ｖ以下のツェナーダ
イオード（Ｚａ）（Ｚｂ）からなる温度非依存性定電圧
素子を用いても良く、それぞれ動作は同じである。
圧部（Ａ）としてツェナー電圧が５Ｖ以下のツェナーダ
イオード（Ｚａ）（Ｚｂ）からなる温度非依存性定電圧
素子を用いても良く、それぞれ動作は同じである。
【００１４】
【発明の効果】本発明によれば、ＭＯＳＩＣ出力回路に
おける出力用電界効果トランジスタの過電流を制限して
保護する回路において、温度非依存性定電圧部により出
力ゲート電圧をクランプしたから、出力電流を制限して
温度によらず一定値に保持出来、特に低温部で素子の破
壊を防止出来る。
おける出力用電界効果トランジスタの過電流を制限して
保護する回路において、温度非依存性定電圧部により出
力ゲート電圧をクランプしたから、出力電流を制限して
温度によらず一定値に保持出来、特に低温部で素子の破
壊を防止出来る。
【図１】（ａ）は本発明に係る過電流制限回路の実施例
を示す回路図である。（ｂ）は本発明に係る過電流制限
回路の他の実施例を示す回路図である。
を示す回路図である。（ｂ）は本発明に係る過電流制限
回路の他の実施例を示す回路図である。
【図２】（ａ）は本発明に係る過電流制限回路の他の実
施例を示す回路図である。（ｂ）は本発明に係る過電流
制限回路の他の実施例を示す回路図である。
施例を示す回路図である。（ｂ）は本発明に係る過電流
制限回路の他の実施例を示す回路図である。
【図３】従来の過電流制限回路の一例を示す回路図であ
る。
る。
１ 過電流制限部 Ｖcc 電源端子 Ｖｏ 出力端子 Ｔａ 出力用電界効果トランジスタ Ｔｂ スイッチング素子 Ａ 定電圧部
Claims (4)
- 【請求項１】 電源及び出力端子間にドレインとソース
を接続した出力用電界効果トランジスタと、出力端子と
電源間の電圧に応動して作動するスイッチング素子と温
度非依存性定電圧部とを直列接続して上記出力用電界効
果トランジスタのゲート・ソース間に挿入してなる過電
流制限部とを具備したことを特徴とする過電流制限回
路。 - 【請求項２】 スイッチング素子は電界効果トランジス
タであることを特徴とする請求項１記載の過電流制限回
路。 - 【請求項３】 温度非依存性定電圧部は、出力用電界効
果トランジスタのゲート又はソースにそれぞれ直接、又
はスイッチング素子を介して接続した上位及び下位電圧
端子と、エミッタ面積のより小さい第１トランジスタと
エミッタ面積のより大きい第２トランジスタとをミラー
接続し、その各コレクタを第１、第２抵抗を介して共通
に上位電圧端子に接続すると共に、下位電圧端子に、第
１トランジスタのエミッタを直接、且つ、第２トランジ
スタのエミッタを第３抵抗を介してそれぞれ接続したカ
レントミラー回路と、コレクタとエミッタを第４、第５
抵抗を介してそれぞれベースに接続し、コレクタを第２
トランジスタのコレクタに接続した第３トランジスタダ
イオードと、上位電圧端子にコレクタを接続してベース
を第３トランジスタのエミッタに接続し、エミッタを下
位電圧端子に接続した第４トランジスタとを具備したこ
とを特徴とする請求項１又は２記載の過電流制限回路。 - 【請求項４】 温度非依存性定電圧部は温度非依存性定
電圧素子からなることを特徴とする請求項１又は２記載
の過電流制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23600993A JPH0793043A (ja) | 1993-09-22 | 1993-09-22 | 過電流制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23600993A JPH0793043A (ja) | 1993-09-22 | 1993-09-22 | 過電流制限回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793043A true JPH0793043A (ja) | 1995-04-07 |
Family
ID=16994435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23600993A Withdrawn JPH0793043A (ja) | 1993-09-22 | 1993-09-22 | 過電流制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793043A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007537539A (ja) * | 2004-05-12 | 2007-12-20 | フリースケール セミコンダクター インコーポレイテッド | 電圧調整実施回路 |
| JP2015184983A (ja) * | 2014-03-25 | 2015-10-22 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP2016134084A (ja) * | 2015-01-21 | 2016-07-25 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
| CN111034008A (zh) * | 2017-08-23 | 2020-04-17 | 利纳克有限公司 | 具有端部停止开关的线性致动器 |
| CN111034008B (zh) * | 2017-08-23 | 2024-07-26 | 利纳克有限公司 | 具有端部停止开关的线性致动器 |
-
1993
- 1993-09-22 JP JP23600993A patent/JPH0793043A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007537539A (ja) * | 2004-05-12 | 2007-12-20 | フリースケール セミコンダクター インコーポレイテッド | 電圧調整実施回路 |
| JP2015184983A (ja) * | 2014-03-25 | 2015-10-22 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP2016134084A (ja) * | 2015-01-21 | 2016-07-25 | エスアイアイ・セミコンダクタ株式会社 | ボルテージレギュレータ |
| CN111034008A (zh) * | 2017-08-23 | 2020-04-17 | 利纳克有限公司 | 具有端部停止开关的线性致动器 |
| JP2020532254A (ja) * | 2017-08-23 | 2020-11-05 | リナック エー／エス | エンドストップスイッチを備えたリニアアクチュエータ |
| CN111034008B (zh) * | 2017-08-23 | 2024-07-26 | 利纳克有限公司 | 具有端部停止开关的线性致动器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |