JPH0787473A - Channel selection device - Google Patents

Abstract

PURPOSE:To simplify the circuit scale of the channel selection device provided corresponding to each subscriber even in the case of a repeater for a demand access system CATV or the like by adopting the configuration such that an address is given to each of plural PLL circuits and data of a channel request signal received by each PLL circuit are received through a common signal line. CONSTITUTION:A channel request signal from a subscriber is inputted to a channel request signal input terminal 22 and converted into a signal controlling changeover circuits 1-4 at a channel request signal decode circuit 21 and a signal controlling an oscillating frequency of variable local oscillators 13-16, and outputted respectively to conversion circuits 1-4 and PLL circuits 17-20, by which channel selection is implemented. Circuits controlling address designation and a frequency division ratio through a serial control bus are used for the PLL circuits 17-20 and an oscillation signal from a reference oscillator 23 is used in common by the four PLL circuits 17-20. The address as to the PLL circuit required for control is designated to send the data.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＣＡＴＶ局と加入者と
の中間に位置して、前記ＣＡＴＶ局からの多数チャネル
の信号の内、加入者の希望する特定チャネルの信号を加
入者に伝送、中継する、いわゆるデマンドアクセス方式
サービスを行う中継装置があるが、その中継装置の中
で、各加入者対応に設けられるチャネル選局装置に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is located between a CATV station and a subscriber and transmits a signal of a specific channel desired by the subscriber to the subscriber among signals of a large number of channels from the CATV station. There is a relay device that performs so-called demand access system service for relaying, and relates to a channel selection device provided for each subscriber in the relay device.

【０００２】[0002]

【従来の技術】近年、ＣＡＴＶでは自主放送等により多
チャネル化された、いわゆる都市型ＣＡＴＶ局が増加し
ている。これらのＣＡＴＶ局では多チャネル化と共に、
映像信号等の高品質化が望まれており、広帯域な信号に
対して伝送劣化の少ない光ファイバを、ＣＡＴＶ局から
の幹線系伝送路や、幹線系伝送路から分配した加入者系
伝送路に敷設し、信号を伝送する、いわゆる光ＣＡＴＶ
が増えている。2. Description of the Related Art In recent years, there is an increasing number of so-called urban type CATV stations in CATV, which are multi-channelized by independent broadcasting or the like. In these CATV stations, along with multi-channelization,
It is desired to improve the quality of video signals, etc., and optical fibers with less transmission deterioration for wideband signals are used in the main transmission line from CATV stations and the subscriber transmission line distributed from the main transmission line. So-called optical CATV for laying and transmitting signals
Is increasing.

【０００３】光ＣＡＴＶの一方式に、加入者からの選局
情報に応じて、ＣＡＴＶ局から送られてくる信号の中か
ら希望する数チャネル（１加入者当たり数台の受信機が
あるものと想定）を加入者に伝送する中継装置を用いる
デマンドアクセス方式があり、この一例が特開平４ー３
８０８７号公報や「デマンドアクセス方式によるＦＭ多
重ハイビジョン光ＣＡＴＶシステム」（１９８９年電子
情報通信学会技術研究報告、ＯＱＥ８９−９２）や「光
ＣＡＴＶハブ用小型チャンネル選択装置の開発」（１９
９２年電子情報通信学会春季大会、講演番号Ｂ−１０３
７）等に記載されている。In one optical CATV system, a desired number of channels (several receivers per subscriber are included in a signal transmitted from a CATV station according to channel selection information from the subscriber. There is a demand access method using a relay device for transmitting (assuming) to the subscriber, and an example of this is the Japanese Patent Laid-Open No. 4-3.
No. 8087, "FM multiplex high-definition optical CATV system by demand access method" (1989 Technical Research Report of the Institute of Electronics, Information and Communication Engineers, OQE89-92) and "Development of compact channel selector for optical CATV hub" (19
1992 IEICE Spring Conference, Lecture No. B-103
7) etc.

【０００４】この方式では、中継装置に入力する４０乃
至８０チャネルの自主放送信号を中継装置内の共通部と
呼ばれる部分で、２乃至４の２０チャネルづつの帯域に
分割し、その各々を、分配する加入者数分に並列的に分
配し、各加入者用に設けられた個別対応部と呼ばれる部
分で、加入者（１加入者当たり４台の受信機を有するも
のと想定）の希望に応じて選局を行い、４台の受信機に
対応した４チャネルのみ出力する。この４チャネルはそ
れぞれ独立に選局されるため、独立な４系統の選局回路
が必要となる。In this system, a self-broadcast signal of 40 to 80 channels input to the relay device is divided into bands of 2 to 4 channels in a portion called a common part in the relay device, and each of them is distributed. It is distributed in parallel to the number of subscribers to be used, and it is a part called an individual correspondence section provided for each subscriber, and responds to the wishes of the subscriber (assuming that each subscriber has four receivers). Channel selection is performed to output only 4 channels corresponding to 4 receivers. Since these four channels are selected independently, four independent channel selection circuits are required.

【０００５】この個別対応部の従来の選局回路部の構成
を図７に示す。同図において、１、２、３、４は、それ
ぞれ、上記２０チャネルづつの帯域に分割された２乃至
４の入力のうち、希望チャネルを含む帯域を、選択的に
通過させる切換回路である。５、６、７、８はそれぞれ
周波数変換器、９、１０、１１、１２はそれぞれ帯域通
過フィルタ、１３、１４、１５、１６はそれぞれ可変局
部発振器、である。FIG. 7 shows the configuration of a conventional tuning circuit section of this individual correspondence section. In the figure, reference numerals 1, 2, 3, and 4 denote switching circuits for selectively passing a band including a desired channel among 2 to 4 inputs divided into bands of 20 channels each. 5, 6, 7, and 8 are frequency converters, 9, 10, 11, and 12 are bandpass filters, and 13, 14, 15, and 16 are variable local oscillators, respectively.

【０００６】そのほか、２１は選局のリクエスト信号を
加入者側から受信したときこれを選局制御信号に変換
（デコード）する回路、２２は選局のリクエスト信号入
力端子、４９、５０、５１、５２はそれぞれ可変局部発
振器１３、１４、１５、１６の発振周波数を対応的に制
御するＰＬＬ回路（フェーズロックドループ、位相同期
回路）である。In addition, 21 is a circuit for converting (decoding) a channel selection request signal into a channel selection control signal when it is received from the subscriber side, 22 is a channel selection request signal input terminal, 49, 50, 51, Reference numeral 52 is a PLL circuit (phase-locked loop, phase-locked circuit) that controls the oscillation frequencies of the variable local oscillators 13, 14, 15, and 16 respectively.

【０００７】各加入者用に設けられた個別対応部には、
上記２０チャネルづつの帯域に分割された２乃至４の信
号群が入力され、それらの信号群を４分配し、切換回路
１、２、３、４にそれぞれ入力される。切換回路１、
２、３、４では、それらの入力信号群の内、希望チャネ
ルが含まれる帯域が選択され、周波数変換器５、６、
７、８と可変局部発振器１３、１４、１５、１６の局部
発振信号により、希望チャネルがＢＳ−１ｃｈ，５ｃ
ｈ，９ｃｈ，１３ｃｈに変換され、帯域通過フィルタ
９、１０、１１、１２で選択的に通過させる。変換し選
択された希望チャネルの信号は、この後、それぞれ図示
せざるＡＧＣアンプでレベル調整を受けた後、４合成器
で合成され、電気／光（Ｅ／Ｏ）変換器で光信号に変換
された後加入者に伝送される。The individual correspondence section provided for each subscriber is
The signal groups of 2 to 4 divided into the bands of the above 20 channels are input, and these signal groups are divided into 4 and input to the switching circuits 1, 2, 3, and 4, respectively. Switching circuit 1,
In 2, 3, and 4, the band including the desired channel is selected from the input signal group, and the frequency converters 5, 6 and
The desired channel is BS-1ch, 5c depending on the local oscillation signals of 7, 8 and the variable local oscillators 13, 14, 15, 16.
It is converted into h, 9ch, and 13ch, and is selectively passed by the band pass filters 9, 10, 11, and 12. The signals of the desired channels that have been converted and selected are then subjected to level adjustment by an AGC amplifier (not shown), combined by four combiners, and converted into optical signals by an electric / optical (E / O) converter. And then transmitted to the subscriber.

【０００８】また、加入者（１加入者当たり４台の受信
機を有するものと想定）からのチャネルリクエスト信号
は、加入者から光信号で個別対応部まで伝送され光／電
気（Ｏ／Ｅ）変換器を通過してチャネルリクエスト信号
入力端子２２に入力され、チャネルリクエスト信号デコ
ード回路２１で、切換回路１、２、３、４を制御する信
号（希望チャネルを含む帯域を選択制御する信号）と可
変局部発振器１３、１４、１５、１６の発振周波数を制
御する信号と、に変換し、切換回路１、２、３、４及び
ＰＬＬ回路４９、５０、５１、５２に出力し、上述した
選局を行う。Further, a channel request signal from a subscriber (assuming that one subscriber has four receivers) is transmitted from the subscriber as an optical signal to an individual corresponding unit, and an optical / electrical (O / E) signal is transmitted. A signal that passes through the converter and is input to the channel request signal input terminal 22 and that controls the switching circuits 1, 2, 3, and 4 in the channel request signal decoding circuit 21 (a signal that selectively controls a band including a desired channel). The signals for controlling the oscillation frequencies of the variable local oscillators 13, 14, 15, 16 are converted into signals for output to the switching circuits 1, 2, 3, 4 and the PLL circuits 49, 50, 51, 52 for selection. I do.

【０００９】ここで、一般的なＰＬＬ回路の構成例を図
８に示す。同図において、５３は発振周波数を制御され
る可変局部発振器、５４、５８はそれぞれ入力信号の周
波数を低減させる固定分周比を有する分周器、５５は制
御可能な可変分周比を有する分周器、５６は選局チャネ
ル周波数に応じて可変分周器５５の分周比を制御する制
御回路、５７は２つの入力信号の位相差を検知し、その
誤差分を出力する位相比較器、５９は基準発振器、６０
は位相比較器５７の出力に応じて可変局部発振器５３の
同調電圧を生成するチャージポンプ回路、６１は低域通
過フィルタである。FIG. 8 shows an example of the configuration of a general PLL circuit. In the figure, 53 is a variable local oscillator whose oscillation frequency is controlled, 54 and 58 are frequency dividers each having a fixed frequency division ratio for reducing the frequency of an input signal, and 55 is a frequency divider having a controllable variable frequency division ratio. A frequency divider, 56 is a control circuit that controls the frequency division ratio of the variable frequency divider 55 according to the channel selection frequency, 57 is a phase comparator that detects the phase difference between the two input signals and outputs the error component, 59 is a reference oscillator, 60
Is a charge pump circuit that generates the tuning voltage of the variable local oscillator 53 according to the output of the phase comparator 57, and 61 is a low-pass filter.

【００１０】可変局部発振器５３の発振信号を、固定分
周器５４と選局チャネル周波数に応じて分周比を制御さ
れた可変分周器５５で分周した信号と、一方、水晶発振
子等を用いた基準発振器５９の発振信号を、固定分周器
５８で分周した信号を、位相比較器５７に入力し、その
誤差分から同調電圧をチャージポンプ回路６０で生成
し、低域通過フィルタ６１を通して可変局部発振器５３
の発振周波数を制御する。The oscillation signal of the variable local oscillator 53 is divided by the fixed frequency divider 54 and the variable frequency divider 55 whose frequency division ratio is controlled according to the selected channel frequency. On the other hand, a crystal oscillator, etc. A signal obtained by dividing the oscillation signal of the reference oscillator 59 using the fixed frequency divider 58 by the fixed frequency divider 58 is input to the phase comparator 57, a tuning voltage is generated by the charge pump circuit 60 from the error, and the low pass filter 61 Through the variable local oscillator 53
Control the oscillation frequency of.

【００１１】ここで制御回路５６から可変分周器５５の
分周比を制御する方法として、一般的にパラレル（３線
式）制御が用いられる。３線式はクロック信号、データ
信号、イネーブル（書き込み可能）信号を供給し、イネ
ーブル信号の期間にクロック信号に同期して分周比等を
設定するデータを書き込み制御を行う方式である。これ
らのＰＬＬ回路は集積回路化され、例えば、ＭＢ１５１
１（富士通）、ＴＤ６３５９（東芝）等の品名で市販さ
れている。As a method for controlling the frequency division ratio of the variable frequency divider 55 from the control circuit 56, generally parallel (3-wire type) control is used. The 3-wire system is a system in which a clock signal, a data signal, and an enable (writable) signal are supplied, and write control of data for setting a frequency division ratio and the like is performed in synchronization with the clock signal during the period of the enable signal. These PLL circuits are integrated into a circuit, for example, MB151.
1 (Fujitsu), TD6359 (Toshiba), etc. are commercially available.

【００１２】[0012]

【発明が解決しようとする課題】上記従来技術では、上
記４系統の選局回路（１加入者当たり４台の受信機をも
つことを想定）において、４つの３線式ＰＬＬ回路を用
いるため、制御線の配線領域及びそれぞれのクロストー
クを低減させる領域が必要になることや、各ＰＬＬ回路
に水晶発振子等を用いた基準発振器の実装領域が必要に
なるなど、回路規模や実装面積の低減に関しては考慮さ
れていなかった。また、デコード回路も、４つのＰＬＬ
回路に応じて４組の３出力端子と、それに応じた出力バ
ッファ回路等が必要になり、回路規模の低減には適して
いなかった。In the above-mentioned prior art, since four 3-wire type PLL circuits are used in the above-mentioned four-system tuning circuits (assuming that one subscriber has four receivers), Reduction in circuit scale and mounting area, such as the need for a wiring area for control lines and an area for reducing crosstalk, and a mounting area for a reference oscillator using a crystal oscillator in each PLL circuit. Was not considered. In addition, the decoding circuit also has four PLLs.
Four sets of three output terminals and output buffer circuits corresponding thereto are required depending on the circuit, which is not suitable for reducing the circuit scale.

【００１３】本発明の目的は、ＣＡＴＶ等の中継装置に
あって、多チャネルの入力信号から特定のチャネルを選
択するチャネル選局装置として、所要の回路規模が小さ
くて済むチャネル選局装置を提供することにある。An object of the present invention is to provide a channel tuning device which is a relay device such as a CATV and which requires a small circuit scale as a channel tuning device for selecting a specific channel from multi-channel input signals. To do.

【００１４】[0014]

【課題を解決するための手段】上記した目的を達成する
ため、本発明では、上記チャネル選局装置として、１加
入者当たり有すると想定される複数台（具体的には４
台）の受信機に対応した４個のＰＬＬ回路にアドレスを
付与しておいて、これを指定できるシリアル制御を使用
し、ＰＬＬ回路に入力されるチャネルリクエスト信号の
デ−タを、共通の信号ライン（バス）から供給する構成
を用いた。また、ＰＬＬ回路に必要な基準発振器を、複
数（具体的には４個）のＰＬＬ回路で共用する構成を用
いた。In order to achieve the above-mentioned object, in the present invention, a plurality of units (specifically, four units) are assumed to be provided per subscriber as the channel selection device.
Address is given to the four PLL circuits corresponding to each receiver, and serial control that can specify the addresses is used, and the data of the channel request signal input to the PLL circuits is a common signal. The configuration supplied from the line (bus) was used. Further, a configuration is used in which a plurality of (specifically, four) PLL circuits share the reference oscillator required for the PLL circuit.

【００１５】[0015]

【作用】４個のＰＬＬ回路にアドレスを付与し、ＰＬＬ
回路に入力されるチャネルリクエスト信号のデ−タを、
共通の信号ライン（バス）から供給する構成とすること
により、制御線の配線領域が低減され、制御線のクロス
トーク低減領域も不必要になる。Function: Addresses are given to the four PLL circuits, and the PLL
The data of the channel request signal input to the circuit,
By adopting a configuration in which the signal is supplied from a common signal line (bus), the wiring area of the control line is reduced and the crosstalk reduction area of the control line is also unnecessary.

【００１６】また、ＰＬＬ回路に必要な基準発振器を複
数のＰＬＬ回路で共用する構成とすることにより、基準
発振器の実装領域が低減できる。さらに、デコード回路
においても、アドレスデータにより特定のＰＬＬ回路を
選択、制御できるので、データ、クロックの信号を共通
にでき、出力端子や出力バッファ回路の簡略化が図れ
る。Further, the reference oscillator required for the PLL circuit is shared by a plurality of PLL circuits, whereby the mounting area of the reference oscillator can be reduced. Further, also in the decoding circuit, since a specific PLL circuit can be selected and controlled by the address data, the data and clock signals can be shared, and the output terminal and the output buffer circuit can be simplified.

【００１７】[0017]

【実施例】以下、本発明の実施例を図を参照して説明す
る。図１は、本発明の第１の実施例を示すブロック図で
ある。図１において、従来技術を説明するのに用いた図
７におけるのと同一の動作を行う部分には、同一の番号
を付し説明を略す。そのほか、図１において、１７、１
８、１９、２０は、それぞれ基準発振器を含まないＰＬ
Ｌ回路、２３は基準発振器である。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of the present invention. In FIG. 1, parts that perform the same operations as those in FIG. 7 used to describe the conventional technique are given the same numbers and their explanations are omitted. In addition, in FIG. 1, 17, 1
8, 19 and 20 are PLs that do not include a reference oscillator, respectively.
The L circuit and 23 are reference oscillators.

【００１８】図２は、図１において基準発振器２３の発
振信号を、４個のＰＬＬ回路１７〜２０で共用するのに
必要な回路の具体例を示す回路図である。図２におい
て、２４は発振回路、２５は水晶振動子であり、これら
で基準発振器２３が構成される。２６はトランジスタ、
２７、２８、２９、３０、３１、３２はそれぞれ抵抗、
３３、３４、３５、３６、３７、３８、３９はそれぞれ
容量である。FIG. 2 is a circuit diagram showing a specific example of a circuit required to share the oscillation signal of the reference oscillator 23 in FIG. 1 with the four PLL circuits 17 to 20. In FIG. 2, reference numeral 23 is an oscillator circuit and 25 is a crystal oscillator, and these constitute a reference oscillator 23. 26 is a transistor
27, 28, 29, 30, 31, 32 are resistors,
33, 34, 35, 36, 37, 38, 39 are capacities, respectively.

【００１９】図７についての説明でも述べたように、各
加入者用に設けられた個別対応部には、上記２０チャネ
ルづつの帯域に分割された２乃至４の信号群が入力さ
れ、それらの信号群をパラに４分配し切換回路１、２、
３、４にそれぞれ入力される。切換回路１、２、３、４
では、それらの入力信号群の内、希望チャネルが含まれ
る帯域が選択され、周波数変換器５、６、７、８と可変
局部発振器１３、１４、１５、１６の局部発振信号によ
り、希望チャネルがＢＳ−１ｃｈ，５ｃｈ，９ｃｈ，１
３ｃｈに変換され、帯域通過フィルタ９、１０、１１、
１２で選択的に通過させる。As described in the description of FIG. 7, the individual corresponding section provided for each subscriber receives the groups of 2 to 4 signals divided into the bands of the above 20 channels, respectively. The signal group is divided into four, and the switching circuits 1, 2,
Input to 3 and 4, respectively. Switching circuit 1, 2, 3, 4
Then, the band including the desired channel is selected from the group of input signals, and the desired channel is selected by the local oscillator signals of the frequency converters 5, 6, 7, 8 and the variable local oscillators 13, 14, 15, 16. BS-1ch, 5ch, 9ch, 1
Converted to 3ch, band pass filters 9, 10, 11,
Pass through selectively at 12.

【００２０】変換し選択された希望チャネルの信号は、
この後、それぞれ図示せざるＡＧＣアンプでレベル調整
を受けた後、４合成器で合成され、電気／光（Ｅ／Ｏ）
変換器で光信号に変換された後加入者に伝送される。The converted and selected signal of the desired channel is
After that, each is subjected to level adjustment by an AGC amplifier (not shown), and then combined by four combiners to generate electric / optical (E / O).
After being converted into an optical signal by the converter, it is transmitted to the subscriber.

【００２１】また、加入者からのチャネルリクエスト信
号は、加入者から光信号で個別対応部まで伝送され光／
電気（Ｏ／Ｅ）変換器を通過してチャネルリクエスト信
号入力端子２２（図１）に入力され、チャネルリクエス
ト信号デコード回路２１で、切換回路１、２、３、４を
制御する信号と、可変局部発振器１３、１４、１５、１
６の発振周波数を制御する信号と、に変換され、切換回
路１、２、３、４及びＰＬＬ回路１７、１８、１９、２
０にそれぞれ出力し、上述した選局を行う。Further, the channel request signal from the subscriber is transmitted as an optical signal from the subscriber to the individual corresponding unit, and the optical / optical signal is transmitted.
The signal which is input to the channel request signal input terminal 22 (FIG. 1) through the electric (O / E) converter and which controls the switching circuits 1, 2, 3, 4 in the channel request signal decoding circuit 21 and the variable signal. Local oscillators 13, 14, 15, 1
Signal for controlling the oscillating frequency of 6 and switching circuits 1, 2, 3, 4 and PLL circuits 17, 18, 19, 2
Each of them is output to 0 and the above-mentioned channel selection is performed.

【００２２】ここでＰＬＬ回路１７、１８、１９、２０
には、シリアル制御バスでアドレス指定及び分周比の制
御が可能な回路を用い、基準発振器２３の発振信号を４
個のＰＬＬ回路で共用した。シリアル制御バスは、クロ
ック信号、データ信号の２線Ｂ１，Ｂ２で制御が可能で
あり、またデータ内にアドレス領域を有し、ここで指定
されたアドレスを有する回路のみがデータを受信できる
特徴がある。従って、４個のＰＬＬ回路でデータ、クロ
ックの信号線を共用でき、制御を行う必要のあるＰＬＬ
回路についてのみアドレス指定し、データを送ることが
できる。Here, PLL circuits 17, 18, 19, 20
Is a circuit capable of addressing and controlling the division ratio by a serial control bus.
Shared with each PLL circuit. The serial control bus can be controlled by two lines B1 and B2 of a clock signal and a data signal, has an address area in the data, and only the circuit having the address specified here can receive the data. is there. Therefore, the four PLL circuits can share the data and clock signal lines and must be controlled.
Only circuits can be addressed and data can be sent.

【００２３】また、本実施例では、ＰＬＬ回路に必要な
基準発振器２３の発振信号を、図２に示した回路を用い
ることで、４個のＰＬＬ回路が共用する構成とした。図
２において、水晶振動子２５を共振子に用いた発振回路
２４の発振信号を、１つのＰＬＬ回路１７には従来通り
直接供給するとともに、発振回路の一部から、ここでは
水晶振動子２５の一端から、容量３３により、基準発振
周波数が変化しない範囲で容量結合で発振信号を取り出
し、抵抗２７、２８でベース電位を与えたトランジスタ
２６と、エミッタ抵抗２９によるエミッタフォロワ回路
を通し、３つのＰＬＬ回路１８、１９、２０に、それぞ
れ容量３４、３５、３６による容量結合と、抵抗３０と
容量３７、抵抗３１と容量３８、抵抗３２と容量３９に
よる低域通過フィルタを通して、発振信号を供給する。In this embodiment, the oscillation signal of the reference oscillator 23 necessary for the PLL circuit is shared by the four PLL circuits by using the circuit shown in FIG. In FIG. 2, the oscillation signal of the oscillation circuit 24 using the crystal oscillator 25 as a resonator is directly supplied to one PLL circuit 17 as in the conventional case. From one end, the capacitor 33 extracts an oscillation signal by capacitive coupling within a range in which the reference oscillation frequency does not change, and a transistor 26 to which a base potential is given by the resistors 27 and 28 and an emitter follower circuit formed by an emitter resistor 29 are passed to form three PLLs. Oscillation signals are supplied to the circuits 18, 19 and 20 through capacitive coupling by the capacitors 34, 35 and 36, respectively, and through a low pass filter by the resistors 30 and 37, the resistors 31 and 38, and the resistors 32 and 39.

【００２４】このため、図７に示した従来技術の３線式
制御に比べ、制御線の配線領域が低減され、制御線のク
ロストーク低減領域も不必要になる。また、デコード回
路２１においても、アドレスデータにより特定のＰＬＬ
回路を選択、制御できるので、データ、クロックの信号
を各ＰＬＬ回路で共通にでき、出力端子や出力バッファ
回路の簡略化が図れる。Therefore, as compared with the conventional three-wire control shown in FIG. 7, the wiring area of the control line is reduced and the crosstalk reduction area of the control line is unnecessary. Also, in the decoding circuit 21, a specific PLL is determined by the address data.
Since the circuits can be selected and controlled, the data and clock signals can be shared by each PLL circuit, and the output terminal and the output buffer circuit can be simplified.

【００２５】さらに、図２に示したような回路を用いる
ことにより、ＰＬＬ回路に必要な基準発振器を、複数の
ＰＬＬ回路で共用でき、基準発振器内で特に実装面積の
大きい水晶振動子の数を低減できるので、実装領域が低
減できる効果も有する。Further, by using the circuit as shown in FIG. 2, the reference oscillator required for the PLL circuit can be shared by a plurality of PLL circuits, and the number of crystal oscillators having a particularly large mounting area in the reference oscillator can be reduced. Since it can be reduced, the mounting area can be reduced.

【００２６】次に、図３は、本発明の第２の実施例を示
すブロック図である。同図において、図１におけるのと
同様の動作を行う部分には、同一の番号を付し説明を略
す。そのほか図３において、４１、４２、４３、４４
は、それぞれ基準発振器を含むＰＬＬ回路である。Next, FIG. 3 is a block diagram showing a second embodiment of the present invention. In the figure, parts that perform the same operations as in FIG. 1 are assigned the same numbers and explanations thereof are omitted. In addition, in FIG. 3, 41, 42, 43, 44
Are PLL circuits each including a reference oscillator.

【００２７】本実施例では、図１に示した実施例に対
し、４個のＰＬＬ回路４１、４２、４３、４４に、基準
発振器をそれぞれ個別に設けた実施例である。個別の基
準発振器を用いることにより、共振子として用いる水晶
振動子の振動周波数を、各ＰＬＬ回路で任意に設定でき
るので、周波数制御の精度や分周比を個別に設定でき
る。The present embodiment is an embodiment in which four PLL circuits 41, 42, 43 and 44 are individually provided with reference oscillators as compared with the embodiment shown in FIG. By using the individual reference oscillators, the oscillation frequency of the crystal unit used as the resonator can be arbitrarily set in each PLL circuit, so that the frequency control accuracy and the frequency division ratio can be individually set.

【００２８】また、ＰＬＬ回路の制御は、図１に示した
実施例のそれと同様、シリアル制御バスを用い、そのク
ロック、データの信号線を共用しているので、図１の実
施例と同様、３線式制御に比べ、制御線の配線領域が低
減され、制御線のクロストーク低減領域も不必要にな
る。また、デコード回路２１においても、アドレスデー
タにより特定のＰＬＬ回路を選択、制御できるので、デ
ータ、クロックの信号を共通にでき、出力端子や出力バ
ッファ回路の簡略化が図れる。Further, the PLL circuit is controlled by using the serial control bus and sharing the signal lines for the clock and data, as in the embodiment shown in FIG. Compared to the three-wire control, the wiring area of the control line is reduced, and the crosstalk reduction area of the control line is unnecessary. Further, also in the decoding circuit 21, since a specific PLL circuit can be selected and controlled by the address data, the data and clock signals can be shared, and the output terminal and the output buffer circuit can be simplified.

【００２９】図４は、本発明の第３の実施例を示すブロ
ック図である。同図において、図１におけるのと同様の
動作を行う部分には、同一の番号を付し説明を略す。そ
のほか、図４において、４５、４６、４７、４８は、そ
れぞれ基準発振器を含まない３線式で制御されるＰＬＬ
回路である。FIG. 4 is a block diagram showing a third embodiment of the present invention. In the figure, parts that perform the same operations as in FIG. 1 are assigned the same numbers and explanations thereof are omitted. In addition, in FIG. 4, reference numerals 45, 46, 47 and 48 denote 3-wire type PLLs that do not include a reference oscillator.
Circuit.

【００３０】本実施例では、図１に示した実施例に対
し、４個のＰＬＬ回路４５、４６、４７、４８に、３線
式で制御されるＰＬＬ回路を用いた。３線式制御では、
上述のように、クロック信号、データ信号、イネーブル
（書き込み可能）信号を供給し、イネーブル信号の期間
に、クロック信号に同期して分周比等を設定するデータ
の書き込み制御を行う方式である。In this embodiment, in contrast to the embodiment shown in FIG. 1, four PLL circuits 45, 46, 47 and 48 are PLL circuits controlled by a three-wire system. With 3-wire control,
As described above, the clock signal, the data signal, and the enable (writable) signal are supplied, and during the period of the enable signal, data write control is performed to set the division ratio and the like in synchronization with the clock signal.

【００３１】これらのうち、本実施例ではクロック信
号、データ信号を４個のＰＬＬ回路で共用し、イネーブ
ル信号のみ各ＰＬＬ回路に個別に供給する構成とした。
本実施例によれば、３線式制御においても、クロック、
データの信号線を共用できるので、制御線の配線領域が
低減され、制御線のクロストーク低減領域も低減でき
る。また、デコード回路２１においても、イネーブル信
号のみ個別のＰＬＬ回路に供給し、データ、クロックの
信号を共通にでき、出力端子や出力バッファ回路の簡略
化が図れる。Of these, in this embodiment, the clock signal and the data signal are shared by the four PLL circuits, and only the enable signal is individually supplied to each PLL circuit.
According to the present embodiment, the clock,
Since the data signal line can be shared, the wiring area of the control line can be reduced and the crosstalk reduction area of the control line can also be reduced. Further, also in the decoding circuit 21, only the enable signal can be supplied to the individual PLL circuits, and the data and clock signals can be shared, so that the output terminal and the output buffer circuit can be simplified.

【００３２】また、図１の実施例と同様、ＰＬＬ回路に
必要な基準発振器を複数のＰＬＬ回路で共用でき、基準
発振器内で特に実装面積の大きい水晶振動子の数を低減
できるので、実装領域が低減できる効果も有する。Further, as in the embodiment of FIG. 1, the reference oscillator required for the PLL circuit can be shared by a plurality of PLL circuits, and the number of crystal oscillators having a particularly large mounting area in the reference oscillator can be reduced, so that the mounting area can be reduced. Also has the effect of being able to reduce.

【００３３】図５は、本発明の第４の実施例を示すブロ
ック図である。同図において、図１におけるのと同様の
動作を行う部分には、同一の番号を付し説明を略す。そ
のほか、図５において、４９、５０、５１、５２は、そ
れぞれ基準発振器を含む３線式で制御されるＰＬＬ回路
である。FIG. 5 is a block diagram showing a fourth embodiment of the present invention. In the figure, parts that perform the same operations as in FIG. 1 are assigned the same numbers and explanations thereof are omitted. In addition, in FIG. 5, 49, 50, 51, and 52 are PLL circuits controlled by a three-wire system, each including a reference oscillator.

【００３４】本実施例では、図４に示した実施例に対
し、４個のＰＬＬ回路４９、５０、５１、５２に、基準
発振器をそれぞれ個別に設けた実施例である。個別の基
準発振器を用いることにより、共振子として用いる水晶
振動子の振動周波数を、各ＰＬＬ回路で任意に設定でき
るので、周波数制御の精度や分周比を個別に設定でき
る。In this embodiment, the reference oscillators are individually provided to the four PLL circuits 49, 50, 51 and 52 in addition to the embodiment shown in FIG. By using the individual reference oscillators, the oscillation frequency of the crystal unit used as the resonator can be arbitrarily set in each PLL circuit, so that the frequency control accuracy and the frequency division ratio can be individually set.

【００３５】また、図４の実施例と同様、３線式制御に
おいても、クロック、データの信号線を共用できるの
で、制御線の配線領域が低減され、制御線のクロストー
ク低減領域も低減できる。また、デコード回路２１にお
いても、イネーブル信号のみ個別のＰＬＬ回路に供給
し、データ、クロックの信号を共通にでき、出力端子や
出力バッファ回路の簡略化が図れる。Further, as in the embodiment of FIG. 4, the signal line for clock and data can be shared also in the three-wire control, so that the wiring area of the control line can be reduced and the crosstalk reduction area of the control line can also be reduced. . Further, also in the decoding circuit 21, only the enable signal can be supplied to the individual PLL circuits, and the data and clock signals can be shared, so that the output terminal and the output buffer circuit can be simplified.

【００３６】図６は、本発明の第５の実施例を示すブロ
ック図である。同図において、図４におけるのと同様の
動作を行う部分には、同一の番号を付し説明を略す。本
実施例では、図７に示した従来技術に対し、図１の実施
例と同様、ＰＬＬ回路に必要な基準発振器を、複数のＰ
ＬＬ回路で共用しており、基準発振器内で特に実装面積
の大きい水晶振動子の数を低減できるので、実装領域が
低減できる効果を有する。FIG. 6 is a block diagram showing a fifth embodiment of the present invention. In the figure, parts that perform the same operations as in FIG. 4 are assigned the same numbers and explanations thereof are omitted. In the present embodiment, as compared with the conventional technique shown in FIG. 7, as in the embodiment shown in FIG.
Since it is shared by the LL circuit and the number of crystal oscillators having a particularly large mounting area in the reference oscillator can be reduced, the mounting area can be reduced.

【００３７】尚、これまで述べた各実施例では、４系統
の選局回路の場合について述べたが、２系統以上の選局
回路であれば、本発明により、同様に、実装領域の低減
が図れる効果がある。In each of the above-described embodiments, the case of four channels of tuning circuits has been described. However, if the tuning circuits of two or more channels are used, the present invention similarly reduces the mounting area. There is an effect that can be achieved.

【００３８】図９は、図１におけるリクエスト信号デコ
ード回路２１の詳細を示すブロック図である。図９にお
いて、２１ＡはＣＰＵ部、２１Ｂはメモリ部、２１Ｃ，
２１Ｄ，２１ＥはそれぞれＩ／Ｏ、２１ＦはＩ／Ｏ部、
である。FIG. 9 is a block diagram showing details of the request signal decoding circuit 21 in FIG. In FIG. 9, 21A is a CPU section, 21B is a memory section, 21C,
21D and 21E are I / O respectively, 21F is I / O part,
Is.

【００３９】図９において、加入者側からのチャネルリ
クエスト信号がその入力端子２２に入力されると、該リ
クエスト信号は、Ｉ／Ｏ２１Ｃを介してＣＰＵ部２１Ａ
に取り込まれる。すると、ＣＰＵ部２１Ａでは、そのリ
クエスト信号（ユーザがリクエストチャネルを示すのに
通常使う便宜的な論理チャネル信号とでも云うべき信
号）を、メモリ部２１Ｂを参照して、ＰＬＬ回路側デー
タとして用いられる実チャネル信号に変換して、Ｉ／Ｏ
部２１Ｆに出力する。In FIG. 9, when a channel request signal from the subscriber side is input to the input terminal 22, the request signal is sent to the CPU section 21A via the I / O 21C.
Is taken into. Then, in the CPU section 21A, the request signal (a signal that should be called a convenient logical channel signal normally used by the user to indicate a request channel) is used as PLL circuit side data by referring to the memory section 21B. I / O converted to real channel signal
It is output to the section 21F.

【００４０】Ｉ／Ｏ部２１Ｆには、データ生成処理部と
クロック生成処理部が含まれているので、その実チャネ
ル信号により、データ生成処理部で所要のデータを生成
してバスＢ１上へ出力し、またクロック生成処理部によ
りクロックを生成してバスＢ２上へ出力する。また切換
回路１〜４に向かう４本の線Ｂ４の中から、前記実チャ
ネル信号に対応した１本の線を選択して出力を送出す
る。Since the I / O unit 21F includes a data generation processing unit and a clock generation processing unit, the data generation processing unit generates required data by the actual channel signal and outputs it to the bus B1. Further, the clock generation processing unit generates a clock and outputs it to the bus B2. In addition, one line corresponding to the real channel signal is selected from the four lines B4 directed to the switching circuits 1 to 4, and the output is sent.

【００４１】なおメモリ部２１Ｂには、加入者側からの
チャネルリクエスト信号（論理チャネル信号）をＰＬＬ
回路側データ（実チャネル信号）に変換するための変換
テーブルが、予めＣＡＴＶ局のセンタ側から与えられ、
Ｉ／Ｏ２１Ｄを介してＣＰＵ部２１Ａにより取り込ま
れ、格納されているわけである。またＣＰＵ部２１Ａか
らＩ／Ｏ２１Ｅを介してセンタ側へ向かうデータ出力と
いうのは、リクエスト信号デコード回路２１の側で障害
が起きたようなとき、これをセンタ側に知らせるため、
通常設けられる出力線である。In the memory section 21B, a channel request signal (logical channel signal) from the subscriber side is PLL.
A conversion table for converting to circuit side data (actual channel signal) is given in advance from the center side of the CATV station,
It is fetched and stored by the CPU section 21A via the I / O 21D. Further, the data output from the CPU section 21A to the center side via the I / O 21E is to notify the center side when a failure occurs on the request signal decoding circuit 21 side.
This is an output line normally provided.

【００４２】図１０は、図４におけるリクエスト信号デ
コード回路２１の詳細を示すブロック図である。図９に
示した回路構成と相違する点は、Ｉ／Ｏ部２１Ｆに、イ
ネーブル（タイミング）信号生成処理部が４組含まれて
いて、その中の一つが、加入者側からの論理チャネル信
号をメモリ部２１Ｂで変換して得られる実チャネル信号
に対応して、選択され、イネーブル信号として、４本の
線Ｅ１〜Ｅ４の中の一つから出力されるようになってい
る点である。そのほかは、図９に示したそれと同じであ
る。FIG. 10 is a block diagram showing details of the request signal decoding circuit 21 in FIG. The difference from the circuit configuration shown in FIG. 9 is that the I / O unit 21F includes four sets of enable (timing) signal generation processing units, one of which is a logical channel signal from the subscriber side. Is selected in accordance with the actual channel signal obtained by converting in the memory section 21B and is output as an enable signal from one of the four lines E1 to E4. Other than that, it is the same as that shown in FIG.

【００４３】[0043]

【発明の効果】本発明によれば、多数チャネルが入力さ
れ、加入者が希望するチャネルのみを選択し、加入者に
伝送する光ＣＡＴＶシステムの中継装置について、その
中継装置内のチャネル選局装置において、選局回路の周
波数変換に用いる可変局部発振器の発振信号周波数を制
御する複数個のＰＬＬ回路に、シリアル制御バスでアド
レスを指定し、ＰＬＬ回路に入力されるチャネルリクエ
スト信号のデ−タを共通の信号ラインから供給する構成
とすることにより、制御線の配線領域が低減され、制御
線のクロストーク低減領域も不必要になるという利点が
ある。According to the present invention, with respect to the repeater of the optical CATV system in which a large number of channels are input, only the channel desired by the subscriber is selected and transmitted to the subscriber, the channel selecting device in the repeater is selected. In the above, in the plural PLL circuits which control the oscillation signal frequency of the variable local oscillator used for frequency conversion of the channel selection circuit, addresses are designated by the serial control bus, and the data of the channel request signal input to the PLL circuit is supplied. The configuration in which the signal lines are supplied from the common signal line has an advantage that the wiring region of the control line is reduced and the crosstalk reduction region of the control line is unnecessary.

【００４４】さらに、デコード回路においても、アドレ
スデータにより特定のＰＬＬ回路を選択、制御できるの
で、データ、クロックの信号を共通にでき、出力端子や
出力バッファ回路の簡略化が図れる。Further, also in the decoding circuit, since a specific PLL circuit can be selected and controlled by the address data, the data and clock signals can be made common and the output terminal and the output buffer circuit can be simplified.

【００４５】さらに、同様の構成を３線式制御のＰＬＬ
回路にも適用し、クロック、データの信号線を共用し、
イネーブル信号のみ各ＰＬＬ回路に供給することで、制
御線の配線領域が低減され、制御線のクロストーク低減
領域も低減できる。また、デコード回路においても、イ
ネーブル信号のみ個別のＰＬＬ回路に供給し、データ、
クロックの信号を共通にでき、出力端子や出力バッファ
回路の簡略化が図れる。Further, the same configuration is applied to a three-wire control PLL.
It is also applied to circuits, sharing clock and data signal lines,
By supplying only the enable signal to each PLL circuit, the wiring area of the control line can be reduced and the crosstalk reduction area of the control line can also be reduced. Also, in the decoding circuit, only the enable signal is supplied to the individual PLL circuit, and the data,
The clock signal can be shared, and the output terminal and the output buffer circuit can be simplified.

【００４６】また、ＰＬＬ回路に必要な基準発振器を、
複数のＰＬＬ回路で共用する構成とすることにより基準
発振器の実装領域が低減できる。Further, a reference oscillator required for the PLL circuit is
By adopting a configuration shared by a plurality of PLL circuits, the mounting area of the reference oscillator can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】図１において基準発振器２３の発振信号を、４
個のＰＬＬ回路１７〜２０で共用するのに必要な回路の
具体例を示す回路図である。2 shows an oscillation signal of a reference oscillator 23 in FIG.
FIG. 21 is a circuit diagram showing a specific example of a circuit required to be shared by the individual PLL circuits 17 to 20.

【図３】本発明の第２の実施例を示すブロック図であ
る。FIG. 3 is a block diagram showing a second embodiment of the present invention.

【図４】本発明の第３の実施例を示すブロック図であ
る。FIG. 4 is a block diagram showing a third embodiment of the present invention.

【図５】本発明の第４の実施例を示すブロック図であ
る。FIG. 5 is a block diagram showing a fourth embodiment of the present invention.

【図６】本発明の第５の実施例を示すブロック図であ
る。FIG. 6 is a block diagram showing a fifth embodiment of the present invention.

【図７】チャネル選局装置の従来例を示すブロック図で
ある。FIG. 7 is a block diagram showing a conventional example of a channel selection device.

【図８】一般的なＰＬＬ回路の構成例を示すブロック図
である。FIG. 8 is a block diagram showing a configuration example of a general PLL circuit.

【図９】図１におけるリクエスト信号デコード回路２１
の詳細を示すブロック図である。FIG. 9 is a request signal decoding circuit 21 in FIG.
3 is a block diagram showing the details of FIG.

【図１０】図４におけるリクエスト信号デコード回路２
１の詳細を示すブロック図である。FIG. 10 is a request signal decoding circuit 2 in FIG.
It is a block diagram which shows the detail of 1.

【符号の説明】[Explanation of symbols]

１〜４…切換回路、５〜８…周波数変換器、９〜１２…
帯域通過フィルタ、１３〜１６，５３…局部発振器、１
７〜２０，４１〜５２…ＰＬＬ回路、２１…デコード回
路、２２…選局リクエスト信号入力端子、２３…基準発
振器、５４，５８…固定分周器、５５…可変分周器、５
６…制御回路、５７…位相比較器、６０…チャージポン
プ回路、６１…低域通過フィルタ。1 to 4 ... Switching circuit, 5 to 8 ... Frequency converter, 9 to 12 ...
Band pass filter, 13 to 16, 53 ... Local oscillator, 1
7 to 20, 41 to 52 ... PLL circuit, 21 ... Decode circuit, 22 ... Tuning request signal input terminal, 23 ... Reference oscillator, 54, 58 ... Fixed frequency divider, 55 ... Variable frequency divider, 5
6 ... Control circuit, 57 ... Phase comparator, 60 ... Charge pump circuit, 61 ... Low-pass filter.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 ＣＡＴＶ局と加入者との中間に位置し
て、前記ＣＡＴＶ局からの複数チャネルの信号を前記加
入者へ中継する中継装置があるものとして、その中継装
置の中に各加入者対応に設けられたチャネル選局装置に
おいて、 前記各加入者には、１加入者当たり或る一定の複数台の
受信設備が設備されるものとして、それぞれの受信設備
が独立に希望チャネルをリクエストしてくるのに備え
て、その同じ数の複数系統の選局設備を対応させて備え
ておき、 かつ、各選局設備を構成する局部発振器とその周波数制
御用のＰＬＬ回路のうち、ＰＬＬ回路に選局設備毎のア
ドレスを付与すると共に、当該チャネル選局装置内にあ
る、希望チャネルのリクエスト信号の受信手段と、各Ｐ
ＬＬ回路と、の間を、共通バスにより接続しておき、 前記受信手段に、加入者側の或る受信設備から希望チャ
ネルのリクエスト信号が受信されて、そのリクエスト信
号に対応した選局設備を選ぶとき、ＰＬＬ回路に予め付
与された前記アドレス信号を、該受信手段から前記共通
バスに送出することにより、当該選局設備を選ぶように
したことを特徴とするチャネル選局装置。1. Assuming that there is a relay device located between the CATV station and the subscriber and relaying signals of a plurality of channels from the CATV station to the subscriber, each subscriber is included in the relay device. In a channel selection device provided correspondingly, assuming that each subscriber is provided with a certain plurality of receiving equipments per subscriber, each receiving equipment independently requests a desired channel. In order to prepare for this, the same number of tuning equipments of multiple systems are provided in correspondence, and the local oscillator constituting each tuning equipment and the PLL circuit of the frequency controlling PLL circuit are An address is given to each channel selection equipment, and a request signal receiving means for a desired channel in each channel selection device and each P are provided.
The LL circuit and the LL circuit are connected to each other via a common bus, and the receiving means receives a request signal of a desired channel from a certain receiving equipment on the subscriber side, and selects a tuning equipment corresponding to the request signal. When selecting, the channel selection device is characterized in that the address signal previously given to the PLL circuit is transmitted from the receiving means to the common bus to select the channel selection equipment. 【請求項２】 請求項１に記載のチャネル選局装置にお
いて、前記共通バスが、ＰＬＬ回路に予め付与された前
記アドレス信号とＰＬＬ回路内の可変分周器の分周比を
設定するデータ信号とを組み合わせて伝送するデータバ
スと、同期用のクロック信号を伝送するクロックバス
と、から成ることを特徴とするチャネル選局装置。2. The channel selection device according to claim 1, wherein the common bus sets a data signal for setting the frequency division ratio of a variable frequency divider in the PLL circuit and the address signal previously given to the PLL circuit. A channel selection device comprising: a data bus for transmitting a combination of and a clock bus for transmitting a clock signal for synchronization. 【請求項３】 請求項１又は２に記載のチャネル選局装
置において、前記各ＰＬＬ回路が、所要の基準発振器
を、共通の１個の基準発振器で共用したことを特徴とす
るチャネル選局装置。3. The channel tuning device according to claim 1, wherein each of the PLL circuits shares a required reference oscillator with a common reference oscillator. . 【請求項４】 ＣＡＴＶ局と加入者との中間に位置し
て、前記ＣＡＴＶ局からの複数チャネルの信号を前記加
入者へ中継する中継装置があるものとして、その中継装
置の中に各加入者対応に設けられたチャネル選局装置に
おいて、 前記各加入者には、１加入者当たり或る一定の複数台の
受信設備が設備されるものとして、それぞれの受信設備
が独立に希望チャネルをリクエストしてくるのに備え
て、その同じ数の複数系統の選局設備を対応させて備え
ておき、 かつ、各選局設備を構成する局部発振器とその周波数制
御用のＰＬＬ回路のうち、各ＰＬＬ回路と、当該チャネ
ル選局装置内にある、希望チャネルのリクエスト信号の
受信手段と、の間を、共通バスにより接続すると共に、
該受信手段と各ＰＬＬ回路との間を個別にイネーブル信
号線により接続しておき、 前記受信手段に、加入者側の或る受信設備から希望チャ
ネルのリクエスト信号が受信されて、そのリクエスト信
号に対応した選局設備を選ぶとき、ＰＬＬ回路内の可変
分周器の分周比を設定するデータ信号と同期用のクロッ
ク信号は、受信手段から前記共通バスを介して送出し、
前記データ信号を実際に書き込むべき、前記リクエスト
信号に対応したＰＬＬ回路は、前記個別のイネーブル信
号線により前記受信手段からイネーブル信号を送出する
ことにより指定して、当該選局設備を選ぶようにしたこ
とを特徴とするチャネル選局装置。4. Assuming that there is a relay device located between the CATV station and the subscriber and relaying signals of a plurality of channels from the CATV station to the subscriber, each subscriber is included in the relay device. In a channel selection device provided correspondingly, assuming that each subscriber is provided with a certain plurality of receiving equipments per subscriber, each receiving equipment independently requests a desired channel. In order to prepare for the coming, the same number of tuning equipments of a plurality of systems are provided correspondingly, and each of the local oscillators constituting each tuning equipment and each PLL circuit among the PLL circuits for frequency control are provided. And a means for receiving a request signal of a desired channel in the channel tuning device, are connected by a common bus, and
The receiving means and each PLL circuit are individually connected by an enable signal line, and the receiving means receives a request signal of a desired channel from a certain receiving equipment on the subscriber side, When selecting the corresponding channel selection equipment, the data signal for setting the frequency division ratio of the variable frequency divider in the PLL circuit and the clock signal for synchronization are sent from the receiving means via the common bus,
The PLL circuit corresponding to the request signal, to which the data signal is to be actually written, is designated by sending an enable signal from the receiving means through the individual enable signal line to select the channel selection equipment. A channel selection device characterized by the above.