JPH077936B2 - n-bit demultiplexing conversion circuit - Google Patents
n-bit demultiplexing conversion circuitInfo
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- JPH077936B2 JPH077936B2 JP11292789A JP11292789A JPH077936B2 JP H077936 B2 JPH077936 B2 JP H077936B2 JP 11292789 A JP11292789 A JP 11292789A JP 11292789 A JP11292789 A JP 11292789A JP H077936 B2 JPH077936 B2 JP H077936B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、nビット多重化端局装置において、nビット
多重化およびnビット分離化を行うnビット多重分離変
換回路に関する。Description: TECHNICAL FIELD The present invention relates to an n-bit demultiplexing conversion circuit for performing n-bit multiplexing and n-bit demultiplexing in an n-bit multiplexing terminal device.
なお、本明細書では、nビット分離化はnビット多重化
の逆変換処理で装置構成も同様であり、nビット多重化
処理(nビット多重変換回路)についての説明により容
易に類推できるので、nビット分離化処理(nビット分
離変換回路)についての詳細な説明は省略する。In the present specification, n-bit demultiplexing is an inverse conversion process of n-bit multiplexing, and the device configuration is also the same, and since it can be easily analogized from the description of the n-bit multiplexing process (n-bit multiplex conversion circuit), Detailed description of the n-bit separation processing (n-bit separation conversion circuit) is omitted.
ディジタル信号の多重化方式における多重化単位には、
各チャネルの入力信号列を順次1ビットごとに多重化す
るビット単位多重、各チャネルの入力信号列を一定の符
号長(nビットで構成されるワード)ごとに多重化する
ワード単位多重(本明細書では、「nビット多重」とい
う。)、またフレームごとに多重化するフレーム単位多
重がある。The multiplexing unit in the digital signal multiplexing system is
Bit-based multiplexing that sequentially multiplexes the input signal sequence of each channel bit by bit, and word-wise multiplexing that multiplexes the input signal sequence of each channel by a fixed code length (word consisting of n bits) (this specification) In the book, it is referred to as "n-bit multiplexing"), and there is frame-based multiplexing for multiplexing for each frame.
従来の入力N(Nはnの整数倍)チャネルのnビット多
重変換回路には、1段の並/直列変換処理により実現す
る構成と、複数段の並/直列変換処理により実現する構
成がある。The conventional input N (N is an integer multiple of n) channel n-bit multiplex conversion circuit has a configuration realized by one-stage parallel / serial conversion process and a configuration realized by a plurality of stages of parallel / serial conversion process. .
第10図は、1段の並/直列変換処理により実現する場合
の入力Nチャネルのnビット多重変換回路を説明する図
である。FIG. 10 is a diagram for explaining an input N-channel n-bit multiplex conversion circuit when it is realized by one-stage parallel / serial conversion processing.
図において、入力チャネルch1〜chNの各入力信号は、チ
ャネルごとに〔1:n〕直/並列変換回路(nビットメモ
リ)1011〜101Nに入力され、nビット単位でそれぞれn
個の並列信号{1-1〜1-n}、{2-1〜2-n}、…、{N-1
〜N-n}に一旦変換される。各並列信号は、〔nN:1〕並
/直列変換回路103に入力され、順次ビット多重するこ
とによりnビット多重化信号に変換される。In the figure, the input signal of the input channel ch1~chN, for each channel: the input [1 n] S / P conversion circuit (n-bit memory) to 101 1 to 101 N, respectively n bits n
Number of parallel signals {1-1 to 1-n}, {2-1 to 2-n}, ..., {N-1
~ Nn} is once converted. Each parallel signal is input to the [nN: 1] parallel / serial conversion circuit 103 and sequentially bit-multiplexed to be converted into an n-bit multiplexed signal.
第11図は、複数段の並/直列変換処理により実現する場
合の入力Nチャネルのnビット多重変換回路を説明する
図である。第11図(a)はその全体構成であり、第11図
(b)はその最終段の構成および入出力される時系列デ
ータを示す。FIG. 11 is a diagram for explaining an input N-channel n-bit multiplex conversion circuit when it is realized by a plurality of stages of parallel / serial conversion processing. FIG. 11 (a) shows the overall configuration, and FIG. 11 (b) shows the configuration of the final stage and time series data to be input / output.
図において、入力チャネルch1〜chNの各入力信号は、各
段のnビット多重変換部111、112で所定のチャネル数ご
とに順次nビット多重化が行われ、最終段のnビット多
重変換部113にはN/mチャネルにまとめられて入力され
る。In the figure, the input signals of the input channels ch1 to chN are sequentially n-bit multiplexed by a predetermined number of channels in the n-bit multiplex conversion units 111 and 112 in each stage, and the n-bit multiplex conversion unit 113 in the final stage. Is input to N / m channels together.
最終段のnビット多重変換部113に入力されるチャネルc
h1′〜ch(N/m)′の時系列データは、それぞれ入力チ
ャネルch1〜chm、ch(m+1)〜ch2m、…、ch(N-m+
1)〜chNをnビット多重化したものであり、〔1:mn〕
直/並列変換回路1151〜115N/mにそれぞれ入力される。Channel c input to the final stage n-bit multiplex conversion unit 113
The time series data of h1 ′ to ch (N / m) ′ are input channels ch1 to chm, ch (m + 1) to ch2m, ..., ch (N-m +
1) to chN are multiplexed n bits, [1: mn]
The signals are input to the serial / parallel conversion circuits 115 1 to 115 N / m , respectively.
各〔1:mn〕直/並列変換回路1151〜115N/mは、m×n個
の並列信号{1-1〜m-n}、{(m+1)‐1〜(2m)‐
n}、…、{(N−m+1)‐1〜N-n}に一旦それぞ
れ変換する。各並列信号は、〔nN:1〕並/直列変換回路
117に入力され、順次ビット多重することによりnビッ
ト多重化信号に変換される。Each [1: mn] serial / parallel conversion circuit 115 1 to 115 N / m has m × n parallel signals {1-1 to mn}, {(m + 1) -1 to (2m)-.
, n, ..., {(N-m + 1) -1 to Nn}. Each parallel signal is a [nN: 1] parallel / serial conversion circuit
It is input to 117 and sequentially bit-multiplexed to be converted into an n-bit multiplexed signal.
ところで、第10図および第11図に示した入力Nチャネル
のnビット多重変換回路の構成では、いずれの場合にお
いても、最終的には〔nN:1〕並/直列変換回路103、117
が必要となっていた。By the way, in any of the configurations of the input N-channel n-bit multiplex conversion circuits shown in FIGS. 10 and 11, in any case, the [nN: 1] parallel / serial conversion circuits 103 and 117 are finally obtained.
Was needed.
したがって、多重化ビット数nあるいは入力チャネル数
Nが大きくなると、並/直列変換回路の回路規模が大き
くなって高速動作が困難になることがあった。Therefore, when the number of multiplexed bits n or the number of input channels N becomes large, the circuit scale of the parallel / serial conversion circuit becomes large and high-speed operation may become difficult.
また、並/直列変換処理を行う前に、直/並列変換回路
あるいはメモリを用いて時系列データを分解する必要が
あり、速度変換を行うための制御回路が複雑になってい
た。Further, before performing the parallel / serial conversion processing, it is necessary to decompose the time-series data by using the serial / parallel conversion circuit or the memory, which complicates the control circuit for performing the speed conversion.
さらに、入力チャネル数Nが変更された場合には、新た
な回路設計が必要になっており、柔軟性に乏しい面があ
った。Furthermore, when the number N of input channels is changed, a new circuit design is required, and there is a lack of flexibility.
なお、以上のことは、nビット分解変換回路についても
同様であった。The above is the same for the n-bit decomposition conversion circuit.
本発明は、このような従来の問題点を解決するものであ
り、多重化ビット数nあるいは入力チャネル数Nが大き
くなった場合にも、高速動作が可能で柔軟性のあるnビ
ット多重分解変換回路を提供することを目的としてす
る。The present invention solves such a conventional problem, and is capable of high-speed operation and flexible n-bit multiplex decomposition conversion even when the number of multiplexed bits n or the number of input channels N becomes large. The purpose is to provide a circuit.
第1図は、本発明の原理構成を示すブロック図である。 FIG. 1 is a block diagram showing the principle configuration of the present invention.
n(nは正の整数)チャネルの各入力信号をnビットご
とに多重化するnビット多重変換回路(第1図(a))
において、nチャネルの各入力信号のi番目(i≦n)
の各ビットをi番目のチャネルの出力信号とするタイム
スロット入れ換えをnビット単位で行い、新たなnチャ
ネルの信号系列に変換するタイムスロット変換回路と、
この新たなnチャネルの信号を入力し、n対1の多重化
を行う多重化部とを備えて構成される。An n-bit multiplex conversion circuit that multiplexes each input signal of n (n is a positive integer) every n bits (FIG. 1 (a))
, The i-th (i ≦ n) of each input signal of n channels
A time slot conversion circuit that performs time slot replacement with each bit as the output signal of the i-th channel in units of n bits, and converts into a new n-channel signal sequence,
This new n-channel signal is input and a multiplexing unit that performs n-to-1 multiplexing is configured.
N(Nはnの整数倍)チャネルの入力信号をnビットご
とに多重化するnビット多重変換回路(第1図(b))
において、前記タイムスロット変換回路とをN/n個有
し、各タイムスロット変換回路ごとに所定のチャネル対
応をとり、それぞれのタイムスロット入れ換えをnビッ
ト単位で行い、新たなNチャネルの信号系列に変換する
タイムスロット変換部と、この新たなNチャネルの信号
を入力し、N対1の多重化を行う多重化部とを備えて構
成される。An n-bit multiplex conversion circuit that multiplexes input signals of N (N is an integer multiple of n) channels every n bits (FIG. 1 (b))
In the above, there are N / n number of time slot conversion circuits, each time slot conversion circuit has a predetermined channel correspondence, and each time slot exchange is performed in units of n bits to obtain a new N channel signal sequence. A time slot conversion unit for conversion and a multiplexing unit for inputting this new N-channel signal and performing N-to-1 multiplexing are configured.
N(Nはnの整数倍)チャネルの入力信号をnビットご
とに分離化するnビット分離変換回路において、1対N
の分離化を行う分離化部と、前記タイムスロット変換回
路をN/n個有し、入出力を入れ換えることにより逆変換
を行い、もとのNチャネルの信号系列に変換するタイム
スロット変換部とを備えて構成される。In an n-bit separation conversion circuit that separates N (N is an integer multiple of n) channel input signal for every n bits, 1 to N
And a time slot conversion unit that has N / n of the time slot conversion circuits, performs inverse conversion by switching inputs and outputs, and converts the original N channel signal sequence. It is configured with.
本発明は、タイムスロット変換回路で、nチャネルの各
入力信号のi番目の各ビットをi番目のチャネルの出力
信号と有するタイムスロット入れ換えをnビット単位で
行うことにより、ビット多重を行う多重化部では、直/
並列変換による入力信号の分解処理が不要となるので、
N:1以下の並/直列変換回路だけで構成することができ
る。The present invention is a time slot conversion circuit that performs bit multiplexing by performing, in n-bit units, time slot replacement having the i-th bit of each input signal of n channels as the output signal of the i-th channel. In the department,
Since it is not necessary to disassemble the input signal by parallel conversion,
It can be configured only with a parallel / serial conversion circuit of N: 1 or less.
したがって多重化ビット数nあるいは入力チャネル数N
が大きくなった場合でも、変換処理速度は多重化部の速
度のみに依存するので高速化が容易であり、制御回路の
構成も簡単化することができる。Therefore, the number of multiplexed bits n or the number of input channels N
However, the conversion processing speed depends on only the speed of the multiplexing unit even when the value becomes large, so that it is easy to increase the speed and the configuration of the control circuit can be simplified.
また、入力チャネル数Nが増加した場合には、所定のチ
ャネル対応をとったタイムスロット変換回路を追加する
だけで、容易にnビット多重変換回路を構成することが
できる。さらに、多重化部の構成を変更した場合でも、
チャネル対応を変更するだけで対応をとることができ
る。Further, when the number of input channels N increases, an n-bit multiplex conversion circuit can be easily configured by adding a time slot conversion circuit corresponding to a predetermined channel. Furthermore, even if the configuration of the multiplexing unit is changed,
Correspondence can be taken only by changing the channel correspondence.
また、nビット分離変換回路は、nビット多重変換回路
に用いられたのと同一構成のタイムスロット変換回路を
用い、その入出力を入れ換えて逆変換させることによ
り、ビット分離を行う分離換部では、1:N以下の直/並
列変換回路だけで構成することができる。Further, the n-bit separation conversion circuit uses a time slot conversion circuit having the same configuration as that used in the n-bit multiplex conversion circuit, and in the separation conversion unit that performs bit separation by interchanging the inputs and outputs and performing inverse conversion. , It can be configured only with a serial / parallel conversion circuit of 1: N or less.
以下、図面に基づいて本発明の実施例について詳細に説
明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
本実施例では、まず4ビット多重変換回路(入力4チャ
ネル、8チャネル、16チャネル)により本発明の基本的
構成および機能について説明し、続いて8ビット多重変
換回路(入力8チャネル、64チャネル)を用いてその具
体的構成例について説明する。In the present embodiment, first, the basic configuration and function of the present invention will be described using a 4-bit multiple conversion circuit (input 4 channels, 8 channels, 16 channels), and then an 8-bit multiple conversion circuit (input 8 channels, 64 channels). A specific configuration example will be described using.
第2図は、入力4チャネルの4ビット多重変換回路を説
明する図である。第2図(a)はその全体構成であり、
第2図(b)はタイムスロット変換回路に入出力される
時系列データを示し、第2図(c)は4ビット多重化信
号の時系列データを示す。FIG. 2 is a diagram for explaining a 4-bit multiple conversion circuit with four input channels. FIG. 2 (a) shows the overall structure,
2 (b) shows time series data input / output to / from the time slot conversion circuit, and FIG. 2 (c) shows time series data of a 4-bit multiplexed signal.
図において、タイムスロット変換回路21の入力端子in
1、in2、in3、in4とし、出力端子をout1、out2、out3、
out4とする。入力端子in1には、入力チャネルch1(時系
列データ1-1、1-2、1-3、1-4)を接続し、以下同様にin
2にはch2(2-1、2-2、2-3、2-4)、in3にはch3(3-1、3
-2、3-3、3-4)、in4にはch4(4-1、4-2、4-3、4-4)を
接続する。In the figure, the input terminal in of the time slot conversion circuit 21
1, in2, in3, in4, output terminals out1, out2, out3,
out4. Connect input channel ch1 (time series data 1-1, 1-2, 1-3, 1-4) to input terminal in1 and so on.
2 for ch2 (2-1, 2-2, 2-3, 2-4), in3 for ch3 (3-1, 3
-2, 3-3, 3-4), ch4 (4-1, 4-2, 4-3, 4-4) is connected to in4.
タイムスロット変換回路21は、4ビットのタイムスロッ
ト変換(行と列を入れ換え)を行い、出力端子out1から
各入力チャネルの1ビット目の時系列データ1-1、2-1、
3-1、4-1を出力する。以下同様に、出力端子out2から各
2ビット目の時系列データ1-2、2-2、3-2、4-2、出力端
子out3から各3ビット目の時系列データ、1-3、2-3、3-
3、4-3、出力端子out4から各ビット目の時系列データ1-
4、2-4、3-4、4-4を出力し、それぞれチャネルch1′、c
h2′、ch3′、ch4′に対応させる。The time slot conversion circuit 21 performs 4-bit time slot conversion (rows and columns are exchanged), and outputs the first bit of time series data 1-1, 2-1 of each input channel from the output terminal out1.
Output 3-1 and 4-1. Similarly, from the output terminal out2, the second-bit time series data 1-2, 2-2, 3-2, 4-2, and from the output terminal out3 the third-bit time series data, 1-3, 2 -3, 3-
3, 4-3, time series data of each bit from output terminal out4 1-
Outputs 4, 2-4, 3-4, 4-4, and channel ch1 ', c respectively
Corresponds to h2 ', ch3', ch4 '.
多重化部は、本実施例では1段の〔4:1〕並/直列変換
回路により実現される。In this embodiment, the multiplexing unit is realized by a single stage [4: 1] parallel / serial conversion circuit.
〔4:1〕並/直列変換回路23は、このチャネルch1′、ch
2′、ch3′、ch4′の時系列データを入力し、4:1の並/
直列変換処理を行うことにより、第2図(c)に示す時
系列データ(4ビット多重化信号)に変換することがで
きる。[4: 1] The parallel / serial conversion circuit 23 uses the channels ch1 ', ch
Input time series data of 2 ', ch3', ch4 ', 4: 1 normal /
By performing the serial conversion processing, it is possible to convert to the time series data (4-bit multiplexed signal) shown in FIG. 2 (c).
このように、タイムスロット変換回路21を用いることに
より、従来技術で説明した各チャネルごとの〔1:4〕直
/並列変換回路および〔16:1〕並/直列変換回路が、
〔4:1〕並/直列変換回路23に置き換え可能になる。As described above, by using the time slot conversion circuit 21, the [1: 4] serial / parallel conversion circuit and [16: 1] parallel / serial conversion circuit for each channel described in the prior art are
[4: 1] The parallel / serial conversion circuit 23 can be replaced.
また、このタイムスロット変換回路21は、その入力と出
力とを入れ換えることにより逆変換が可能であるので、
4ビット分離変換回路のタイムスロット変換回路として
用いることができる。Further, since the time slot conversion circuit 21 can perform inverse conversion by exchanging its input and output,
It can be used as a time slot conversion circuit of a 4-bit separation conversion circuit.
第3図は、入力8チャネルの4ビット多重変換回路を説
明する図である。第3図(a)はその全体構成であり、
第3図(b)はタイムスロット変換部の構成および入出
力される時系列データを示し、第3図(c)は4ビット
多重化信号の時系列データを示す。FIG. 3 is a diagram for explaining a 4-bit multiple conversion circuit with 8 input channels. FIG. 3 (a) shows the overall structure,
FIG. 3 (b) shows the configuration of the time slot converter and time series data to be input / output, and FIG. 3 (c) shows time series data of a 4-bit multiplexed signal.
図において、本実施例のタイムスロット変換部31は、第
2図(b)に示したタイムスロット変換回路21を基本モ
ジュールとし、それを2個(モジュール#1、モジュー
ル#2)用いた構成であり、第1表に示す各モジュール
の入力端子in1〜in4と入力チャネルch1〜ch8との対応関
係、および各モジュールの出力端子out1〜out4とタイム
スロット変換後のチャネルch1′〜ch8′との対応関係に
基づいて接続される。In the figure, the time slot conversion unit 31 of the present embodiment has a configuration in which the time slot conversion circuit 21 shown in FIG. 2B is used as a basic module and two of them (module # 1, module # 2) are used. Yes, the correspondence between the input terminals in1 to in4 of each module and the input channels ch1 to ch8 shown in Table 1, and the correspondence between the output terminals out1 to out4 of each module and the channels ch1 'to ch8' after time slot conversion Connected based on relationships.
タイムスロット変換部31をこのような構成にすることに
より、各チャネルch1′〜ch8′には第3図(b)に示す
時系列データを出力することができる。 By configuring the time slot converter 31 in this way, the time series data shown in FIG. 3B can be output to each of the channels ch1 'to ch8'.
多重化部は、本実施例では1段の〔8:1〕並/直列変換
回路により実現される。In the present embodiment, the multiplexing unit is realized by a single stage [8: 1] parallel / serial conversion circuit.
〔8:1〕並/直列変換回路33は、このチャネルch1′〜ch
8′の時系列データを入力し、8:1の並/直列変換処理を
行うことにより、第3図(c)に示す時系列データ(4
ビット多重化信号)を出力することができる。[8: 1] The parallel / serial conversion circuit 33 uses the channels ch1 ′ to ch
By inputting 8'time-series data and performing the 8: 1 parallel / serial conversion process, the time-series data (4
A bit multiplexed signal) can be output.
第4図は、入力16チャネルの4ビット多重変換回路を説
明する図である。第4図(a)はその全体構成であり、
第4図(b)はタイムスロット変換部の構成および入出
力される時系列データを示し、第4図(c)は4ビット
多重化信号の時系列データを示す。FIG. 4 is a diagram for explaining a 4-bit multiple conversion circuit having 16 channels of input. FIG. 4 (a) shows the overall structure,
FIG. 4 (b) shows the configuration of the time slot converter and time series data to be input / output, and FIG. 4 (c) shows time series data of a 4-bit multiplexed signal.
図において、本実施例のタイムスロット変換部41は、第
2図(b)に示したタイムスロット変換回路21を基本モ
ジュールとし、それを4個(モジュール#1〜#4)用
いた構成であり、第2表に示す各モジュールの入力端子
in1〜in4と入力チャネルch1〜ch16との対応関係、およ
び各モジュールの出力端子out1〜out4とタイムスロット
変換後のチャネルch1′〜ch16′との対応関係に基づい
て接続される。In the figure, the time slot conversion unit 41 of the present embodiment has a configuration in which the time slot conversion circuit 21 shown in FIG. 2B is used as a basic module and four modules (modules # 1 to # 4) are used. , Input terminals of each module shown in Table 2
Connection is established based on the correspondence between in1 to in4 and input channels ch1 to ch16, and the correspondence between output terminals out1 to out4 of each module and channels ch1 ′ to ch16 ′ after time slot conversion.
タイムスロット変換部41をこのような構成にすることに
より、各チャネルch1′〜ch16′には第4図(b)に示
す時系列データを出力することができる。 By configuring the time slot converter 41 in this way, the time series data shown in FIG. 4 (b) can be output to each of the channels ch1 'to ch16'.
多重化部は、本実施例では1段の〔16:1〕並/直列変換
回路により実現される。In the present embodiment, the multiplexing unit is realized by a single stage [16: 1] parallel / serial conversion circuit.
〔16:1〕並/直列変換回路43は、このチャネルch1′〜c
h16′の時系列データを入力し、16:1の並/直列変換処
理を行うことにより、第4図(c)に示す時系列データ
(4ビット多重化信号)を出力することができる。The [16: 1] parallel / serial conversion circuit 43 uses the channels ch1 ′ to c
By inputting time-series data of h16 'and performing a 16: 1 parallel / serial conversion process, the time-series data (4-bit multiplexed signal) shown in FIG. 4 (c) can be output.
第3図および第4図に示すように、多重化チャネル数が
増加した場合には、タイムスロット変換回路(基本モジ
ュール)21を追加し、入出力端子の最適化を行うことに
より容易に対応することができるので、新たな回路設計
は不要である。As shown in FIGS. 3 and 4, when the number of multiplexed channels is increased, a time slot conversion circuit (basic module) 21 is added and the input / output terminals are optimized to easily cope with it. Therefore, a new circuit design is unnecessary.
なお、4ビット分離変換回路においても同様である。The same applies to the 4-bit separation conversion circuit.
また、各並/直列変換回路(23,33,43)により構成され
る多重化部を多段構成(例えば、〔16:1〕並/直列変換
回路を〔4:1〕並/直列変換回路を5個2段で実現)す
る場合においても対応が容易である。In addition, the multiplexing unit configured by each parallel / serial conversion circuit (23, 33, 43) has a multi-stage configuration (for example, [16: 1] parallel / serial conversion circuit is changed to [4: 1] parallel / serial conversion circuit. It is easy to deal with the case where it is realized by two stages of five.
第5図は、入力8チャネルの4ビット多重変換回路の他
の構成例を説明する図である。ここでは、〔8:1〕並/
直列変換回路(第3図、33)により構成される多重化部
を7個の〔2:1〕並/直列変換回路を3段構成により実
現する例を示す。FIG. 5 is a diagram illustrating another configuration example of a 4-bit multiplex conversion circuit with 8 input channels. Here, [8: 1] average /
An example is shown in which the multiplexing unit constituted by the serial conversion circuit (33 in FIG. 3) is implemented by seven [2: 1] parallel / serial conversion circuits in a three-stage configuration.
第5図(a)はその全体構成であり、第5図(b)はタ
イムスロット変換部の構成および入出力される時系列デ
ータを示す。FIG. 5 (a) shows the overall configuration, and FIG. 5 (b) shows the configuration of the time slot conversion unit and the time series data to be input / output.
図において、本実施例のタイムスロット変換部51は、第
3図(b)に示したタイムスロット変換部31と同様の構
成であるが、第3表に示す各モジュールの入力端子in1
〜in4と入力チャネルch1〜ch8との対応関係、および各
モジュールの出力端子out1〜out4とタイムスロット変換
後のチャネルch1′〜ch8′との対応関係に基づいて接続
される。In the figure, the time slot conversion unit 51 of this embodiment has the same configuration as the time slot conversion unit 31 shown in FIG. 3B, but the input terminal in1 of each module shown in Table 3 is used.
To in4 and input channels ch1 to ch8, and the output terminals out1 to out4 of each module and the channels ch1 'to ch8' after time slot conversion are connected.
タイムスロット変換部51をこのような構成にすることに
より、各チャネルch1′〜ch8′には第5図(b)に示す
時系列データを出力することができる。 By configuring the time slot converter 51 in this way, the time series data shown in FIG. 5B can be output to each of the channels ch1 'to ch8'.
各段の〔2:1〕並/直列変換回路531〜537は、このチャ
ネルch1′〜ch8′の時系列データを入力し、各2:1の並
/直列変換処理を行うことにより、第3図(c)に示す
時系列データ(4ビット多重化信号)を出力することが
できる。Each stage [2: 1] parallel / serial conversion circuit 53 1 to 53 7, and inputs the time-series data of the channel Ch1'~ch8 ', the 2: by performing first the parallel / serial conversion, The time series data (4-bit multiplexed signal) shown in FIG. 3 (c) can be output.
このように、多重化部の構成を変更した場合でも、タイ
ムスロット変換部51の各基本モジュールの出力端子と各
チャネルch1′〜ch8′の接続を最適化することにより対
応をとることができる。また、4ビット分離変換回路に
おいても同様である。As described above, even when the configuration of the multiplexing unit is changed, it is possible to deal with it by optimizing the connection between the output terminal of each basic module of the time slot conversion unit 51 and each channel ch1 'to ch8'. The same applies to the 4-bit separation conversion circuit.
一般に、nビット多重変換回路のタイムスロット変換部
は、入力チャネル数N(Nはnの整数倍)に応じて、n
ビット多重化に対応するタイムスロット変換回路(基本
モジュール)をN/n個備え、その入出力端子の接続を最
適化することにより、容易に実現することができる。In general, the time slot conversion unit of the n-bit multiplex conversion circuit outputs n in accordance with the number of input channels N (N is an integer multiple of n).
This can be easily realized by providing N / n time slot conversion circuits (basic modules) compatible with bit multiplexing and optimizing the connection of the input / output terminals.
また、多重化部は、従来構成では直/並列変換回路およ
び〔nN:1〕並/直列変換回路が必要であったが、本発明
構成では、最大でも〔N:1〕並/直列変換回路があれが
十分である。Further, in the conventional configuration, the multiplexing unit required the serial / parallel conversion circuit and the [nN: 1] parallel / serial conversion circuit, but in the configuration of the present invention, at most the [N: 1] parallel / serial conversion circuit. That is enough.
さらに、第5図に示したように、高速動作が可能な〔2:
1〕並/直列変換回路を所定の段数重ねることにより、
同様の機能を持たせることも可能である。Furthermore, as shown in FIG. 5, high-speed operation is possible [2:
1] By stacking a predetermined number of parallel / serial conversion circuits,
It is also possible to have a similar function.
以下、8ビット(1バイト)多重変換回路におけるタイ
ムスロット変換回路(基本モジュール)について詳細に
説明する。Hereinafter, the time slot conversion circuit (basic module) in the 8-bit (1 byte) multiplex conversion circuit will be described in detail.
第6図は、入力8チャネルの8ビット多重変換回路を説
明する図である。第6図(a)はその全体構成であり、
第6図(b)はタイムスロット変換回路に入出力される
時系列データを示し、第6図(c)は8ビット多重化信
号の時系列データを示す。FIG. 6 is a diagram for explaining an 8-bit 8-bit multiplex conversion circuit of input. FIG. 6 (a) shows the overall structure,
FIG. 6 (b) shows time series data input / output to / from the time slot conversion circuit, and FIG. 6 (c) shows time series data of an 8-bit multiplexed signal.
ここに示すタイムスロット変換回路61は、8ビット多重
変換回路の基本モジュールであり、その機能は、第2図
に示した入力4チャネルの4ビット多重変換回路のタイ
ムスロット変換回路21と同様に説明される。The time slot conversion circuit 61 shown here is a basic module of an 8-bit multiplex conversion circuit, and its function is the same as that of the time slot conversion circuit 21 of the 4-bit input 4-channel multiplex conversion circuit shown in FIG. To be done.
タイムスロット変換回路61の各出力端子から出力される
各チャネルch1′〜ch8′の時系列データ(第6図
(b))は、〔8:1〕並/直列変換回路63で8:1の並/直
列変換処理を行うことにより、第6図(c)に示す時系
列データ(8ビット多重化信号)に変換することができ
る。Time series data of each channel ch1 'to ch8' (Fig. 6 (b)) output from each output terminal of the time slot conversion circuit 61 is 8: 1 in the [8: 1] parallel / serial conversion circuit 63. By performing the parallel / serial conversion process, the time series data (8-bit multiplexed signal) shown in FIG. 6C can be converted.
第7図は、8ビット多重化に対応するタイムスロット変
換回路61の一実施例構成を示すブロック図である。FIG. 7 is a block diagram showing the configuration of an embodiment of the time slot conversion circuit 61 corresponding to 8-bit multiplexing.
図において、入力チャネルch1の時系列データは、8分
岐されてそれぞれDフリップフロップ7111〜7118に入力
される。入力チャネルch2〜ch8の時系列データは、それ
ぞれ1ビット〜7ビットの遅延を与える遅延回路732〜7
38を介して、それぞれ8分岐されてDフリップフロップ
7121〜7128、…7181〜7188に入力される。In the figure, the time series data of the input channel ch1 is input is 8 branches to D flip-flop 71 11-71 18 respectively. The time series data of the input channels ch2 to ch8 are delay circuits 73 2 to 7 7 each of which delays 1 bit to 7 bits.
D flip-flops, each of which is branched into 8 via 3 8
71 21 to 71 28 , ... 71 81 to 71 88 are input.
各チャネル対応のDフリップフロップ群のそれぞれ第一
のDフリップフロップ7111、7121、…、7181の出力は、
論理和回路751に入力される。また、各第二のDフリッ
プフロップ7112、7122、…7182の出力は論理和回路752
に入力され、以下同様に各第八のDフリップフロップ71
18、7128、…7188の出力は論理和回路758に入力され
る。The outputs of the first D flip-flops 71 11 , 71 21 , ..., 71 81 of the D flip-flop group corresponding to each channel are
Input to the OR circuit 75 1 . The outputs of the second D flip-flops 71 12 , 71 22 , ... 71 82 are OR circuits 75 2
To the eighth D flip-flop 71 and so on.
The outputs of 18 , 71 28 , ... 71 88 are input to the OR circuit 75 8 .
各論理和回路751〜757の出力データは、それぞれ7ビッ
ト〜1ビットの遅延を与える遅延回路771〜777を介し
て、それぞれチャネルch1′〜ch7′に出力される。論理
和回路758の出力データはチャネルch8′に出力される。Output data of the OR circuit 75 1 to 75 7, via a delay circuit 77 1 to 77 7 to give each 7-bit to 1-bit delay, are respectively outputted to the channel ch1'~ch7 '. The output data of the logical sum circuit 75 8 is output to the channel ch8 '.
制御信号発生回路79は、基準クロックclkの入力に応じ
て順次シフトした制御信号(クロック)〜を出力す
る。The control signal generation circuit 79 outputs control signals (clocks) that are sequentially shifted according to the input of the reference clock clk.
制御信号は、Dフリップフロップ7111、7128、…7182
のクロック端子Cおよび一つ前のクロックでデータをラ
ッチするDフリップフロップ7118、7127、…7181のリセ
ット端子Rに入力される。The control signals are D flip-flops 71 11 , 71 28 , ... 71 82
, And the reset terminal R of the D flip-flops 71 18 , 71 27 , ... 71 81 which latches the data at the immediately preceding clock.
制御信号は、Dフリップフロップ7112、7121、…7183
のクロック端子Cおよび制御信号でデータをラッチす
るDフリップフロップ7111、7128、…7182のリセット端
子Rに入力される。The control signals are D flip-flops 71 12 , 71 21 , ... 71 83
, And the reset terminal R of the D flip-flops 71 11 , 71 28 , ... 71 82 for latching data with the control signal.
以下同様に、制御信号は、Dフリップフロップ7118、
7127、…7181のクロック端子Cおよび制御信号でデー
タをラッチするDフリップフロップ7117、7126、…7188
のリセット端子Rに接続される。Similarly, the control signal is the D flip-flop 71 18 ,
71 27 , ... 71 81 D flip-flop for latching data with the clock terminal C and control signal 71 17 , 71 26 , ... 71 88
Connected to the reset terminal R of.
ここで、第7図および第8図を用いて、8ビット多重変
換回路に用いられるタイムスロット変換回路61の動作に
ついて説明する。Here, the operation of the time slot conversion circuit 61 used in the 8-bit multiplex conversion circuit will be described with reference to FIGS. 7 and 8.
各入力チャネルch1〜ch8の時系列データ(第8図
(a))は、遅延回路732〜738介して、それぞれ0〜7
ビットの遅延が与えられる(第8図(b))。Time-series data (Figure 8 (a)) of each input channel ch1~ch8 through delay circuit 73 2-73 8, respectively 0-7
A bit delay is given (Fig. 8 (b)).
制御信号は、Dフリップフロップ7111、7128、…7182
に各時系列データをラッチさせることにより、論理和回
路751には入力チャネルch1の時系列データ1-1が出力さ
れる。以下同様に、制御信号は、Dフリップフロップ
7118、7127、…7181に各時系列データをラッチさせるこ
とにより、論理和回路751には時系列データ8-1が出力さ
れ、論理和回路752には時系列データ7-2が出力され、同
様にして論理和回路758には時系列データ1-8が出力され
る。The control signals are D flip-flops 71 11 , 71 28 , ... 71 82
The time series data 1-1 of the input channel ch1 is output to the OR circuit 75 1 by latching each time series data in the. Similarly, the control signal is the D flip-flop.
71 18, 71 27, ... 71 by latches each time series data 81, series data 8-1 is output when the OR circuit 75 1, time-series data 7-2 to the OR circuit 75 2 There is output and output time series data 1-8 to the OR circuit 75 8 in the same manner.
すなわち、各入力チャネルch1〜ch8の時系列データの1
ビット目(1-1、2-1、…、8-1)は、論理和回路751から
順次出力される。以下同様に、各入力チャネルch1〜ch8
の時系列データのkビット目(1-k、2-k、…、8-k)
は、論理和回路75kからK−1ビット遅れて順次出力さ
れる(第8図(c))。That is, 1 of the time series data of each input channel ch1 to ch8
Bits (1-1, 2-1, ..., 8-1) are sequentially output from the OR circuit 75 1 . Similarly, for each input channel ch1 to ch8
Bit of the time series data of (1-k, 2-k, ..., 8-k)
Are sequentially output from the OR circuit 75k with a delay of K-1 bits (FIG. 8 (c)).
各論理和回路751〜758から出力される時系列データ(第
8図(c)は、各遅延回路771〜777を介して、それぞれ
7〜0ビットの遅延が与えられることにより位相が合わ
せられ、タイムスロット変換された時系列データ(ch
1′〜ch8′)として完成させることができる(第8図
(d))。Time series data output from the OR circuit 75 1 to 75 8 (Figure 8 (c), the phase by through each delay circuit 77 1 to 77 7, given each 7-0 bit delay Time series data (ch
1'-ch8 ') can be completed (Fig. 8 (d)).
なお、本発明のnビット多重分離変換回路に必要なタイ
ムスロット変換回路(基本モジュール)は、以上説明し
た構成により実現することができるが、第7図に示した
回路構成および第8図に示した変換手順に限定されるも
のではない。The time slot conversion circuit (basic module) required for the n-bit demultiplexing / conversion circuit of the present invention can be realized by the above-described structure. However, the circuit structure shown in FIG. 7 and that shown in FIG. The conversion procedure is not limited to the above.
最後に、入力64チャネルの8ビット多重変換回路および
8ビット分離変換回路について、その概略構成図を第9
図に示す。Finally, a schematic block diagram of an 8-bit multiplex conversion circuit and an 8-bit separation conversion circuit with 64 input channels is shown in
Shown in the figure.
第9図において、8ビット多重変換回路のタイムスロッ
ト変換部91には、第6図(b)、第7図で示したタイム
スロット変換回路61を基本モジュールとして、それを8
個(モジュール#1〜#8)用いた構成である。また、
その多重化部93は、9個の〔8:1〕並/直列変換回路931
〜939を2段構成する。In FIG. 9, the time slot conversion unit 91 of the 8-bit multiplex conversion circuit uses the time slot conversion circuit 61 shown in FIG. 6 (b) and FIG. 7 as a basic module.
This is a configuration using individual pieces (modules # 1 to # 8). Also,
The multiplexer 93 includes nine [8: 1] parallel / serial conversion circuits 93 1
93 9 to configure a two-stage.
したがって、タイムスロット変換部91は、第4表に示す
各モジュールの入力端子in1〜in8と入力チャネルch1〜c
h64との対応関係、および各モジュールの出力端子out1
〜out8とタイムスロット変換後のチャネルch1′〜ch6
4′との対応関係に基づいて接続することにより、入力6
4チャネルの8ビットの多重変換を行うことができる。Therefore, the time slot conversion unit 91 uses the input terminals in1 to in8 and the input channels ch1 to c of each module shown in Table 4.
Correspondence with h64 and output terminal out1 of each module
~ Out8 and channel ch1 '~ ch6 after time slot conversion
Input 6 by connecting based on the correspondence with 4 '
It is possible to perform 4-bit 8-bit multiplex conversion.
また、8ビット分離変換回路の分離化部95は、9個の
〔1:8〕直/並列変換回路951〜959を2段構成し、タイ
ムスロット変換部91と同様のタイムスロット変換部97を
構成することにより、同様に8ビット分離変換回路を実
現することができる。 Also, 8-bit separation conversion circuit of the separation unit 95, nine [1: 8] S / P conversion circuit 95 1 to 95 9 constitute two stages, similar to time slot conversion unit 91 time-slot converter unit By configuring 97, an 8-bit separation conversion circuit can be similarly realized.
上述したように、本発明によれば、タイムスロット変換
回路を設けることにより、多重化ビット数あるいは入力
チャネル数が大きく変更になった場合にも、多重化部の
速度に応じて高速動作させることができる。As described above, according to the present invention, by providing the time slot conversion circuit, even if the number of multiplexed bits or the number of input channels is significantly changed, the high speed operation can be performed according to the speed of the multiplexing unit. You can
また、各部を制御する制御回路の構成も簡単にすること
ができる。In addition, the configuration of the control circuit that controls each unit can be simplified.
さらに、入力チャネル数あるいは多重化部(分離化部)
の段数を変更した場合には、多重化ビット数に対応する
タイムスロット変換回路(基本モジュール)を追加し、
またそ入出力端子とチャネルとを最適化することによ
り、容易にかつ柔軟に対応させることができる。Furthermore, the number of input channels or the multiplexing unit (separation unit)
When the number of stages of is changed, a time slot conversion circuit (basic module) corresponding to the number of multiplexed bits is added,
Further, by optimizing the input / output terminal and the channel, it is possible to easily and flexibly correspond.
第1図…本発明の原理構成を示すブロック図。 第2図…入力4チャネルの4ビット多重変換回路を説明
する図。 第3図…入力8チャネルの4ビット多重変換回路を説明
する図。 第4図…入力16チャネルの4ビット多重変換回路を説明
する図。 第5図…入力8チャネルの4ビット多重変換回路の他の
構成例を説明する図。 第6図…入力8チャネルの8ビット多重変換回路を説明
する図。 第7図…8ビット多重化に対応するタイムスロット変換
回路の一実施例構成を示すブロック図。 第8図…タイムスロット変換回路の動作を説明する図。 第9図…入力64チャネルの8ビット多重変換回路の構成
例を示すブロック図。 第10図…1段の並/直列変換回路により実現される場合
の入力Nチャネルのnビット多重変換回路を説明する
図。 第11図…複数段の並/直列変換回路により実現される場
合の入力Nチャネルのnビット多重変換回路を説明する
図。 21……タイムスロット変換回路 31、41、51、61……タイムスロット変換部 23……〔4:1〕並/直列変換回路(多重化部) 33、43、53、63、……〔8:1〕並/直列変換回路(多重
化部) 71……Dフリップフロップ 73……遅延回路 75……論理和回路 77……遅延回路 91、97……タイムスロット変換回路 93……多重化部 95……分離化部 101……〔1:n〕直/並列変換回路 103……〔nN:1〕並/直列変換回路 111、112、113……nビット多重変換部 115……〔1:mn〕直/並列変換回路 117……〔nN:1〕並/直列変換回路FIG. 1 is a block diagram showing the basic configuration of the present invention. FIG. 2 is a diagram for explaining a 4-bit multiple conversion circuit with four input channels. FIG. 3 is a diagram for explaining a 4-bit multiple conversion circuit with 8 input channels. FIG. 4 is a diagram for explaining a 4-bit multiple conversion circuit with 16 input channels. FIG. 5 is a diagram for explaining another configuration example of a 4-bit multiple conversion circuit with 8 input channels. FIG. 6 is a diagram for explaining an 8-bit input 8-channel multiplex conversion circuit. FIG. 7: A block diagram showing the configuration of an embodiment of a time slot conversion circuit compatible with 8-bit multiplexing. FIG. 8 is a diagram for explaining the operation of the time slot conversion circuit. FIG. 9 is a block diagram showing an example of the configuration of an input 64-channel 8-bit multiplex conversion circuit. FIG. 10 is a diagram for explaining an input N-channel n-bit multiplex conversion circuit when it is realized by a single-stage parallel / serial conversion circuit. FIG. 11 is a diagram for explaining an input N-channel n-bit multiplex conversion circuit when it is realized by a plurality of stages of parallel / serial conversion circuits. 21 …… Time slot conversion circuit 31, 41, 51, 61 …… Time slot conversion unit 23 …… [4: 1] Parallel / serial conversion circuit (multiplexing unit) 33, 43, 53, 63, …… [8 : 1] Parallel / serial conversion circuit (multiplexing unit) 71 …… D flip-flop 73 …… Delay circuit 75 …… OR circuit 77 …… Delay circuit 91, 97 …… Time slot conversion circuit 93 …… Multiplexing unit 95 …… Separation unit 101 …… [1: n] Serial / parallel conversion circuit 103 …… [nN: 1] Parallel / serial conversion circuit 111, 112, 113 …… n-bit multiple conversion unit 115 …… [1: mn] serial / parallel conversion circuit 117 …… [nN: 1] parallel / series conversion circuit
Claims (3)
をnビットごとに多重化するnビット多重変換回路にお
いて、 nチャネルの各入力信号のi番目(i≦n)の各ビット
をi番目のチャネルの出力信号とするタイムスロット入
れ換えをnビット単位で行い、新たなnチャネルの信号
系列に変換するタイムスロット変換回路と、 この新たなnチャネルの信号を入力し、n対1の多重化
を行う多重化部と を備えたことを特徴とするnビット多重変換回路。1. An n-bit multiplex conversion circuit for multiplexing input signals of n channels (n is a positive integer) every n bits, wherein each i-th (i ≦ n) bit of each input signal of n channels Is performed as an output signal of the i-th channel in n-bit units, and a time-slot conversion circuit for converting into a new n-channel signal sequence and this new n-channel signal are input, and n: 1 An n-bit multiplex conversion circuit, comprising:
をnビットごとに多重化するnビット多重変換回路にお
いて、 特許請求の範囲第(1)項に記載のタイムスロット変換
回路をN/n個有し、各タイムスロット変換回路ごとに所
定のチャネル対応をとり、それぞれのタイムスロット入
れ換えをnビット単位で行い、新たなNチャネルの信号
系列に変換するタイムスロット変換部と、 この新たなNチャネルの信号を入力し、N対1の多重化
を行う多重化部と を備えたことを特徴とするnビット多重変換回路。2. An n-bit multiplex conversion circuit for multiplexing an input signal of N (N is an integer multiple of n) channels every n bits, wherein the time slot conversion circuit according to claim (1) is used. A time slot conversion unit which has N / n number of times, each time slot conversion circuit corresponds to a predetermined channel, each time slot is exchanged in units of n bits, and is converted into a new N channel signal sequence, An n-bit multiplex conversion circuit comprising: a multiplexer for inputting a new N-channel signal and performing N-to-1 multiplexing.
をnビットごとに分離化するnビット分離変換回路にお
いて、 1対Nの分離化を行う分離化部と、 特許請求の範囲第(1)項に記載のタイムスロット変換
回路をN/n個有し、入出力を入れ換えることによりその
逆変換を行い、もとのNチャネルの信号系列に変換する
タイムスロット変換部と を備えたことを特徴とするnビット分離変換回路。3. An n-bit separation conversion circuit for separating an input signal of N (N is an integer multiple of n) channels for every n bits, and a separation unit for performing a 1-to-N separation. A time slot conversion unit that has N / n time slot conversion circuits described in the item (1), performs reverse conversion by switching inputs and outputs, and converts the original N channel signal sequence. An n-bit separation conversion circuit characterized by the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11292789A JPH077936B2 (en) | 1989-05-02 | 1989-05-02 | n-bit demultiplexing conversion circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11292789A JPH077936B2 (en) | 1989-05-02 | 1989-05-02 | n-bit demultiplexing conversion circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02291737A JPH02291737A (en) | 1990-12-03 |
JPH077936B2 true JPH077936B2 (en) | 1995-01-30 |
Family
ID=14598974
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11292789A Expired - Lifetime JPH077936B2 (en) | 1989-05-02 | 1989-05-02 | n-bit demultiplexing conversion circuit |
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Country | Link |
---|---|
JP (1) | JPH077936B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ZA965340B (en) | 1995-06-30 | 1997-01-27 | Interdigital Tech Corp | Code division multiple access (cdma) communication system |
US6973579B2 (en) | 2002-05-07 | 2005-12-06 | Interdigital Technology Corporation | Generation of user equipment identification specific scrambling code for the high speed shared control channel |
-
1989
- 1989-05-02 JP JP11292789A patent/JPH077936B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02291737A (en) | 1990-12-03 |
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