JPH0772983B2

JPH0772983B2 - デイジタル信号再生装置

Info

Publication number: JPH0772983B2
Application number: JP60291783A
Authority: JP
Inventors: 久芳森脇
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-12-24
Filing date: 1985-12-24
Publication date: 1995-08-02
Anticipated expiration: 2010-08-02
Also published as: JPS62150943A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、回転ヘッドによりオーディオPCM信号等の
ディジタル信号を磁気テープから再生するのに適用され
るディジタル信号再生装置に関する。

〔発明の概要〕

この発明は、所定長のデータ区間の前にPLLの引き込み
のためのプリアンブル区間が付加され、データ区間がブ
ロック毎に誤り検出符号により符号化されたディジタル
信号再生装置において、ブロック毎に挿入されたマーカ
ーを検出することによって誤り検出信号の復号動作を開
始するスタート信号を形成し、プリアンブル区間の検出
より前のタイミングで発生したスタート信号による信号
処理を無効にすることにより、誤り検出の誤動作を防止
するようにしたものである。

〔従来の技術〕

磁気テープの幅が8mmで、小型のテープカセットを使用
するVTR（所謂8mmVTR）は、ディジタルオーディオ信号
（PCM信号と称する）の記録／再生が規格化されてい
る。この8mmVTRのPCM信号の誤り訂正符号として、特開
昭58−198935号公報に記載されているものが提案されて
いる。この誤り訂正符号は、ビデオ信号の１フィールド
と対応するPCM信号にクロスインターリーブ方式で２つ
の系列によって誤り訂正符号の符号化がされると共に、
記録されるデータの順序の10ワードのデータ及び１ワー
ドのアドレスからなるブロック毎にCRC符号（巡回コー
ドを用いた誤り検出符号の一つ）の符号化がされるもの
である。このブロックの先頭に同期用に、特定のビット
パターンのマーカーが付加されている。再生回路では、
このマーカーを検出することにより、CRC符号の演算器
が動作を開始して、ブロック毎にエラーの有無が検出さ
れる。

8mmVTRでは、FM変調されたオーディオ信号を記録ビデオ
信号と共に、傾斜トラックに記録する方式が標準方式と
されている。また、オプションとしてトラックの端部に
PCM信号の専用の領域が設けられている。従って、PCM信
号は、１フィールド中の先頭の一部の区間に含まれるよ
うに、間欠的に再生されるものとなる。PCM信号の専用
の領域の始端には、全て“1"のデータからなる3H（H:1
水平区間）の長さのプリアンブル区間が設定されてい
る。8mmVTRでは、変調方式としてバイフェーズ変調が採
用されているので、全て“1"のデータは、例えば5.8MHz
の周波数のパルス信号となる。

このプリアンブル区間の再生信号にPLLがロックするよ
うに、毎フィールドPLLが引き込み動作を行いPLLによ
り、再生データを抽出するためのクロックが生成され
る。PLLが引き込み時に再生されるディジタルデータ
は、全く信頼できないもので、PLLがロックして初めて
再生データとして処理することができる。

〔発明が解決しようとする問題点〕

従来の8mmVTRでは、再生PLLの引き込み時に全くランダ
ムなデータが再生されるために、この期間でプリアンブ
ル区間のデータの一部がマーカーとして誤って検出され
ることがある。この誤検出により、CRCコードによる誤
り検出動作がスタートしてしまう。しかし、プリアンブ
ル区間で誤り検出動作を行うことは、全く無意味であ
り、また、この誤り検出動作の結果が間違えた訂正の原
因となり、スクラッチノイズの発生等、再生音の品質が
損なわれる。

従って、この発明の目的は、PLLの引き込み時のマーカ
ーの誤検出により、エラー検出動作が誤ることを防止す
るようにしたディジタル信号再生装置を提供することに
ある。

〔問題点を解決するための手段〕

この発明は複数のブロックよりなる所定長のデータ区間
の前にPLLに引き込みのためのプリアンブル区間が付加
され、データ区間がブロック毎に誤り検出符号により符
号化されたディジタル信号が斜めのトラックに記録され
た磁気テープを再生するディジタル信号再生装置におい
て、ブロック毎に挿入された同期用マーカー信号を検出し、
誤り検出符号の復号動作を開始する開始手段と、プリアンブル区間を検出する第１の検出手段と、開始手段の出力信号が第１の検出手段からの検出信号よ
りも前で発生したことを検出する第２の検出手段と、第２の検出手段の出力が得られた場合には復号動作を無
効にする無効手段とを備えたことを特徴とするディジタ
ル信号再生装置である。

〔作用〕

プリアンブル区間には、“1"のデータのみが連続して記
録されている。このプリアンブル区間がプリアンブル検
出回路６により検出される。また、再生データ中のデー
タ区間53の誤り検出符号のブロック（CRCブロック）の
先頭に付加されているマーカーが検出されることによ
り、CRC演算を開始させるためのスタート信号が形成さ
れる。プリアンブル区間で、PLLがロックする迄には、C
RC演算の結果として誤ったものが発生する場合がある。
再生データの各ワードのエラーの有無を示すポインタが
CRC演算により形成され、RAMに記憶される。しかしなが
ら、上述のように間違えたCRC演算の結果は、プリアン
ブル検出信号より前に発生するので、この場合には、CR
C演算の結果が無効なものとして処理される。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この実施例の説明は、以下の順序に従ってなされ
る。

a.8mmVTRのヘッド及びテープ系とトラックパターン b.再生回路の全体の構成 c.RAMの制御動作 d.プリアンブル検出回路６及びエリアポインタ生成回路
７ e.変形例 a.8mmVTRのヘッド及びテープ系とトラックパターン第１図において、１で示す入力端子に、8mmVTRの再生信
号中の再生PCM信号が供給される。図示せずも、再生信
号中のビデオ信号成分は、FM変調された輝度信号と低域
キャリア周波数に周波数変換された搬送色信号とに分離
され、FM復調及び周波数変換の処理が夫々され、輝度信
号及び搬送色信号が加算されることにより再生カラービ
デオ信号が得られる。

第３図は、この一実施例のヘッド及びテープ系の配置関
係を示す。第３図において、42はフレーム周波数（NTSC
方式の場合で1800rpm）で回転するドラムを示し、180゜
の角間隔でもって回転ヘッド41A及び41Bがドラム42に取
り付けられている。回転ヘッド41A及び41Bの夫々の磁気
ギャップの延長方向が異ならされており、隣接トラック
からのクロストークをアジマスロスにより抑圧できる構
成とされている。ドラム42の周面に8mm幅の磁気テープ4
3が斜めに巻き付けられた状態で一定の速度で走行す
る。磁気テープ43の巻き付け角θ（＝θ１＋θ２）は、
例えば221゜（＝185゜＋36゜）とされている。磁気テー
プ43の巻き付け角θの中で、θ１の範囲がビデオ領域と
され、回転ヘッド41A及び41Bのスキャンがオーバーラッ
プするθ２の範囲がPCM領域とされている。

磁気テープ43には、第４図に示すように、回転ヘッド1A
及び1Bにより交互に傾斜したトラックが形成される。回
転ヘッド41Aが磁気テープ43の走査を開始する始端部にP
CM領域44Aが形成され、次に、ビデオ領域45Aが形成され
る。同様に回転ヘッド41Bにより、PCM領域44B及びビデ
オ領域45Bが形成される。ビデオ領域45A,45Bの中の巻き
付け角180゜と対応する領域に信号（FM変調輝度信号,FM
変調オーディオ信号，自動トラッキング制御用パイロッ
ト信号）が記録される。PCM領域44A,44BにPCM信号が記
録される。

上述のPCM領域44A,44Bのトラックフォーマットは、第５
図により詳細に示されている。同図において、回転ヘッ
ド41A或いは41Bが磁気テープ43に対接し始める右側か
ら、まず先端部にヘッドの回転角で５゜分は突入部51と
され、この突入部51の後半の2.06゜（ビデオ信号の3H
（Ｈは水平期間）分に相当）の期間は後続するPLLのラ
ンインのためのプリアンブル52とされる。このプリアン
ブル52に続いてPCMデータの記録エリア53が26.32゜にわ
たって設けられる。このPCMデータの記録エリア53に続
く2.06゜（3H）の期間はアフターレコーディング時の記
録位置ずれ等に対するバックマージンとなるポストアン
ブル54とされ、その後の2.62゜は、ビデオ領域45A或い
は45BとPCM領域44A或いは44Bとのガード部55とされる。
そしてこのカード部55に続いて１フィールド分のビデオ
信号が記録されるビデオ領域45A,45Bが180゜にわたって
設けられる。

また、8mmVTRでは、PCM信号のみを記録するマルチPCMの
フォーマットが規格化されている。マルチPCMの場合に
は、221゜の巻き付け角の中で、終端の５゜の区間を除
く216゜の区間が36゜づつの６個の区間に分割される。
この６個の区間は、ヘッド走査方向の順序に従って、チ
ャンネル1,チャンネル2,・・・，チャンネル６と称され
る。１個の区間は、第５図に示されるものと同じフォー
マットを有している。

8mmVTRでは、１フィールド分のPCM信号即ちPCM領域44A,
44Bに記録されるデータを単位として誤り訂正符号の符
号化処理及び復号処理がなされる。第６図は、データの
２次元配列を示しており、水平方向の各行に含まれるデ
ータが順にQ,W0,W1,W2,W3,P,W4,W5,W6,W7と表されてい
る。この各行には、132個のデータが含まれている。従
って、各々が８ビットのデータが（10×132）のマトリ
クス状に配列される。このデータ中には、１フィールド
分のステレオPCM信号と制御用の６個のデータとが含ま
れる。

上述のデータ配列は、垂直方向の各列がブロックと称さ
れる。第６図において、黒いドットで示す９個のデータ
により、パリティデータＰを含む一方のパリティ符号系
列が形成され、白いドットで示す10個のデータにより、
パリティデータＰ及びＱを含む他方のパリティ符号系列
が形成される。ポリティデータＰを含む一方のパリティ
符号の系列は、15ブロック又は14ブロック離れたブロッ
クに含まれるデータから形成される。パリティデータＰ
及びＱを含む他方のパリティ符号系列は、等しく12ブロ
ックずつ離れたブロックに含まれるデータから形成され
る。１つの２次元配列中の各データは、異なる２つのパ
リティ符号系列に含まれる。

更に、（Q,W0,・・・W6,W7）からなるブロック毎に16ビ
ットのCRCコード（巡回コードを用いた誤り検出コード
の一種）が付加される。このCRCコードによって、ブロ
ック毎の誤りの有無が検出される。単純パリティを使用
しているために、１個の符号系列中にCRCチェックによ
り誤りがあるとされたデータが１個の場合には、誤りの
訂正可能である。復号時に、パリティデータＰを含む符
号系列に関しての復号とパリティデータＰ及びＱを含む
符号系列に関しての復号とを繰り返して行うことによ
り、誤りの訂正能力が向上する。

エラー訂正符号の符号化処理がなされたデータは、最初
のブロックから、第132番目のブロック迄順に記録され
る。記録される各ブロックの先頭には、同期用の３ビッ
トのマーカー及び８ビットのブロックアドレスを示すア
ドレスコードが付加される。上述の誤り訂正符号によっ
て訂正することができない誤りデータは、その前後に夫
々位置する正しいデータの平均値によって置き換えられ
る。

b.再生回路の全体の構成第１図において、２で示すPLLに再生信号が供給され、P
LL2によって再生データと同時したクロックが生成され
る。このクロックによって、再生側のデータ処理がなさ
れる。再生信号がマーカー検出回路３及び復調回路４に
供給される。

復調回路４は、バイフェーズ変調された信号をNRZ波形
の信号に復調するためのもので、復調回路４の出力信号
がCRC演算回路５及びプリアンブル検出回路６に供給さ
れる。このCRC演算回路５には、マーカー検出回路３か
ら、マーカーを検出する毎に発生するスタート信号が供
給され、このスタート信号と同期してCRCブロックの１
ブロックをCRC演算回路５が取り込み、CRC演算がなされ
る。CRC演算の結果即ち、そのブロックのデータのエラ
ーの有無を示すCRCポインタがエリアポインタ生成回路
７に供給される。

CRC演算がなされた再生PCM信号がスイッチ回路８の入力
端子9Aを介して例えば64Kビットの容量を持つRAM106に
供給される。１フィールド分のPCM信号のデータ量は、
約16Kビットであるため、RAM10には、４つのメモリーエ
リアを確保することができる。プリアンブル検出回路６
とエリアポインタ生成回路７とによって、後述のよう
に、エリアポインタが生成される。このエリアポインタ
は、上述のRAM10のメモリーエリアを指定する２ビット
のエリアポインタを発生する。

スイッチ回路８は、RAM10にPCM信号を書き込む場合に入
力端子9Aが選択され、RAM10に書き込まれたPCM信号を訂
正回路12により、エラー訂正する時に入力端子9Cが選択
され、訂正されたPCM信号をRAM10から読み出し、補間回
路13に送出する時に入力端子9Bが選択される。第１図で
は、簡単のため、１個のスイッチ回路８のみが示されて
いるがRAM10の４個のメモリーエリアの各々に関してス
イッチ回路８と同様のスイッチ回路が設けられている。
つまり、RAM10の一つのメモリーエリアにPCM信号が書き
込まれて、訂正処理を受けている期間と、他のメモリー
エリアから、訂正されたPCM信号が補間回路13に送出さ
れる期間とが重複する。

RAM10のアドレスは、アドレス生成回路11から発生す
る。RAM10の書き込みアドレスは、CRCブロックの各々に
付加されているブロックアドレスに基づいて発生し、読
み出しアドレスは、基準クロックから形成される。RAM1
0の各メモリーエリアには、第６図に示すようにPCM信号
及びパリティが書き込まれると共に、各ワードに対応す
るCRCポインタが書き込まれる。補間回路13では、エラ
ー訂正できないワードの前後の夫々に位置する正しいワ
ードの平均値によって補間される。補間回路13の出力信
号がD/Aコンバータ14によってアナログ信号に変換さ
れ、出力端子15に取り出される。

c.RAMの制御動作 RAM10は、エリアポインタ生成回路７からのエリアポイ
ンタによって、第７図に示すように制御される。第７図
において、0,1,2,3の夫々は、RAM10のエリアを区別する
ための番号である。第７図Ａは、CRC演算即ち、エラー
検出動作及びエラー訂正動作を行うRAM10のメモリーエ
リアを示している。CRC演算回路５から出力される再生
データ及びCRCポインタがRAM10に書き込まれる検出処理
EDがされ、次ぎにRAM10から再生データ及びCRCポインタ
を読み出して、訂正処理ECがされる。第７図Ａに示すエ
リアポインタによって、これらの検出処理ED及び訂正処
理ECがされるメモリーエリアが指定される。

PLL2の引き込み時のエラーがあった場合には、このエラ
ーがRAM10への書き込み時に除去される。つまり、メモ
リーエリアｎへ再生データを書き込む時に、PLL引き込
み時のエラーが検出されると、このメモリーエリアへの
書き込みが停止され、メモリーエリア（ｎ＋１）への書
き込みに移行する。第７図に示す例では、RAM10のメモ
リーエリア１に再生データ及びCRCポインタを書き込ん
でいる途中で第７図Ｂに示すタイミングでPLL2の引き込
み時のエラーが検出され、そのため、メモリーエリア２
にデータを書き込むように、エリアポインタが変更され
ている。

第７図ｃには、RAM10から読みだされたデータが補間回
路13へ送出される送出処理DOを行うメモリーエリアに関
してのメモリーポインタが示されている。第７図Ａ及び
第７図Ｃに示されるエリアポインタによって、RAM10の
４個のメモリーエリアは、第７図Ｄに示されるように、
検出処理ED,訂正処理EC及び送出処理DOを行う。上述の
ように、メモリーエリア１への書き込み途中でPLLの引
き込み時のエラーが検出されると、メモリーエリア１に
途中まで書き込まれたデータ（第７図Ｄにおいて斜線で
示す）が無効とされ、メモリーエリア２に有効なデータ
が書き込まれる。従って、検出処理ED及び訂正処理EC
は、メモリーエリア０でされた次には、メモリーエリア
２によりなされる。

d.プリアンブル検出回路６及びエリアポインタ生成回路
７上述のように、RAM10のエリアポインタを発生させるた
めのプリアンブル検出回路６及びエリアポインタ生成回
路７について、第２図，第８図及び第９図を参照して説
明する。

プリアンブル検出回路６は、第２図に示すように、カウ
ンタ21と、カウンタ21の７ビットの出力が供給されるデ
コーダ22と、デコーダ22の出力によりセットされ、端子
26からフィールド切替パルスでリセットされるRSフリッ
プフロップ23とにより構成される。カウンタ21のクリア
端子には、復調回路４からの復調データが供給され、そ
のクロック入力端子には、ビットクロックが供給され
る。

１つのCRCブロックは、３ビットのマーカーと、８ビッ
トのアドレスと、80ビットのPCM信号及びパリティと、1
6ビットのCRCコードとの計107ビットにより構成されて
いる。従って、この例では、107ビット以上、プリアン
ブルパターン（即ち、全てのビットが“1"）が続いてい
る区間をプリアンブルとして検出する。カウンタ21は、
データが“1"の間、ビットクロックをアップカウント
し、デコーダ22は、計数された“1"が107個連続する時
に、デコードパルスを出力する。このデコーダ22からの
デコードパルスがプリアンブル検出信号となる。RSフリ
ップフロップ23は、デコーダ22の出力を端子26からフィ
ールド切替パルスが供給される迄の間、ホールドするた
めのものである。

エリアポインタ生成回路７に設けられたRSフリップフロ
ップ27のセット端子には、端子30からのCRC演算結果を
示すCRCパルスが供給される。このCRCパルスがエラー無
しの時に、ローレベルとなると、RSフリップフロップ27
がセットされる。RSフリップフロップ27は、ORゲート31
の出力によってリセットされる。ORゲート31には、プリ
アンブル検出回路６のRSフリップフロップ23の出力
（）及びフィールド切替パルスが供給される。従っ
て、RSフリップフロップ27は、CRCパルスのホールドを
行うと共に、フィールド切替がされる毎にリセットされ
る。

RSフリップフロップ27の出力パルス及びデコーダ22のデ
コードパルスがORゲート32に供給される。ORゲート32の
出力及びフィールド切替パルスがNANDゲート33に供給さ
れる。このNANDゲート33の出力が２ビットのカウンタ28
のクロック入力端子に供給される。カウンタ28の２ビッ
トの出力が２ビットのＤフリックフロップ29に供給され
ると共に、出力端子35に取り出される。このＤフリップ
フロップ29のクロック入力端子には、インバータ34で反
転されたフィールド切替パルスが供給される。Ｄフリッ
プフロップ29の出力が出力端子36に取り出される。

出力端子35及び36の夫々には、RAM10のメモリーエリア
を指定するエリアポインタが取り出される。一方の出力
端子35に得られるエリアポインタは、検出処理ED及び訂
正処理ECを行うメモリーエリアを指定するためのもので
ある（第７図Ａ参照）。他方の出力端子36に得られるエ
リアポインタは、送出処理DOを行うメモリーエリアを指
定するためのものである。Ｄフリップフロップ29の入力
側に得られるエリアポインタの番号をｎとすると、その
出力側に得られるエリアポインタの番号が（ｎ−１）と
なる。

上述のプリアンブル検出回路６及びエリアポインタ生成
回路７の動作を第８図及び第９図を参照して説明する。

第８図Ａに示すフィールド切替パルスにより、カウンタ
21がクリアされ、その後、カウンタ21がビットクロック
を計数し、連続して“1"を107ビット計数すると第８図
Ｂに示すプリアンブル検出信号としてのデコードパルス
がデコーダ22から発生する。RSフリップフロップ23は、
フィールド切替パルスによってリセットされ、デコード
パルスによりセットされるので、その出力は、第８図
Ｄに示すものとなる。

また、第８図Ｃにおいて、破線矢印で示すタイミングで
マーカー検出回路３から検出信号が発生し、この検出信
号により、CRC演算回路５の動作がスタートし、CRCパル
スが発生する。第８図Ｃでは、CRCパルスがローレベル
の場合（即ち、エラーがない場合）を示している。この
CRCパルスがRSフリップフロップ27のセット端子に供給
される。RSフリップフロップ27は、リセット優先型のも
ので、そのリセット端子がローレベルの時には、セット
端子がローレベルとされても、リセット状態にホールド
される。従って、RSフリップフロップ27の出力（端
子）は、第８図Ｅに示すようにハイレベルのままであ
る。

NANDゲート33の出力パルスがハイレベルとなるのは、２
つの入力の一方がローレベルの時であるので、第８図Ａ
に示すフィールド切替パルスが発生した時にNANDゲート
33の出力にカウンタ28に対するクロックが発生する。従
って、カウンタ28の出力は、１フィールド毎に＋１ず
つ、ステップ的に変化し、エリアポインタが歩進する。

PLLの引き込み時のエラーによって、第９図Ｃに示すよ
うに、プリアンブルの一部をマーカーとして誤り、ロー
レベルのCRCパルスが発生した場合について説明する。

第９図Ａに示すフィールド切替パルスによってリセット
され、第９図Ｂに示すデコードパルスによってセットさ
れることにより、フリップフロップ23から第９図Ｄに示
す出力パルスが発生する。この出力パルスがハイレベル
の期間内で、フリップフロップ27のセット端子に誤って
発生したCRCパルスが供給されると、フリップフロップ2
7がセットされる。従って、第９図Ｅに示すように、フ
リップフロップ27の出力（）がローレベルとなる。

フリップフロップ27の出力（）とデコードパルスとが
ORゲート32に供給されているので、ORゲート32から第９
図Ｆに示すように、デコードパルスと同様のパルス信号
が発生する。このため、NANDゲート33から、フィールド
切替パルスのみならず、デコードパルスと対応するクロ
ックパルスが発生し、カウンタ28に供給される。つま
り、フィールド切替パルスによって、１フィールド毎に
歩進していたカウンタ28が余分にカウントアップされ
る。従って、出力端子35に得られるエリアポインタは、
（ｎ→ｎ＋１）と歩進して直ぐに（ｎ＋２）に変わる。
これによって、誤検出のデータが書き込まれたメモリー
エリア（ｎ＋１）が無効なものとして捨てられる。

e.変形例上述の実施例では、RAM10に４フィールド分のメモリー
エリアを設定している。しかし、２フィールド分或いは
３フィールド分のメモリーエリアを持つRAMを使用して
も良い。２フィールド分のメモリーエリアを持つRAMの
場合は、誤ったCRC検出がされた時に、そのフィールド
の再生データ及びCRCポインタを既に書き込んだメモリ
ーエリアを再度、初期化することが必要である。

〔発明の効果〕

8mmVTRのように、再生データが間欠的に供給されるため
に、フィールド毎に再生PLLの引き込み動作が行われ、
この引き込み時に、CRC演算がなされ、エラー無しを示
すCRC出力が発生する場合に、この発明では、プリアン
ブルの検出以前に発生する上記の誤ったCRC出力が無効
とされる。従って、この発明は誤ったCRC出力によって
全く正しくないデータを正しいと判断し、その結果、再
生音中にスクラッチノイズが発生する等の問題を回避す
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例の要部のブロック図、第３図，第４図
及び第５図はこの発明を適用することができる8mmVTRの
ヘッド・テープ系の略線図，トラックパターンの略線図
及びトラックフォーマットの略線図、第６図はこの発明
を適用することができる8mmVTRのエラー訂正符号の説明
に用いる略線図、第７図，第８図及び第９図はこの発明
の一実施例の動作説明に用いるタイムチャートである。図面における主要な符号の説明 1:再生データの入力端子、2:PLL、3:マーカー検出回
路、5:CRC演算回路、6:プリアンブル検出回路、7:エリ
アポインタ生成回路、10:RAM。

Claims

【特許請求の範囲】

【請求項１】複数のブロックよりなる所定長のデータ区
間の前にPLLの引き込みのためのプリアンブル区間が付
加され、上記データ区間が上記ブロック毎に誤り検出符
号により符号化されたディジタル信号が斜めのトラック
に記録された磁気データを再生するディジタル信号再生
装置において、上記ブロック毎に挿入された同期用マーカー信号を検出
し、上記誤り検出符号の復号動作を開始する開始手段
と、上記プリアンブル区間を検出する第１の検出手段と、上記開始手段の出力信号が上記第１の検出手段からの検
出信号よりも前で発生したことを検出する第２の検出手
段と、上記第２の検出手段の出力が得られた場合には上記復号
動作を無効にする無効手段とを備えたことを特徴とするディジタル信号再生装置。