JPH0766218A - Bi-polar transistor and its manufacture - Google Patents
Bi-polar transistor and its manufactureInfo
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- JPH0766218A JPH0766218A JP22780893A JP22780893A JPH0766218A JP H0766218 A JPH0766218 A JP H0766218A JP 22780893 A JP22780893 A JP 22780893A JP 22780893 A JP22780893 A JP 22780893A JP H0766218 A JPH0766218 A JP H0766218A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高速スイッチング特性
を得るために白金拡散処理を施したバイポーラトランジ
スタに係り、大電力、高電流増幅率の高信頼性のバイポ
ーラトランジスタ及びその製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar transistor which has been subjected to platinum diffusion treatment in order to obtain a high-speed switching characteristic, and relates to a high-power, high-current amplification factor, highly reliable bipolar transistor and a method for manufacturing the same. is there.
【０００２】[0002]
【従来の技術】バイポーラトランジスタの前記した大電
力，高電流増幅率性能の向上を図るには、ベース領域を
薄くし、且つ、エミッタ・ベース領域の不純物濃度分布
を急峻にすることが効果的である。しかし高耐圧・大電
力バイポーラトランジスタではベース領域を薄くするに
も限界があり、またエミッタ・ベース領域の不純物濃度
分布を急峻にするにも限界がある。従来の半導体基板の
主表面を面方位（１１１）としたバイポーラトランジス
タは、ベース・エミッタ接合の表面近傍でのシリコン−
シリコン酸化膜界面に存在する界面準位密度が高く、エ
ミッタからベースに注入されたキャリアがこの界面準位
により再結合しバイポーラトランジスタの主要な性能で
ある直流電流増幅率を減少させる。特に低電流レベルで
の直流電流増幅率の減少傾向が大きく、結果としてリニ
アリティの低い直流電流増率−コレクタ電流特性となる
問題があった。2. Description of the Related Art In order to improve the high power and high current amplification factor performance of a bipolar transistor, it is effective to thin the base region and make the impurity concentration distribution in the emitter / base region steep. is there. However, in a high breakdown voltage, high power bipolar transistor, there is a limit in thinning the base region, and there is a limit in making the impurity concentration distribution in the emitter / base region steep. A conventional bipolar transistor whose main surface of a semiconductor substrate has a plane orientation (111) is a silicon transistor near the surface of a base-emitter junction.
The interface state density existing at the interface of the silicon oxide film is high, and the carriers injected from the emitter to the base are recombined by this interface state, and the direct current amplification factor which is the main performance of the bipolar transistor is reduced. In particular, there is a large tendency for the DC current amplification factor to decrease at a low current level, and as a result, there is a problem that the DC current gain-collector current characteristic has low linearity.
【０００３】[0003]
【発明が解決しようとする課題】バイポーラトランジス
タの直流電流増幅率が、シリコン−シリコン酸化膜の界
面準位密度の大小で影響を受けることに鑑み、本発明は
半導体基板上のシリコン−シリコン酸化膜の界面準位密
度を低くすることにより直流電流増幅率の低下を防止
し、良好な動作を行えるようなバイポーラトランジスタ
を提供するものである。SUMMARY OF THE INVENTION In view of the fact that the direct current amplification factor of a bipolar transistor is affected by the size of the interface state density of the silicon-silicon oxide film, the present invention provides a silicon-silicon oxide film on a semiconductor substrate. The present invention provides a bipolar transistor capable of preventing a decrease in the direct current amplification factor and performing a good operation by lowering the interface state density of.
【０００４】[0004]
【課題を解決するための手段】本発明によるバイポーラ
トランジスタは、半導体基板上に積層された第１の半導
体層と、この第１の半導体層に接して、当該第１の半導
体層とは異なる導電型を持つ第２の半導体層を有し、更
にこの第２の半導体層に接して前記第１の半導体層と同
一の導電型を持つ第３の半導体層からなる白金拡散処理
を施した縦型バイポーラトランジスタにおいて、前記半
導体基板の主表面を面方位（１００）のシリコン基板と
したものである。また、本発明によるバイポーラトラン
ジスタの製造方法は、半導体基板上に積層された第１の
半導体層と、この第１の半導体層に接して、第１の半導
体層とは異なる導電型を持つ第２の半導体層を有し、更
にこの第２の半導体層に接して当該第１の半導体層と同
一の導電型を持つ第３の半導体層からなる白金拡散処理
を施した縦型バイポーラトランジスタの製造方法におい
て、前記半導体基板を面方位（１００）のシリコン基板
とし、該シリコン基板上に酸化膜を形成し、更にその上
にＰＳＧ膜または窒化膜を堆積した後白金拡散処理を施
すようにしたものである。In a bipolar transistor according to the present invention, a first semiconductor layer laminated on a semiconductor substrate and a conductive layer different from the first semiconductor layer in contact with the first semiconductor layer are provided. A vertical type having a second semiconductor layer having a type and further comprising a third semiconductor layer having the same conductivity type as the first semiconductor layer in contact with the second semiconductor layer In the bipolar transistor, the main surface of the semiconductor substrate is a silicon substrate having a plane orientation (100). In addition, the method of manufacturing a bipolar transistor according to the present invention includes a first semiconductor layer laminated on a semiconductor substrate and a second semiconductor layer that is in contact with the first semiconductor layer and has a conductivity type different from that of the first semiconductor layer. And a second semiconductor layer in contact with the second semiconductor layer, the third semiconductor layer having the same conductivity type as that of the first semiconductor layer, and a platinum diffusion treatment is performed on the vertical bipolar transistor. In the above method, the semiconductor substrate is a silicon substrate having a plane orientation (100), an oxide film is formed on the silicon substrate, a PSG film or a nitride film is further deposited on the oxide film, and then platinum diffusion treatment is performed. is there.
【０００５】[0005]
【実施例】図１は本発明の実施例であって、１１は半導
体基板でその主表面を面方位（１００）としたシリコン
基板（Ｎ+ ）である。１２は半導体基板１１上に積層さ
れたエピタキシャル層（Ｎ）でコレクタ高抵抗層とな
る。１３はエピタキシャル層１２にボロン等のＰ型不純
物の拡散により形成されたベース領域（Ｐ）であり、１
４はベース領域１３内にリン等のＮ型不純物の拡散によ
り形成されたエミッタ領域（Ｎ）である。１５はチャネ
ルストッパー、１６はシリコン酸化膜、１７はエミッタ
電極、１８はベース電極、１９は等電位電極、２０はコ
レクタ電極である。本発明の実施例では各領域が形成さ
れた後白金拡散が施され、半導体基板１１として面方位
（１００）のシリコン基板１１を使用することを特徴と
している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an embodiment of the present invention, in which a semiconductor substrate 11 is a silicon substrate (N + ) whose main surface has a plane orientation (100). Reference numeral 12 is an epitaxial layer (N) laminated on the semiconductor substrate 11 and serves as a collector high resistance layer. Reference numeral 13 is a base region (P) formed in the epitaxial layer 12 by diffusion of P-type impurities such as boron.
Reference numeral 4 denotes an emitter region (N) formed in the base region 13 by diffusing N-type impurities such as phosphorus. Reference numeral 15 is a channel stopper, 16 is a silicon oxide film, 17 is an emitter electrode, 18 is a base electrode, 19 is an equipotential electrode, and 20 is a collector electrode. The embodiment of the present invention is characterized in that platinum diffusion is performed after each region is formed and a silicon substrate 11 having a plane orientation (100) is used as the semiconductor substrate 11.
【０００６】図２は本実施例のバイポーラトランジスタ
の不純物濃度分布を示すもので、１はエミッタ領域１４
の不純物濃度、２はベース領域１３の不純物濃度、３は
コレクタ高抵抗層１２の不純物濃度、４はシリコン基板
１１の不純物濃度のそれぞれの分布状態を表している。
そして、この実施例ではコレクタ高抵抗層１２上に高抵
抗エピタキシャル層としてのベース領域１３を形成する
例を示しているが、別の方法として面方位（１００）の
高抵抗シリコン基板に高濃度不純物としてリン等のＮ型
不純物の拡散処理を施し、高濃度コレクタ層を形成する
方法であっても、本発明の効果は失われない。また、上
記実施例ではＮＰＮ型のバイポーラトランジスタについ
て示したが、ＰＮＰ型でも同様の効果が得られる。次に
バイポーラトランジスタの直流電流増幅率について考察
するとエミッタ接地型の直流電流増幅率ｈFEは、コレク
タ電流をＩC 、ベース電流をＩB 、エミッタ電流をＩE
とすると、次の式で表すことができる。FIG. 2 shows the impurity concentration distribution of the bipolar transistor of this embodiment, where 1 is the emitter region 14.
2 is an impurity concentration of the base region 13, 3 is an impurity concentration of the collector high resistance layer 12, and 4 is an impurity concentration of the silicon substrate 11.
Although this embodiment shows an example of forming the base region 13 as a high resistance epitaxial layer on the collector high resistance layer 12, as another method, a high concentration impurity is added to a high resistance silicon substrate having a plane orientation (100). However, the effect of the present invention is not lost even by a method of forming a high-concentration collector layer by diffusing N-type impurities such as phosphorus. Further, although the NPN type bipolar transistor has been shown in the above embodiment, the same effect can be obtained with the PNP type. Considering the direct current amplification factor of the bipolar transistor, the grounded-emitter type direct current amplification factor h FE shows that the collector current is I C , the base current is I B , and the emitter current is I E.
Then, it can be expressed by the following equation.
【０００７】[0007]
【数１】 [Equation 1]
【０００８】従って、直流電流増幅率ｈFEを大きくする
には一定のエミッタ電流に対しベース電流ＩB を小さく
するとよいことが判る。図３は直流電流増幅率ｈFEを模
式的に示している。即ち、エミッタ領域１４から注入さ
れたエミッタ電流ＩE がベース領域１３で再結合し消滅
する。このベース領域１３で再結合，消滅するする電流
は、ベース電極１８から供給されベース電流ＩB とな
る。この時ベース電流ＩB はTherefore, in order to increase the direct current amplification factor hFE, it is preferable to reduce the base current I B for a constant emitter current. FIG. 3 schematically shows the DC current amplification factor h FE . That is, the emitter current I E injected from the emitter region 14 recombines and disappears in the base region 13. The current that recombines and disappears in the base region 13 is supplied from the base electrode 18 and becomes the base current I B. At this time, the base current I B is
【０００９】[0009]
【数２】ＩB ＝ＩB0＋ＩB * （２） と表される。ここで、ＩB0はトランジスタ動作上有効な
電流であるが、ＩB *は表面で再結合する無効電流を示
している。この無効電流ＩB * は界面準位密度が高いと
大きくなる性質があり、主表面を面方位（１００）とす
ることにより、従来の面方位（１１１）としたものより
界面準位密度が小さく、従って、無効電流ＩB * が小さ
くなり直流電流増幅率ｈFEを高することができる。Equation 2 I B = I B0 + I B * (2) Here, I B0 is a current effective for transistor operation, but I B * is a reactive current that recombines on the surface. This reactive current I B * has a property of becoming large when the interface state density is high, and by making the main surface the plane orientation (100), the interface state density is smaller than that of the conventional plane orientation (111). Therefore, the reactive current I B * becomes small and the direct current amplification factor h FE can be increased.
【００１０】次に本発明の作用効果を図５〜図７により
説明するが、本発明によるバイポーラトランジスタとの
比較を行うため従来のバイポーラトランジスタの作用も
含めて説明する。図４は従来のバイポーラトランジスタ
である主表面を面方位（１１１）のＮ型シリコン基板と
した場合の空乏層２１の一例を示しており、図５は本発
明によるバイポーラトランジスタの主表面を面方位（１
００）のＮ型シリコン基板とした場合の空乏層２２の広
がり状態の一例を示している。従来の面方位（１１１）
のバイポーラトランジスタは、Ｎ型シリコン基板１１に
対し、コレクタ高抵抗層１２のシリコン酸化膜１６との
界面、即ちシリコン−シリコン酸化膜界面は、白金拡散
処理によりフラットバンド電圧ＶFBが正方向にシフトす
る。そのためシリコン表面がＰ型に反転するが、反転し
ないまでも電子濃度が低下しチャネルストッパー１５に
達する。しかし、フラットバンド電圧ＶFBの正方向への
シフト量は、白金拡散温度により異なりその制御は簡単
に行うことができないため、ガードリング２３等の設計
によって耐圧特性を精度よく設定することが困難になる
という問題がある。この従来のバイポーラトランジスタ
の白金拡散温度によるフラットバンド電圧ＶFB特性は、
図６に示すように大幅に変化するものである。Next, the operation and effect of the present invention will be described with reference to FIGS. 5 to 7. The operation of the conventional bipolar transistor will be described for comparison with the bipolar transistor of the present invention. FIG. 4 shows an example of the depletion layer 21 in the case where the main surface of the conventional bipolar transistor is an N-type silicon substrate having a plane orientation (111), and FIG. 5 shows the main surface of the bipolar transistor according to the present invention in the plane orientation. (1
00) shows an example of the spread state of the depletion layer 22 when the N-type silicon substrate of (00) is used. Conventional plane orientation (111)
In the bipolar transistor of, the flat band voltage V FB shifts in the positive direction at the interface with the silicon oxide film 16 of the collector high resistance layer 12, that is, the silicon-silicon oxide film interface, with respect to the N-type silicon substrate 11. To do. Therefore, the silicon surface inverts to P-type, but the electron concentration decreases to reach the channel stopper 15 even if it does not invert. However, the amount of shift of the flat band voltage V FB in the positive direction varies depending on the platinum diffusion temperature and cannot be easily controlled, so it is difficult to accurately set the withstand voltage characteristics by designing the guard ring 23 and the like. There is a problem of becoming. The flat band voltage V FB characteristic due to the platinum diffusion temperature of this conventional bipolar transistor is
As shown in FIG. 6, it changes drastically.
【００１１】これに対して本発明の主表面を面方位（１
００）とし、かつパシベーション膜としての酸化膜上に
ＰＳＧ膜または窒化膜を堆積したバイポーラトランジス
タは、コレクタ高抵抗層の表面領域でのシリコン−シリ
コン酸化膜界面特性およびフラットバンド電圧ＶFBは、
図６に示すように白金拡散の有無、或いはその温度によ
ってほとんど変化しない。ＰＳＧ膜がシリコン酸化膜中
の白金を減じる効果もありフラットバンド電圧ＶFBはほ
ぼ０Ｖで安定している。即ち、図５に示すように空乏層
２２の拡がり（曲がり）はほとんど生じない。このため
前記コレクタ高抵抗層１２の表面が反転することがな
く、直流電流増幅率の向上が図られると共にガードリン
グ２３等による耐圧設計が極めて容易になるという効果
を有するものである。また、従来のバイポーラトランジ
スタは、主表面の面方位（１１１）に白金拡散処理した
場合、フラットバンド電圧ＶFB−温度ストレス電圧特性
は、図７に示すようにフラットバンド電圧ＶFBの変化が
大きく、ブロッキングテスト（ＢＴ）等による耐圧特性
の変化が大きく、信頼性に問題のある場合があった。こ
れに対して、本発明は、図７に示す通りフラットバンド
電圧ＶFBの変化がほとんど生じないため、従来のものと
同様なブロッキングテスト（ＢＴ）を行っても、耐圧特
性の変化がなく信頼性が極めて高いバイポーラトランジ
スタを得ることができる。On the other hand, in the main surface of the present invention, the plane orientation (1
00) and a PSG film or a nitride film is deposited on the oxide film as the passivation film, the silicon-silicon oxide film interface characteristics and the flat band voltage V FB in the surface region of the collector high resistance layer are
As shown in FIG. 6, there is almost no change depending on the presence or absence of platinum diffusion or the temperature thereof. The PSG film has an effect of reducing platinum in the silicon oxide film, and the flat band voltage V FB is stable at about 0V. That is, as shown in FIG. 5, the depletion layer 22 is hardly expanded (curved). Therefore, the surface of the collector high resistance layer 12 is not inverted, the direct current amplification factor is improved, and the breakdown voltage design by the guard ring 23 and the like is extremely facilitated. Further, in the conventional bipolar transistor, when platinum diffusion treatment is applied to the plane orientation (111) of the main surface, the flat band voltage V FB -temperature stress voltage characteristic shows a large change in the flat band voltage V FB as shown in FIG. In some cases, there was a problem in reliability due to a large change in withstand voltage characteristics due to a blocking test (BT) or the like. On the other hand, according to the present invention, since the flat band voltage V FB hardly changes as shown in FIG. 7, even if the blocking test (BT) similar to the conventional one is performed, the withstand voltage characteristic does not change and the reliability is improved. It is possible to obtain a bipolar transistor having an extremely high property.
【００１２】[0012]
【発明の効果】以上詳細に説明したように、本発明によ
れば高速スイッチング特性を得るために白金拡散処理を
施したバイポーラトランジスタにおいて、高い直流電流
増幅率が得られるもので、特に低電流レベルでの効果が
顕著であり、同時にコレクタ−ベース接合の高いブレー
クダウン電圧を得るのに極めて有効である。As described above in detail, according to the present invention, a high direct current amplification factor can be obtained in a bipolar transistor which has been subjected to platinum diffusion treatment in order to obtain a high-speed switching characteristic, and particularly at a low current level. The effect is remarkable, and at the same time, it is extremely effective in obtaining a high breakdown voltage of the collector-base junction.
【図１】本発明による代表的なバイポーラトランジスタ
の一実施例断面構造図である。FIG. 1 is a cross-sectional structural view of an example of a typical bipolar transistor according to the present invention.
【図２】 本発明による代表的なバイポーラトランジス
タの不純物濃度分布図である。FIG. 2 is an impurity concentration distribution diagram of a typical bipolar transistor according to the present invention.
【図３】バイポーラトランジスタの直流電流増幅率及び
界面準位による無線ベース電流を説明する図である。FIG. 3 is a diagram illustrating a radio base current depending on a direct current amplification factor and an interface state of a bipolar transistor.
【図４】従来のバイポーラトランジスタの空乏層の状態
を示す一部断面図である。FIG. 4 is a partial cross-sectional view showing a state of a depletion layer of a conventional bipolar transistor.
【図５】本発明によるバイポーラトランジスタの空乏層
の状態を示す一部断面図である。FIG. 5 is a partial cross-sectional view showing a state of a depletion layer of the bipolar transistor according to the present invention.
【図６】本発明と従来例とのフラットバンド電圧ＶFB−
Ｐｔ拡散濃度特性の比較図である。FIG. 6 is a flat band voltage VFB− of the present invention and a conventional example.
It is a comparison diagram of Pt diffusion concentration characteristics.
【図７】本発明と従来例とのフラットバンド電圧ＶFB−
温度ストレス電圧特性の比較図である。FIG. 7 is a flat band voltage VFB− of the present invention and a conventional example.
It is a comparison figure of a temperature stress voltage characteristic.
１ エミッタ領域の不純物濃度分布状態 ２ ベース領域の不純物濃度分布状態 ３ コレクタ高抵抗層の不純物濃度分布状態 ４ Ｓｉ基板の不純物濃度分布状態 １１ Ｓｉ基板 １２ コレクタ高抵抗層 １３ ベース領域 １４ エミッタ領域 １５ チャネルストッパー １６ シリコン酸化膜 １７ エミッタ電極 １８ ベース電極 １９ 等電位電極 ２０ コレクタ電極 ２１，２２ 空乏層の拡がり状態 ２３ ガードリング 1 Impurity concentration distribution state of emitter region 2 Impurity concentration distribution state of base region 3 Impurity concentration distribution state of collector high resistance layer 4 Impurity concentration distribution state of Si substrate 11 Si substrate 12 Collector high resistance layer 13 Base region 14 Emitter region 15 Channel Stopper 16 Silicon oxide film 17 Emitter electrode 18 Base electrode 19 Equipotential electrode 20 Collector electrodes 21,22 Depletion layer spread state 23 Guard ring
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 賢一 埼玉県飯能市南町10番13号 新電元工業株 式会社工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kenichi Yoshida 10-13 Minamimachi, Hanno City, Saitama Shindengen Industrial Co., Ltd. Inside the factory
Claims (2)
層と、この第１の半導体層に接して当該第１の半導体層
とは異なる導電型を持つ第２の半導体層を有し、更にこ
の第２の半導体層に接して前記第１の半導体層と同一の
導電型を持つ第３の半導体層からなる白金拡散処理を施
した縦型バイポーラトランジスタにおいて、前記半導体
基板の主表面を面方位（１００）のシリコン基板にした
ことを特徴とするバイポーラトランジスタ。1. A first semiconductor layer laminated on a semiconductor substrate, and a second semiconductor layer in contact with the first semiconductor layer and having a conductivity type different from that of the first semiconductor layer, Further, in a vertical bipolar transistor which is in contact with the second semiconductor layer and is formed of a third semiconductor layer having the same conductivity type as that of the first semiconductor layer and which has been subjected to a platinum diffusion treatment, the main surface of the semiconductor substrate is surface-treated. A bipolar transistor characterized by using a silicon substrate of orientation (100).
層と、この第１の半導体層に接して第１の半導体層とは
異なる導電型を持つ第２の半導体層を有し、更にこの第
２の半導体層に接して当該第１の半導体層と同一の導電
型を持つ第３の半導体層からなる白金拡散処理を施した
縦型バイポーラトランジスタの製造方法において、前記
半導体基板を面方位（１００）のシリコン基板とし、該
シリコン基板上に酸化膜を形成し、更にその上にＰＳＧ
膜または窒化膜を堆積すると共に白金拡散処理を施すよ
うにしたことを特徴とするバイポーラトランジスタの製
造方法。2. A first semiconductor layer stacked on a semiconductor substrate, and a second semiconductor layer in contact with the first semiconductor layer and having a conductivity type different from that of the first semiconductor layer. In a method of manufacturing a vertical bipolar transistor, which is in contact with the second semiconductor layer and is formed of a third semiconductor layer having the same conductivity type as that of the first semiconductor layer, and subjected to platinum diffusion treatment, the semiconductor substrate is oriented in a plane direction. A (100) silicon substrate is formed, an oxide film is formed on the silicon substrate, and PSG is further formed thereon.
A method for manufacturing a bipolar transistor, characterized in that a platinum diffusion process is performed while depositing a film or a nitride film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05227808A JP3129586B2 (en) | 1993-08-23 | 1993-08-23 | Vertical bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05227808A JP3129586B2 (en) | 1993-08-23 | 1993-08-23 | Vertical bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766218A true JPH0766218A (en) | 1995-03-10 |
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Country Status (1)
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|---|---|
| JP (1) | JP3129586B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226835B2 (en) * | 2001-12-28 | 2007-06-05 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
-
1993
- 1993-08-23 JP JP05227808A patent/JP3129586B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7226835B2 (en) * | 2001-12-28 | 2007-06-05 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
| US7615805B2 (en) | 2001-12-28 | 2009-11-10 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
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|---|---|
| JP3129586B2 (en) | 2001-01-31 |
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