JPH075843A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH075843A JPH075843A JP14713993A JP14713993A JPH075843A JP H075843 A JPH075843 A JP H075843A JP 14713993 A JP14713993 A JP 14713993A JP 14713993 A JP14713993 A JP 14713993A JP H075843 A JPH075843 A JP H075843A
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Abstract
(57)【要約】
【目的】 画素容量の影響による表示階調の微妙な変動
を抑制して表示品質の向上を図ること。 【構成】 一方のガラス基板に多数の画素電極を配列す
ると共に、前記一方のガラス基板に対向する他方のガラ
ス基板に多数のデータバスラインを配列し、前記画素電
極の電圧と前記データバスラインの電圧との差電圧に相
当する電圧を、前記画素電極と前記データバスラインと
の間の液晶層に書き込む液晶表示装置において、前記デ
ータバスラインの電圧を、隣接するデータバスラインの
電圧に応じて補正する電圧補正手段を備えたことを特徴
とする。
を抑制して表示品質の向上を図ること。 【構成】 一方のガラス基板に多数の画素電極を配列す
ると共に、前記一方のガラス基板に対向する他方のガラ
ス基板に多数のデータバスラインを配列し、前記画素電
極の電圧と前記データバスラインの電圧との差電圧に相
当する電圧を、前記画素電極と前記データバスラインと
の間の液晶層に書き込む液晶表示装置において、前記デ
ータバスラインの電圧を、隣接するデータバスラインの
電圧に応じて補正する電圧補正手段を備えたことを特徴
とする。
Description
【0001】
【産業上の利用分野】本発明は、アクティブマトリクス
液晶表示装置に関し、特に、対向駆動型の液晶表示装置
に関する。CRT型の表示装置に比べて応答速度や表示
品質の点で見劣りすると言われていた液晶表示装置であ
るが、TFT(薄膜トランジスタ)を用いたアクティブ
マトリクス液晶表示装置の出現で実用上充分なレベルに
達した感がある。
液晶表示装置に関し、特に、対向駆動型の液晶表示装置
に関する。CRT型の表示装置に比べて応答速度や表示
品質の点で見劣りすると言われていた液晶表示装置であ
るが、TFT(薄膜トランジスタ)を用いたアクティブ
マトリクス液晶表示装置の出現で実用上充分なレベルに
達した感がある。
【0002】しかしながら、依然として歩留りが悪く、
画面サイズで見ると高々10インチクラスまでが実用化
されているにすぎず、近年におけるパソコンやTV等の
大画面化要求に充分に応えているとは言えない。そこ
で、今までの「コモン電極型」の液晶表示装置よりも表
示パネルの構造が簡単で、歩留りを向上できる「対向駆
動型」の液晶表示装置が提案されている。
画面サイズで見ると高々10インチクラスまでが実用化
されているにすぎず、近年におけるパソコンやTV等の
大画面化要求に充分に応えているとは言えない。そこ
で、今までの「コモン電極型」の液晶表示装置よりも表
示パネルの構造が簡単で、歩留りを向上できる「対向駆
動型」の液晶表示装置が提案されている。
【0003】
【従来の技術】図9は対向駆動型液晶表示装置の表示パ
ネル構造図である。図9は代表的に示す3画素分の平面
図であり、1a〜1cは画素電極、2a〜2cはTFT
のための半導体層、3a〜3cはリファレンス電極、4
a〜4cは画面の縦方向に配線されたデータバスライ
ン、5、6は画面の横方向に配線されたリファレンスバ
スライン、7は同じく横方向に配線されたゲートバスラ
インである。
ネル構造図である。図9は代表的に示す3画素分の平面
図であり、1a〜1cは画素電極、2a〜2cはTFT
のための半導体層、3a〜3cはリファレンス電極、4
a〜4cは画面の縦方向に配線されたデータバスライ
ン、5、6は画面の横方向に配線されたリファレンスバ
スライン、7は同じく横方向に配線されたゲートバスラ
インである。
【0004】ゲートバスライン7に所定の電圧を加えて
TFTをオンさせると、リファレンスバスライン5と画
素電極1a〜1cとの間が接続され、画素電極1a〜1
cとリファレンスバスライン5が等電位になる。この状
態で、例えばデータバスライン4aに適当な表示電圧を
与えると、このデータバスライン4aと画素電極1aに
挟まれた液晶部分に、上記表示電圧とリファレンスバス
ライン5の電圧との差電圧に相当する電圧(以下「液晶
電圧」と言う)が書き込まれる。
TFTをオンさせると、リファレンスバスライン5と画
素電極1a〜1cとの間が接続され、画素電極1a〜1
cとリファレンスバスライン5が等電位になる。この状
態で、例えばデータバスライン4aに適当な表示電圧を
与えると、このデータバスライン4aと画素電極1aに
挟まれた液晶部分に、上記表示電圧とリファレンスバス
ライン5の電圧との差電圧に相当する電圧(以下「液晶
電圧」と言う)が書き込まれる。
【0005】対向駆動型では、図10に図9のA−A断
面図を示すように、画素電極1c、半導体層2c、リフ
ァレンス電極3c、絶縁層8、リファレンスバスライン
5及びゲートバスライン7を一方のガラス基板9に形成
し、このガラス基板9に液晶層10を介して対向する他
方のガラス基板11にデータバスライン4cを形成す
る。
面図を示すように、画素電極1c、半導体層2c、リフ
ァレンス電極3c、絶縁層8、リファレンスバスライン
5及びゲートバスライン7を一方のガラス基板9に形成
し、このガラス基板9に液晶層10を介して対向する他
方のガラス基板11にデータバスライン4cを形成す
る。
【0006】これによれば、縦方向のデータバスライン
4cと、横方向のリファレンスバスライン5(及びゲー
トバスライン7)との間に液晶層10が介在するので、
両者の間隔(すなわちバスラインの交差間隔)を液晶層
10の厚み分だけ拡大することができ、コモン電極型の
ように、同一のガラス基板上にバスラインを交差配列す
るものに比べて遥かに製造が容易となり、歩留りを向上
できる。
4cと、横方向のリファレンスバスライン5(及びゲー
トバスライン7)との間に液晶層10が介在するので、
両者の間隔(すなわちバスラインの交差間隔)を液晶層
10の厚み分だけ拡大することができ、コモン電極型の
ように、同一のガラス基板上にバスラインを交差配列す
るものに比べて遥かに製造が容易となり、歩留りを向上
できる。
【0007】
【発明が解決しようとする課題】しかしながら、かかる
対向駆動型の液晶表示装置にあっては、隣接液晶電極間
の寄生容量(以下「画素容量」と言う)が相当に大き
く、容量結合による隣接画素からの影響で、既に書き込
みを完了した画素の液晶電圧が微妙に変動するという問
題点があった。
対向駆動型の液晶表示装置にあっては、隣接液晶電極間
の寄生容量(以下「画素容量」と言う)が相当に大き
く、容量結合による隣接画素からの影響で、既に書き込
みを完了した画素の液晶電圧が微妙に変動するという問
題点があった。
【0008】図11は図10の等価回路図であり、図中
のCPPが画素電極間に寄生する画素容量である。なお、
CDSは画素電極とリファレンスバスライン間の容量、C
LCは画素電極とデータバスライン間の容量(液晶容
量)、CGSは画素電極とゲートバスライン間の容量であ
る。添字の/以下は画素番号である。図12は問題点を
説明するための駆動波形例であり、VDaはデータバス
ライン4aの電圧、VDbはデータバスライン4bの電
圧、VRはリファレンスバスライン5の電圧、VGはゲ
ートバスライン7の電圧、VEaは画素電極1aとデー
タバスライン4aの間の液晶部分に書き込まれる液晶電
圧、VM は既に書き込みを完了した画素の液晶電圧の変
動分である。
のCPPが画素電極間に寄生する画素容量である。なお、
CDSは画素電極とリファレンスバスライン間の容量、C
LCは画素電極とデータバスライン間の容量(液晶容
量)、CGSは画素電極とゲートバスライン間の容量であ
る。添字の/以下は画素番号である。図12は問題点を
説明するための駆動波形例であり、VDaはデータバス
ライン4aの電圧、VDbはデータバスライン4bの電
圧、VRはリファレンスバスライン5の電圧、VGはゲ
ートバスライン7の電圧、VEaは画素電極1aとデー
タバスライン4aの間の液晶部分に書き込まれる液晶電
圧、VM は既に書き込みを完了した画素の液晶電圧の変
動分である。
【0009】図12の左半分の波形は、VDaとVDb
が同一の電位で安定している場合である。この場合のV
Eaは、VRとVDaの差電圧に相当する電位になり、
表示階調はVEaの実効値(一点鎖線)によって問題な
く与えられる。これに対し、図12の右半分の波形は、
VDbの電位が変化(例えば時点t0で低下)した場合
であり、この場合のVEaは、VDbの変化に追従して
低下側に不本意に変化(VM )している。これは、VD
bの変化によって生じた隣接画素の液晶電圧の変動が、
画素容量を通してVEaに伝えられるためである。 [目的]そこで、本発明は、画素容量の影響による表示
階調の微妙な変動を抑制し、以て表示品質を向上した液
晶表示装置の提供を目的とする。
が同一の電位で安定している場合である。この場合のV
Eaは、VRとVDaの差電圧に相当する電位になり、
表示階調はVEaの実効値(一点鎖線)によって問題な
く与えられる。これに対し、図12の右半分の波形は、
VDbの電位が変化(例えば時点t0で低下)した場合
であり、この場合のVEaは、VDbの変化に追従して
低下側に不本意に変化(VM )している。これは、VD
bの変化によって生じた隣接画素の液晶電圧の変動が、
画素容量を通してVEaに伝えられるためである。 [目的]そこで、本発明は、画素容量の影響による表示
階調の微妙な変動を抑制し、以て表示品質を向上した液
晶表示装置の提供を目的とする。
【0010】
【課題を解決するための手段】本発明は、上記目的を達
成するために、一方のガラス基板に多数の画素電極を配
列すると共に、前記一方のガラス基板に対向する他方の
ガラス基板に多数のデータバスラインを配列し、前記画
素電極の電圧と前記データバスラインの電圧との差電圧
に相当する電圧を、前記画素電極と前記データバスライ
ンとの間の液晶層に書き込む液晶表示装置において、前
記データバスラインの電圧を、隣接するデータバスライ
ンの電圧に応じて補正する電圧補正手段を備えたことを
特徴とする。
成するために、一方のガラス基板に多数の画素電極を配
列すると共に、前記一方のガラス基板に対向する他方の
ガラス基板に多数のデータバスラインを配列し、前記画
素電極の電圧と前記データバスラインの電圧との差電圧
に相当する電圧を、前記画素電極と前記データバスライ
ンとの間の液晶層に書き込む液晶表示装置において、前
記データバスラインの電圧を、隣接するデータバスライ
ンの電圧に応じて補正する電圧補正手段を備えたことを
特徴とする。
【0011】
【作用】本発明では、注目画素に書き込まれる液晶電圧
が隣接画素に書き込まれる液晶電圧に応じて補正される
ので、隣接画素間に寄生する画素容量の影響による表示
階調の微妙な変化が抑制され、表示品質の向上が図られ
る。
が隣接画素に書き込まれる液晶電圧に応じて補正される
ので、隣接画素間に寄生する画素容量の影響による表示
階調の微妙な変化が抑制され、表示品質の向上が図られ
る。
【0012】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。第1実施例 図1〜図5は本発明に係る液晶表示装置の第1実施例を
示す図である。図1において、10は液晶パネルであ
り、液晶パネル10は、画面の縦方向に敷設された多数
のデータバスラインと横方向に敷設された多数のゲート
バスライン(及びリファレンスバスライン)との各交差
点にTFT及び液晶電極を接続して構成する公知のもの
で、詳細には対向駆動型の構造(図9、図10参照)を
有するものである。
する。第1実施例 図1〜図5は本発明に係る液晶表示装置の第1実施例を
示す図である。図1において、10は液晶パネルであ
り、液晶パネル10は、画面の縦方向に敷設された多数
のデータバスラインと横方向に敷設された多数のゲート
バスライン(及びリファレンスバスライン)との各交差
点にTFT及び液晶電極を接続して構成する公知のもの
で、詳細には対向駆動型の構造(図9、図10参照)を
有するものである。
【0013】11は外部からの各種制御信号(クロック
信号CLK、水平/垂直同期信号HSYNC/VSYNC)や表
示データ(赤データR、緑データG、青データB)に基
づいて液晶表示装置の動作に必要な様々な内部信号を生
成するコントローラ、12はコントローラからのHSYNC
に同期した信号に応答して液晶パネル10の多数のゲー
トバスラインに線順次でTFTのオン電圧を印加するゲ
ートドライバ、13U、13Lはコントローラ11から
の表示データR、G、Bを画素単位に取り込み、表示階
調に応じたアナログ電圧(以下「表示電圧」)に変換し
てHSYNCのタイミングで一斉に出力するデータドライ
バ、14U、14Lはデータドライバ13U、13Lか
らの表示電圧に所定の補正を施して液晶パネル10のデ
ータバスラインに供給する電圧変換回路である。なお、
13及び14に付した符号U及びLはそれぞれが液晶パ
ネル10の上側に位置するもの及び下側に位置するもの
を表している。
信号CLK、水平/垂直同期信号HSYNC/VSYNC)や表
示データ(赤データR、緑データG、青データB)に基
づいて液晶表示装置の動作に必要な様々な内部信号を生
成するコントローラ、12はコントローラからのHSYNC
に同期した信号に応答して液晶パネル10の多数のゲー
トバスラインに線順次でTFTのオン電圧を印加するゲ
ートドライバ、13U、13Lはコントローラ11から
の表示データR、G、Bを画素単位に取り込み、表示階
調に応じたアナログ電圧(以下「表示電圧」)に変換し
てHSYNCのタイミングで一斉に出力するデータドライ
バ、14U、14Lはデータドライバ13U、13Lか
らの表示電圧に所定の補正を施して液晶パネル10のデ
ータバスラインに供給する電圧変換回路である。なお、
13及び14に付した符号U及びLはそれぞれが液晶パ
ネル10の上側に位置するもの及び下側に位置するもの
を表している。
【0014】図2は、データドライバ13U(又は13
L;以下13Uで代表)及び電圧変換回路14U(又は
14L;以下14Uで代表)の要部の構成図である。こ
の図において、20a〜20cはデータドライバ13U
の最終段のアンプ、21a〜21cは中央端子Cの入力
電圧に両側端子R、Lの入力電圧に応じた補正を加えて
端子Oから出力する電圧補正手段、22a〜22cは出
力イネーブル信号(HSYNCに同期した信号)に応答して
一斉にオンとなるアナログスイッチ、23a〜23cは
出力バッファである。なお、a〜cは画素番号を表して
いる。
L;以下13Uで代表)及び電圧変換回路14U(又は
14L;以下14Uで代表)の要部の構成図である。こ
の図において、20a〜20cはデータドライバ13U
の最終段のアンプ、21a〜21cは中央端子Cの入力
電圧に両側端子R、Lの入力電圧に応じた補正を加えて
端子Oから出力する電圧補正手段、22a〜22cは出
力イネーブル信号(HSYNCに同期した信号)に応答して
一斉にオンとなるアナログスイッチ、23a〜23cは
出力バッファである。なお、a〜cは画素番号を表して
いる。
【0015】ここで、電圧補正手段21a〜21cの中
央端子Cに入力する電圧は、データドライバ13Uの最
終段のアンプ20a〜20cの出力VDa、VDb又は
VDcであり、この電圧VDa、VDb又はVDcは、
画面上で横方向に隣接する画素a、b又はcのデータ電
圧である。代表的に示す3個の電圧補正手段21a〜2
1cのうち、例えば、真ん中に位置する電圧補正手段2
1bの中央端子Cには、画素bのデータ電圧VDbが入
力し、同電圧補正手段21bの左側端子Lには、画素a
のデータ電圧が入力し、さらに、同電圧補正手段21b
の右側端子Rには、画素cのデータ電圧が入力してい
る。
央端子Cに入力する電圧は、データドライバ13Uの最
終段のアンプ20a〜20cの出力VDa、VDb又は
VDcであり、この電圧VDa、VDb又はVDcは、
画面上で横方向に隣接する画素a、b又はcのデータ電
圧である。代表的に示す3個の電圧補正手段21a〜2
1cのうち、例えば、真ん中に位置する電圧補正手段2
1bの中央端子Cには、画素bのデータ電圧VDbが入
力し、同電圧補正手段21bの左側端子Lには、画素a
のデータ電圧が入力し、さらに、同電圧補正手段21b
の右側端子Rには、画素cのデータ電圧が入力してい
る。
【0016】図3は電圧補正手段21a〜21c(図で
は代表例として21b)の機能ブロック図である。24
は2×VDbとVDa+VDcとの差値ΔVDを演算す
る差演算部、25はΔVD×K(但し、Kは所定の乗算
係数)を演算する乗算部、26は乗算部25の出力(Δ
VD×K)にVDbを加算する加算部であり、全体で、
次の演算式を実行する。
は代表例として21b)の機能ブロック図である。24
は2×VDbとVDa+VDcとの差値ΔVDを演算す
る差演算部、25はΔVD×K(但し、Kは所定の乗算
係数)を演算する乗算部、26は乗算部25の出力(Δ
VD×K)にVDbを加算する加算部であり、全体で、
次の演算式を実行する。
【0017】 VDb′=VDb+K(2VDb−VDa−VDc) …… 乗算係数Kは、液晶パネル10の各種の寄生容量(図1
1の等価回路のCGS、CDS、CLC及びCPP参照)から決
まる定数で、例えば、図9のパネル構造の場合には、次
式を用いて求めることができる。 K=γ/(1−β−2γ) …… 但し、 γ=CPPCLC/ 〔(CLC+CGS+CDS)(CLC+CGS+CDS+3CPP)〕 …… β=(CGS+CDS)/(CLC+CGS+CDS) …… である。
1の等価回路のCGS、CDS、CLC及びCPP参照)から決
まる定数で、例えば、図9のパネル構造の場合には、次
式を用いて求めることができる。 K=γ/(1−β−2γ) …… 但し、 γ=CPPCLC/ 〔(CLC+CGS+CDS)(CLC+CGS+CDS+3CPP)〕 …… β=(CGS+CDS)/(CLC+CGS+CDS) …… である。
【0018】ここで、注目画素の液晶電圧の変動分VM
(図12参照)は、本願発明者の解析により、次式の
ように求められることがわかった。 VM =(1−β)VD −VR +γ(VD1+VD2−2VD ) …… 但し、VD は注目画素に与えられる電圧(データバスラ
インの電圧)、VD1及びVD2は注目画素の両隣りの画素
に与えられる電圧(両隣りのデータバスラインの電
圧)、VR はリファレンスバスラインの電圧である。
(図12参照)は、本願発明者の解析により、次式の
ように求められることがわかった。 VM =(1−β)VD −VR +γ(VD1+VD2−2VD ) …… 但し、VD は注目画素に与えられる電圧(データバスラ
インの電圧)、VD1及びVD2は注目画素の両隣りの画素
に与えられる電圧(両隣りのデータバスラインの電
圧)、VR はリファレンスバスラインの電圧である。
【0019】今、VD 、VD1及びVD2に、補正前のデー
タ電圧(VDa〜VDc)を当てはめた場合(従来技術
の場合)を考えると、上式の第3項により、両隣りの
データ電圧が大きいほどVM が大きくなる。すなわち、
注目画素のデータ電圧VDbを2倍にした値と、両隣り
のデータ電圧VDa、VDcの加算値とが等しいときに
は、上式の第3項が「0」となってVM が最小とな
る。
タ電圧(VDa〜VDc)を当てはめた場合(従来技術
の場合)を考えると、上式の第3項により、両隣りの
データ電圧が大きいほどVM が大きくなる。すなわち、
注目画素のデータ電圧VDbを2倍にした値と、両隣り
のデータ電圧VDa、VDcの加算値とが等しいときに
は、上式の第3項が「0」となってVM が最小とな
る。
【0020】従って、上式の第3項を「0」とするよ
うな補正電圧を生成し、この補正電圧を用いて注目画素
のデータ電圧VDbを補正すれば、常にVM を最小化し
て表示品質の向上を図ることができる。補正電圧をxと
すると、 (1−β)(VD +x)−VR +γ〔VD1+VD2−2(VD +x)〕 =(1−β)VD −VR …… 上式の右辺は隣のデータ電圧が等しい場合、左辺は注
目画素のデータ電圧に補正電圧xを加えた場合である。
上式を解くと、 x=〔γ/(1−β−2γ)〕(2VD −VD1−VD2) …… となり、このxを注目画素のデータ電圧加えて補正すれ
ばよい。例えば、注目画素のデータ電圧をVDbとする
と、補正後のデータ電圧VDb′は、 VDb′= VDb+〔γ/(1−β−2γ)〕(2VDb−VDa−VDc) …… で与えられる。
うな補正電圧を生成し、この補正電圧を用いて注目画素
のデータ電圧VDbを補正すれば、常にVM を最小化し
て表示品質の向上を図ることができる。補正電圧をxと
すると、 (1−β)(VD +x)−VR +γ〔VD1+VD2−2(VD +x)〕 =(1−β)VD −VR …… 上式の右辺は隣のデータ電圧が等しい場合、左辺は注
目画素のデータ電圧に補正電圧xを加えた場合である。
上式を解くと、 x=〔γ/(1−β−2γ)〕(2VD −VD1−VD2) …… となり、このxを注目画素のデータ電圧加えて補正すれ
ばよい。例えば、注目画素のデータ電圧をVDbとする
と、補正後のデータ電圧VDb′は、 VDb′= VDb+〔γ/(1−β−2γ)〕(2VDb−VDa−VDc) …… で与えられる。
【0021】図3の差演算部24は上式の(2VD −
VD1−VD2)を演算するもの、乗算部25はxを演算す
るもの、加算部26は上式を演算するものである。図
4は、以上の演算機能を有する電圧補正手段21bの具
体的な構成図であり、第1〜第3のオペアンプ回路27
〜29は差演算部24を構成し、第4のオペアンプ回路
30は乗算部25を構成し、第5のオペアンプ回路31
は加算部26を構成している。32〜47は抵抗であ
り、第4のオペアンプ30の入力抵抗43の値(R43)
とフィードバック抵抗44の値(R44)との比(R44/
R43)で乗算係数K(K=〔γ/(1−β−2γ)〕)
を調節する。なお、第4のオペアンプ30の入力抵抗4
3とフィードバック抵抗44を除く全ての抵抗は等しい
値に設定されている。
VD1−VD2)を演算するもの、乗算部25はxを演算す
るもの、加算部26は上式を演算するものである。図
4は、以上の演算機能を有する電圧補正手段21bの具
体的な構成図であり、第1〜第3のオペアンプ回路27
〜29は差演算部24を構成し、第4のオペアンプ回路
30は乗算部25を構成し、第5のオペアンプ回路31
は加算部26を構成している。32〜47は抵抗であ
り、第4のオペアンプ30の入力抵抗43の値(R43)
とフィードバック抵抗44の値(R44)との比(R44/
R43)で乗算係数K(K=〔γ/(1−β−2γ)〕)
を調節する。なお、第4のオペアンプ30の入力抵抗4
3とフィードバック抵抗44を除く全ての抵抗は等しい
値に設定されている。
【0022】かかる構成を有する図4の回路からは、 VDb+(R44/R43)(2VDb−VDa−VDc) …… で与えられる補正後のデータ電圧VDb′が出力され
る。従って、以上の実施例によれば、注目画素のデータ
電圧VDbと両隣りのデータ電圧VDa、VDcとの差
に応じて当該注目画素のデータ電圧VDbを補正し、補
正後のデータ電圧VDb′を注目画素のデータバスライ
ンに与えるようにしたので、液晶に印加される実効値電
圧の変動(VM )を抑えることができ、表示品質の向上
を図ることができる。
る。従って、以上の実施例によれば、注目画素のデータ
電圧VDbと両隣りのデータ電圧VDa、VDcとの差
に応じて当該注目画素のデータ電圧VDbを補正し、補
正後のデータ電圧VDb′を注目画素のデータバスライ
ンに与えるようにしたので、液晶に印加される実効値電
圧の変動(VM )を抑えることができ、表示品質の向上
を図ることができる。
【0023】図5は、上記実施例による改善効果を示す
特性図であり、縦軸は注目画素の輝度ずれを、また、横
軸は注目画素のデータ電圧に対する隣接画素のデータ電
圧の差(0V=差なし)を表している。補正を行わない
場合は、図中の破線で示すように、最大で約30%もの
輝度ずれを生じているが、補正を行うことにより、この
輝度ずれを最大で±3%程度に抑えることができた。こ
れは、およそ1/20の抑制効果である。
特性図であり、縦軸は注目画素の輝度ずれを、また、横
軸は注目画素のデータ電圧に対する隣接画素のデータ電
圧の差(0V=差なし)を表している。補正を行わない
場合は、図中の破線で示すように、最大で約30%もの
輝度ずれを生じているが、補正を行うことにより、この
輝度ずれを最大で±3%程度に抑えることができた。こ
れは、およそ1/20の抑制効果である。
【0024】第2実施例 図6は本発明に係る液晶表示装置の第2実施例を示す図
であり、第1実施例の電圧変換回路14U及び14Lの
改良例である。図6において、14U′(又は14
L′)は電圧変換回路であり、電圧変換回路14U′
(又は14L′)は、第1実施例と同様な電圧補正手段
21a〜21cを備えると共に、第1のアナログスイッ
チ50a〜50c、第2のアナログスイッチ51a〜5
1c、第3のアナログスイッチ52a〜52c、第4の
アナログスイッチ53a〜53c、第5のアナログスイ
ッチ54a〜54c、及びホールドコンデンサ55a〜
55cを含んで構成される。
であり、第1実施例の電圧変換回路14U及び14Lの
改良例である。図6において、14U′(又は14
L′)は電圧変換回路であり、電圧変換回路14U′
(又は14L′)は、第1実施例と同様な電圧補正手段
21a〜21cを備えると共に、第1のアナログスイッ
チ50a〜50c、第2のアナログスイッチ51a〜5
1c、第3のアナログスイッチ52a〜52c、第4の
アナログスイッチ53a〜53c、第5のアナログスイ
ッチ54a〜54c、及びホールドコンデンサ55a〜
55cを含んで構成される。
【0025】第1及び第2のアナログスイッチ50a〜
50c、51a〜51cは、電圧補正手段21a〜21
cの中央端子Cとデータドライバ13U(又は13L)
の最終段のアンプ20a〜20cとの間に直列接続さ
れ、ホールドコンデンサ55a〜55cは、第1及び第
2のアナログスイッチ50a〜50c、51a〜51c
の接続点Pa〜Pcとグランド間に接続され、第3のア
ナログスイッチ52a〜52cは、電圧補正手段21a
〜21cの出力端子Oと接続点Pa〜Pcとの間に接続
され、第4のアナログスイッチ53a〜53cは、図面
の左方向に隣接する接続点(例えばアナログスイッチ5
3bであればPa)と電圧補正手段21a〜21cの左
側端子Lとの間に接続され、また、第5のアナログスイ
ッチ54a〜54cは、図面の右方向に隣接する接続点
(例えばアナログスイッチ53bであればPc)と電圧
補正手段21a〜21cの右側端子Rとの間に接続され
ている。
50c、51a〜51cは、電圧補正手段21a〜21
cの中央端子Cとデータドライバ13U(又は13L)
の最終段のアンプ20a〜20cとの間に直列接続さ
れ、ホールドコンデンサ55a〜55cは、第1及び第
2のアナログスイッチ50a〜50c、51a〜51c
の接続点Pa〜Pcとグランド間に接続され、第3のア
ナログスイッチ52a〜52cは、電圧補正手段21a
〜21cの出力端子Oと接続点Pa〜Pcとの間に接続
され、第4のアナログスイッチ53a〜53cは、図面
の左方向に隣接する接続点(例えばアナログスイッチ5
3bであればPa)と電圧補正手段21a〜21cの左
側端子Lとの間に接続され、また、第5のアナログスイ
ッチ54a〜54cは、図面の右方向に隣接する接続点
(例えばアナログスイッチ53bであればPc)と電圧
補正手段21a〜21cの右側端子Rとの間に接続され
ている。
【0026】このような構成において、(1)まず、第
3のアナログスイッチ52a〜52cをオフ状態にした
まま、第1、第2、第4及び第5のアナログスイッチ5
0a〜50c、51a〜51c、53a〜53c及び5
4a〜54cをオン状態(この状態は第1実施例の図2
と同じ)にすると、各電圧補正手段21a〜21cから
は、隣接するデータ電圧に応じて補正されたデータ電圧
VDa′〜VDc′が出力される。(2)次いで、第3
のアナログスイッチ52a〜52cをオン状態にする
と、補正後のデータ電圧VDa′〜VDc′がホールド
コンデンサ55a〜55cに保持される。(3)次に、
第2のアナログスイッチ51a〜51c、第4のアナロ
グスイッチ53a〜53c及び第5のアナログスイッチ
54a〜54cをオン状態にすると、ホールドコンデン
サ55a〜55cに保持されていた補正後のデータ電圧
VDa′〜VDc′が電圧補正手段21a〜21cに取
り込まれ、各電圧補正手段21a〜21cからは、隣接
するデータ電圧(但し、補正後のデータ電圧)に応じて
補正されたデータ電圧VDa′〜VDc′が出力され
る。従って、電源オン直後に(1)〜(3)を実行し、
それ以降は(2)及び(3)を適当な回数繰り返すこと
により、注目画素のデータ電圧の補正を補正後のデータ
電圧に基づいて行うことができ、補正の精度を高めるこ
とができる。
3のアナログスイッチ52a〜52cをオフ状態にした
まま、第1、第2、第4及び第5のアナログスイッチ5
0a〜50c、51a〜51c、53a〜53c及び5
4a〜54cをオン状態(この状態は第1実施例の図2
と同じ)にすると、各電圧補正手段21a〜21cから
は、隣接するデータ電圧に応じて補正されたデータ電圧
VDa′〜VDc′が出力される。(2)次いで、第3
のアナログスイッチ52a〜52cをオン状態にする
と、補正後のデータ電圧VDa′〜VDc′がホールド
コンデンサ55a〜55cに保持される。(3)次に、
第2のアナログスイッチ51a〜51c、第4のアナロ
グスイッチ53a〜53c及び第5のアナログスイッチ
54a〜54cをオン状態にすると、ホールドコンデン
サ55a〜55cに保持されていた補正後のデータ電圧
VDa′〜VDc′が電圧補正手段21a〜21cに取
り込まれ、各電圧補正手段21a〜21cからは、隣接
するデータ電圧(但し、補正後のデータ電圧)に応じて
補正されたデータ電圧VDa′〜VDc′が出力され
る。従って、電源オン直後に(1)〜(3)を実行し、
それ以降は(2)及び(3)を適当な回数繰り返すこと
により、注目画素のデータ電圧の補正を補正後のデータ
電圧に基づいて行うことができ、補正の精度を高めるこ
とができる。
【0027】第3実施例 図7、図8は本発明に係る液晶表示装置の第3実施例を
示す図であり、ディジタル的に構成したものである。こ
の図において、60はR、G、Bの各アナログ・データ
電圧をディジタル・データ信号R、G、Bに変換するA
/D変換器、61は各信号に所定の遅延時間を与えるデ
ィレイ回路、62は比較演算回路である。
示す図であり、ディジタル的に構成したものである。こ
の図において、60はR、G、Bの各アナログ・データ
電圧をディジタル・データ信号R、G、Bに変換するA
/D変換器、61は各信号に所定の遅延時間を与えるデ
ィレイ回路、62は比較演算回路である。
【0028】比較演算回路62は、第1実施例の電圧補
正手段と同様な演算機能を有し、ここでは、注目画素の
データ信号を、その両隣りの画素のデータ信号(例え
ば、注目画素のデータ信号をGとするとR及びB)に応
じて補正する。ところで、データ信号R、G、Bの入力
タイミングは、図8(a)に示すように、例えば、第2
0列目の80画素(以下[20−80]画素)、同列の
81画素(以下[20−81]画素)及び同列の82画
素(以下[20−82]画素)が同一時刻Ti で入力
し、その後、同列の83画素(以下[20−83]画
素)、同列の84画素(以下[20−84]画素)及び
同列の85画素(以下[20−85]画素)が同一時刻
Ti+1 で入力する。
正手段と同様な演算機能を有し、ここでは、注目画素の
データ信号を、その両隣りの画素のデータ信号(例え
ば、注目画素のデータ信号をGとするとR及びB)に応
じて補正する。ところで、データ信号R、G、Bの入力
タイミングは、図8(a)に示すように、例えば、第2
0列目の80画素(以下[20−80]画素)、同列の
81画素(以下[20−81]画素)及び同列の82画
素(以下[20−82]画素)が同一時刻Ti で入力
し、その後、同列の83画素(以下[20−83]画
素)、同列の84画素(以下[20−84]画素)及び
同列の85画素(以下[20−85]画素)が同一時刻
Ti+1 で入力する。
【0029】今、注目画素を[20−82]画素とする
と、比較対象になる画素は[20−81]画素と[20
−83]画素であるが、[20−83]画素が遅れて入
力するため都合が悪い。そこで、本実施例では、[20
−82]画素と[20−83]画素との比較の際には、
ディレイ回路61によって[20−82]画素をTi+ 1
−Ti だけ遅らせるようにしている。
と、比較対象になる画素は[20−81]画素と[20
−83]画素であるが、[20−83]画素が遅れて入
力するため都合が悪い。そこで、本実施例では、[20
−82]画素と[20−83]画素との比較の際には、
ディレイ回路61によって[20−82]画素をTi+ 1
−Ti だけ遅らせるようにしている。
【0030】
【発明の効果】本発明によれば、データバスラインの電
圧を、隣接するデータバスラインの電圧に応じて補正す
る電圧補正手段を備えたので、画素容量の影響による表
示階調の微妙な変動を抑制でき、表示品質を向上した液
晶表示装置を提供できる。
圧を、隣接するデータバスラインの電圧に応じて補正す
る電圧補正手段を備えたので、画素容量の影響による表
示階調の微妙な変動を抑制でき、表示品質を向上した液
晶表示装置を提供できる。
【図1】第1実施例のブロック図である。
【図2】第1実施例の電圧補正手段を含む要部の構成図
である。
である。
【図3】第1実施例の電圧補正手段の機能ブロック図で
ある。
ある。
【図4】第1実施例の電圧補正手段の具体的な構成図で
ある。
ある。
【図5】第1実施例の補正効果を示す特性図である。
【図6】第2実施例の電圧補正手段を含む要部の構成図
である。
である。
【図7】第3実施例の電圧補正手段を含む要部の構成図
である。
である。
【図8】第3実施例のデータ信号のタイミングチャート
及び液晶パネル上の画素配置図である。
及び液晶パネル上の画素配置図である。
【図9】液晶パネルの要部平面図である。
【図10】図9のA−A断面図である。
【図11】図9の等価回路図である。
【図12】従来例の不具合説明図である。
1a〜1c:画素電極 4a〜4c:データバスライン 9、11:ガラス基板 10:液晶層 21a〜21c:電圧補正手段 62:比較演算回路(電圧補正手段)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖 賢一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項1】一方のガラス基板に多数の画素電極を配列
すると共に、 前記一方のガラス基板に対向する他方のガラス基板に多
数のデータバスラインを配列し、 前記画素電極の電圧と前記データバスラインの電圧との
差電圧に相当する電圧を、前記画素電極と前記データバ
スラインとの間の液晶層に書き込む液晶表示装置におい
て、 前記データバスラインの電圧を、隣接するデータバスラ
インの電圧に応じて補正する電圧補正手段を備えたこと
を特徴とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14713993A JPH075843A (ja) | 1993-06-18 | 1993-06-18 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14713993A JPH075843A (ja) | 1993-06-18 | 1993-06-18 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH075843A true JPH075843A (ja) | 1995-01-10 |
Family
ID=15423463
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14713993A Withdrawn JPH075843A (ja) | 1993-06-18 | 1993-06-18 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH075843A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030156121A1 (en) * | 2002-02-19 | 2003-08-21 | Willis Donald Henry | Compensation for adjacent pixel interdependence |
JP2006514323A (ja) * | 2003-01-31 | 2006-04-27 | トムソン ライセンシング | 分割ガンマテーブルによるスパークル低減 |
JP2006243519A (ja) * | 2005-03-04 | 2006-09-14 | Sharp Corp | 表示装置およびその駆動方法 |
JP2010537237A (ja) * | 2007-08-23 | 2010-12-02 | シーリアル テクノロジーズ ソシエテ アノニム | 電子表示装置及びディスプレイの画素を駆動する装置 |
-
1993
- 1993-06-18 JP JP14713993A patent/JPH075843A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030156121A1 (en) * | 2002-02-19 | 2003-08-21 | Willis Donald Henry | Compensation for adjacent pixel interdependence |
JP2005518559A (ja) * | 2002-02-19 | 2005-06-23 | トムソン ライセンシング ソシエテ アノニム | 隣接する画素の相互依存の補償 |
JP2006514323A (ja) * | 2003-01-31 | 2006-04-27 | トムソン ライセンシング | 分割ガンマテーブルによるスパークル低減 |
JP2006243519A (ja) * | 2005-03-04 | 2006-09-14 | Sharp Corp | 表示装置およびその駆動方法 |
JP2010537237A (ja) * | 2007-08-23 | 2010-12-02 | シーリアル テクノロジーズ ソシエテ アノニム | 電子表示装置及びディスプレイの画素を駆動する装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |