JPH075843A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH075843A JPH075843A JP14713993A JP14713993A JPH075843A JP H075843 A JPH075843 A JP H075843A JP 14713993 A JP14713993 A JP 14713993A JP 14713993 A JP14713993 A JP 14713993A JP H075843 A JPH075843 A JP H075843A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- pixel
- data
- liquid crystal
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】 画素容量の影響による表示階調の微妙な変動
を抑制して表示品質の向上を図ること。 【構成】 一方のガラス基板に多数の画素電極を配列す
ると共に、前記一方のガラス基板に対向する他方のガラ
ス基板に多数のデータバスラインを配列し、前記画素電
極の電圧と前記データバスラインの電圧との差電圧に相
当する電圧を、前記画素電極と前記データバスラインと
の間の液晶層に書き込む液晶表示装置において、前記デ
ータバスラインの電圧を、隣接するデータバスラインの
電圧に応じて補正する電圧補正手段を備えたことを特徴
とする。
を抑制して表示品質の向上を図ること。 【構成】 一方のガラス基板に多数の画素電極を配列す
ると共に、前記一方のガラス基板に対向する他方のガラ
ス基板に多数のデータバスラインを配列し、前記画素電
極の電圧と前記データバスラインの電圧との差電圧に相
当する電圧を、前記画素電極と前記データバスラインと
の間の液晶層に書き込む液晶表示装置において、前記デ
ータバスラインの電圧を、隣接するデータバスラインの
電圧に応じて補正する電圧補正手段を備えたことを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
液晶表示装置に関し、特に、対向駆動型の液晶表示装置
に関する。ＣＲＴ型の表示装置に比べて応答速度や表示
品質の点で見劣りすると言われていた液晶表示装置であ
るが、ＴＦＴ（薄膜トランジスタ）を用いたアクティブ
マトリクス液晶表示装置の出現で実用上充分なレベルに
達した感がある。
液晶表示装置に関し、特に、対向駆動型の液晶表示装置
に関する。ＣＲＴ型の表示装置に比べて応答速度や表示
品質の点で見劣りすると言われていた液晶表示装置であ
るが、ＴＦＴ（薄膜トランジスタ）を用いたアクティブ
マトリクス液晶表示装置の出現で実用上充分なレベルに
達した感がある。
【０００２】しかしながら、依然として歩留りが悪く、
画面サイズで見ると高々１０インチクラスまでが実用化
されているにすぎず、近年におけるパソコンやＴＶ等の
大画面化要求に充分に応えているとは言えない。そこ
で、今までの「コモン電極型」の液晶表示装置よりも表
示パネルの構造が簡単で、歩留りを向上できる「対向駆
動型」の液晶表示装置が提案されている。
画面サイズで見ると高々１０インチクラスまでが実用化
されているにすぎず、近年におけるパソコンやＴＶ等の
大画面化要求に充分に応えているとは言えない。そこ
で、今までの「コモン電極型」の液晶表示装置よりも表
示パネルの構造が簡単で、歩留りを向上できる「対向駆
動型」の液晶表示装置が提案されている。
【０００３】
【従来の技術】図９は対向駆動型液晶表示装置の表示パ
ネル構造図である。図９は代表的に示す３画素分の平面
図であり、１ａ〜１ｃは画素電極、２ａ〜２ｃはＴＦＴ
のための半導体層、３ａ〜３ｃはリファレンス電極、４
ａ〜４ｃは画面の縦方向に配線されたデータバスライ
ン、５、６は画面の横方向に配線されたリファレンスバ
スライン、７は同じく横方向に配線されたゲートバスラ
インである。
ネル構造図である。図９は代表的に示す３画素分の平面
図であり、１ａ〜１ｃは画素電極、２ａ〜２ｃはＴＦＴ
のための半導体層、３ａ〜３ｃはリファレンス電極、４
ａ〜４ｃは画面の縦方向に配線されたデータバスライ
ン、５、６は画面の横方向に配線されたリファレンスバ
スライン、７は同じく横方向に配線されたゲートバスラ
インである。
【０００４】ゲートバスライン７に所定の電圧を加えて
ＴＦＴをオンさせると、リファレンスバスライン５と画
素電極１ａ〜１ｃとの間が接続され、画素電極１ａ〜１
ｃとリファレンスバスライン５が等電位になる。この状
態で、例えばデータバスライン４ａに適当な表示電圧を
与えると、このデータバスライン４ａと画素電極１ａに
挟まれた液晶部分に、上記表示電圧とリファレンスバス
ライン５の電圧との差電圧に相当する電圧（以下「液晶
電圧」と言う）が書き込まれる。
ＴＦＴをオンさせると、リファレンスバスライン５と画
素電極１ａ〜１ｃとの間が接続され、画素電極１ａ〜１
ｃとリファレンスバスライン５が等電位になる。この状
態で、例えばデータバスライン４ａに適当な表示電圧を
与えると、このデータバスライン４ａと画素電極１ａに
挟まれた液晶部分に、上記表示電圧とリファレンスバス
ライン５の電圧との差電圧に相当する電圧（以下「液晶
電圧」と言う）が書き込まれる。
【０００５】対向駆動型では、図１０に図９のＡ−Ａ断
面図を示すように、画素電極１ｃ、半導体層２ｃ、リフ
ァレンス電極３ｃ、絶縁層８、リファレンスバスライン
５及びゲートバスライン７を一方のガラス基板９に形成
し、このガラス基板９に液晶層１０を介して対向する他
方のガラス基板１１にデータバスライン４ｃを形成す
る。
面図を示すように、画素電極１ｃ、半導体層２ｃ、リフ
ァレンス電極３ｃ、絶縁層８、リファレンスバスライン
５及びゲートバスライン７を一方のガラス基板９に形成
し、このガラス基板９に液晶層１０を介して対向する他
方のガラス基板１１にデータバスライン４ｃを形成す
る。
【０００６】これによれば、縦方向のデータバスライン
４ｃと、横方向のリファレンスバスライン５（及びゲー
トバスライン７）との間に液晶層１０が介在するので、
両者の間隔（すなわちバスラインの交差間隔）を液晶層
１０の厚み分だけ拡大することができ、コモン電極型の
ように、同一のガラス基板上にバスラインを交差配列す
るものに比べて遥かに製造が容易となり、歩留りを向上
できる。
４ｃと、横方向のリファレンスバスライン５（及びゲー
トバスライン７）との間に液晶層１０が介在するので、
両者の間隔（すなわちバスラインの交差間隔）を液晶層
１０の厚み分だけ拡大することができ、コモン電極型の
ように、同一のガラス基板上にバスラインを交差配列す
るものに比べて遥かに製造が容易となり、歩留りを向上
できる。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
対向駆動型の液晶表示装置にあっては、隣接液晶電極間
の寄生容量（以下「画素容量」と言う）が相当に大き
く、容量結合による隣接画素からの影響で、既に書き込
みを完了した画素の液晶電圧が微妙に変動するという問
題点があった。
対向駆動型の液晶表示装置にあっては、隣接液晶電極間
の寄生容量（以下「画素容量」と言う）が相当に大き
く、容量結合による隣接画素からの影響で、既に書き込
みを完了した画素の液晶電圧が微妙に変動するという問
題点があった。
【０００８】図１１は図１０の等価回路図であり、図中
のＣPPが画素電極間に寄生する画素容量である。なお、
ＣDSは画素電極とリファレンスバスライン間の容量、Ｃ
LCは画素電極とデータバスライン間の容量（液晶容
量）、ＣGSは画素電極とゲートバスライン間の容量であ
る。添字の／以下は画素番号である。図１２は問題点を
説明するための駆動波形例であり、ＶＤａはデータバス
ライン４ａの電圧、ＶＤｂはデータバスライン４ｂの電
圧、ＶＲはリファレンスバスライン５の電圧、ＶＧはゲ
ートバスライン７の電圧、ＶＥａは画素電極１ａとデー
タバスライン４ａの間の液晶部分に書き込まれる液晶電
圧、ＶM は既に書き込みを完了した画素の液晶電圧の変
動分である。
のＣPPが画素電極間に寄生する画素容量である。なお、
ＣDSは画素電極とリファレンスバスライン間の容量、Ｃ
LCは画素電極とデータバスライン間の容量（液晶容
量）、ＣGSは画素電極とゲートバスライン間の容量であ
る。添字の／以下は画素番号である。図１２は問題点を
説明するための駆動波形例であり、ＶＤａはデータバス
ライン４ａの電圧、ＶＤｂはデータバスライン４ｂの電
圧、ＶＲはリファレンスバスライン５の電圧、ＶＧはゲ
ートバスライン７の電圧、ＶＥａは画素電極１ａとデー
タバスライン４ａの間の液晶部分に書き込まれる液晶電
圧、ＶM は既に書き込みを完了した画素の液晶電圧の変
動分である。
【０００９】図１２の左半分の波形は、ＶＤａとＶＤｂ
が同一の電位で安定している場合である。この場合のＶ
Ｅａは、ＶＲとＶＤａの差電圧に相当する電位になり、
表示階調はＶＥａの実効値（一点鎖線）によって問題な
く与えられる。これに対し、図１２の右半分の波形は、
ＶＤｂの電位が変化（例えば時点ｔ0で低下）した場合
であり、この場合のＶＥａは、ＶＤｂの変化に追従して
低下側に不本意に変化（ＶM ）している。これは、ＶＤ
ｂの変化によって生じた隣接画素の液晶電圧の変動が、
画素容量を通してＶＥａに伝えられるためである。 ［目的］そこで、本発明は、画素容量の影響による表示
階調の微妙な変動を抑制し、以て表示品質を向上した液
晶表示装置の提供を目的とする。
が同一の電位で安定している場合である。この場合のＶ
Ｅａは、ＶＲとＶＤａの差電圧に相当する電位になり、
表示階調はＶＥａの実効値（一点鎖線）によって問題な
く与えられる。これに対し、図１２の右半分の波形は、
ＶＤｂの電位が変化（例えば時点ｔ0で低下）した場合
であり、この場合のＶＥａは、ＶＤｂの変化に追従して
低下側に不本意に変化（ＶM ）している。これは、ＶＤ
ｂの変化によって生じた隣接画素の液晶電圧の変動が、
画素容量を通してＶＥａに伝えられるためである。 ［目的］そこで、本発明は、画素容量の影響による表示
階調の微妙な変動を抑制し、以て表示品質を向上した液
晶表示装置の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、一方のガラス基板に多数の画素電極を配
列すると共に、前記一方のガラス基板に対向する他方の
ガラス基板に多数のデータバスラインを配列し、前記画
素電極の電圧と前記データバスラインの電圧との差電圧
に相当する電圧を、前記画素電極と前記データバスライ
ンとの間の液晶層に書き込む液晶表示装置において、前
記データバスラインの電圧を、隣接するデータバスライ
ンの電圧に応じて補正する電圧補正手段を備えたことを
特徴とする。
成するために、一方のガラス基板に多数の画素電極を配
列すると共に、前記一方のガラス基板に対向する他方の
ガラス基板に多数のデータバスラインを配列し、前記画
素電極の電圧と前記データバスラインの電圧との差電圧
に相当する電圧を、前記画素電極と前記データバスライ
ンとの間の液晶層に書き込む液晶表示装置において、前
記データバスラインの電圧を、隣接するデータバスライ
ンの電圧に応じて補正する電圧補正手段を備えたことを
特徴とする。
【００１１】
【作用】本発明では、注目画素に書き込まれる液晶電圧
が隣接画素に書き込まれる液晶電圧に応じて補正される
ので、隣接画素間に寄生する画素容量の影響による表示
階調の微妙な変化が抑制され、表示品質の向上が図られ
る。
が隣接画素に書き込まれる液晶電圧に応じて補正される
ので、隣接画素間に寄生する画素容量の影響による表示
階調の微妙な変化が抑制され、表示品質の向上が図られ
る。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。第１実施例 図１〜図５は本発明に係る液晶表示装置の第１実施例を
示す図である。図１において、１０は液晶パネルであ
り、液晶パネル１０は、画面の縦方向に敷設された多数
のデータバスラインと横方向に敷設された多数のゲート
バスライン（及びリファレンスバスライン）との各交差
点にＴＦＴ及び液晶電極を接続して構成する公知のもの
で、詳細には対向駆動型の構造（図９、図１０参照）を
有するものである。
する。第１実施例 図１〜図５は本発明に係る液晶表示装置の第１実施例を
示す図である。図１において、１０は液晶パネルであ
り、液晶パネル１０は、画面の縦方向に敷設された多数
のデータバスラインと横方向に敷設された多数のゲート
バスライン（及びリファレンスバスライン）との各交差
点にＴＦＴ及び液晶電極を接続して構成する公知のもの
で、詳細には対向駆動型の構造（図９、図１０参照）を
有するものである。
【００１３】１１は外部からの各種制御信号（クロック
信号ＣＬＫ、水平／垂直同期信号ＨSYNC／ＶSYNC）や表
示データ（赤データＲ、緑データＧ、青データＢ）に基
づいて液晶表示装置の動作に必要な様々な内部信号を生
成するコントローラ、１２はコントローラからのＨSYNC
に同期した信号に応答して液晶パネル１０の多数のゲー
トバスラインに線順次でＴＦＴのオン電圧を印加するゲ
ートドライバ、１３Ｕ、１３Ｌはコントローラ１１から
の表示データＲ、Ｇ、Ｂを画素単位に取り込み、表示階
調に応じたアナログ電圧（以下「表示電圧」）に変換し
てＨSYNCのタイミングで一斉に出力するデータドライ
バ、１４Ｕ、１４Ｌはデータドライバ１３Ｕ、１３Ｌか
らの表示電圧に所定の補正を施して液晶パネル１０のデ
ータバスラインに供給する電圧変換回路である。なお、
１３及び１４に付した符号Ｕ及びＬはそれぞれが液晶パ
ネル１０の上側に位置するもの及び下側に位置するもの
を表している。
信号ＣＬＫ、水平／垂直同期信号ＨSYNC／ＶSYNC）や表
示データ（赤データＲ、緑データＧ、青データＢ）に基
づいて液晶表示装置の動作に必要な様々な内部信号を生
成するコントローラ、１２はコントローラからのＨSYNC
に同期した信号に応答して液晶パネル１０の多数のゲー
トバスラインに線順次でＴＦＴのオン電圧を印加するゲ
ートドライバ、１３Ｕ、１３Ｌはコントローラ１１から
の表示データＲ、Ｇ、Ｂを画素単位に取り込み、表示階
調に応じたアナログ電圧（以下「表示電圧」）に変換し
てＨSYNCのタイミングで一斉に出力するデータドライ
バ、１４Ｕ、１４Ｌはデータドライバ１３Ｕ、１３Ｌか
らの表示電圧に所定の補正を施して液晶パネル１０のデ
ータバスラインに供給する電圧変換回路である。なお、
１３及び１４に付した符号Ｕ及びＬはそれぞれが液晶パ
ネル１０の上側に位置するもの及び下側に位置するもの
を表している。
【００１４】図２は、データドライバ１３Ｕ（又は１３
Ｌ；以下１３Ｕで代表）及び電圧変換回路１４Ｕ（又は
１４Ｌ；以下１４Ｕで代表）の要部の構成図である。こ
の図において、２０ａ〜２０ｃはデータドライバ１３Ｕ
の最終段のアンプ、２１ａ〜２１ｃは中央端子Ｃの入力
電圧に両側端子Ｒ、Ｌの入力電圧に応じた補正を加えて
端子Ｏから出力する電圧補正手段、２２ａ〜２２ｃは出
力イネーブル信号（ＨSYNCに同期した信号）に応答して
一斉にオンとなるアナログスイッチ、２３ａ〜２３ｃは
出力バッファである。なお、ａ〜ｃは画素番号を表して
いる。
Ｌ；以下１３Ｕで代表）及び電圧変換回路１４Ｕ（又は
１４Ｌ；以下１４Ｕで代表）の要部の構成図である。こ
の図において、２０ａ〜２０ｃはデータドライバ１３Ｕ
の最終段のアンプ、２１ａ〜２１ｃは中央端子Ｃの入力
電圧に両側端子Ｒ、Ｌの入力電圧に応じた補正を加えて
端子Ｏから出力する電圧補正手段、２２ａ〜２２ｃは出
力イネーブル信号（ＨSYNCに同期した信号）に応答して
一斉にオンとなるアナログスイッチ、２３ａ〜２３ｃは
出力バッファである。なお、ａ〜ｃは画素番号を表して
いる。
【００１５】ここで、電圧補正手段２１ａ〜２１ｃの中
央端子Ｃに入力する電圧は、データドライバ１３Ｕの最
終段のアンプ２０ａ〜２０ｃの出力ＶＤａ、ＶＤｂ又は
ＶＤｃであり、この電圧ＶＤａ、ＶＤｂ又はＶＤｃは、
画面上で横方向に隣接する画素ａ、ｂ又はｃのデータ電
圧である。代表的に示す３個の電圧補正手段２１ａ〜２
１ｃのうち、例えば、真ん中に位置する電圧補正手段２
１ｂの中央端子Ｃには、画素ｂのデータ電圧ＶＤｂが入
力し、同電圧補正手段２１ｂの左側端子Ｌには、画素ａ
のデータ電圧が入力し、さらに、同電圧補正手段２１ｂ
の右側端子Ｒには、画素ｃのデータ電圧が入力してい
る。
央端子Ｃに入力する電圧は、データドライバ１３Ｕの最
終段のアンプ２０ａ〜２０ｃの出力ＶＤａ、ＶＤｂ又は
ＶＤｃであり、この電圧ＶＤａ、ＶＤｂ又はＶＤｃは、
画面上で横方向に隣接する画素ａ、ｂ又はｃのデータ電
圧である。代表的に示す３個の電圧補正手段２１ａ〜２
１ｃのうち、例えば、真ん中に位置する電圧補正手段２
１ｂの中央端子Ｃには、画素ｂのデータ電圧ＶＤｂが入
力し、同電圧補正手段２１ｂの左側端子Ｌには、画素ａ
のデータ電圧が入力し、さらに、同電圧補正手段２１ｂ
の右側端子Ｒには、画素ｃのデータ電圧が入力してい
る。
【００１６】図３は電圧補正手段２１ａ〜２１ｃ（図で
は代表例として２１ｂ）の機能ブロック図である。２４
は２×ＶＤｂとＶＤａ＋ＶＤｃとの差値ΔＶＤを演算す
る差演算部、２５はΔＶＤ×Ｋ（但し、Ｋは所定の乗算
係数）を演算する乗算部、２６は乗算部２５の出力（Δ
ＶＤ×Ｋ）にＶＤｂを加算する加算部であり、全体で、
次の演算式を実行する。
は代表例として２１ｂ）の機能ブロック図である。２４
は２×ＶＤｂとＶＤａ＋ＶＤｃとの差値ΔＶＤを演算す
る差演算部、２５はΔＶＤ×Ｋ（但し、Ｋは所定の乗算
係数）を演算する乗算部、２６は乗算部２５の出力（Δ
ＶＤ×Ｋ）にＶＤｂを加算する加算部であり、全体で、
次の演算式を実行する。
【００１７】 ＶＤｂ′＝ＶＤｂ＋Ｋ（２ＶＤｂ−ＶＤａ−ＶＤｃ） …… 乗算係数Ｋは、液晶パネル１０の各種の寄生容量（図１
１の等価回路のＣGS、ＣDS、ＣLC及びＣPP参照）から決
まる定数で、例えば、図９のパネル構造の場合には、次
式を用いて求めることができる。 Ｋ＝γ／（１−β−２γ） …… 但し、 γ＝ＣPPＣLC／ 〔（ＣLC＋ＣGS＋ＣDS）（ＣLC＋ＣGS＋ＣDS＋３ＣPP）〕 …… β＝（ＣGS＋ＣDS）／（ＣLC＋ＣGS＋ＣDS） …… である。
１の等価回路のＣGS、ＣDS、ＣLC及びＣPP参照）から決
まる定数で、例えば、図９のパネル構造の場合には、次
式を用いて求めることができる。 Ｋ＝γ／（１−β−２γ） …… 但し、 γ＝ＣPPＣLC／ 〔（ＣLC＋ＣGS＋ＣDS）（ＣLC＋ＣGS＋ＣDS＋３ＣPP）〕 …… β＝（ＣGS＋ＣDS）／（ＣLC＋ＣGS＋ＣDS） …… である。
【００１８】ここで、注目画素の液晶電圧の変動分ＶM
（図１２参照）は、本願発明者の解析により、次式の
ように求められることがわかった。 ＶM ＝（１−β）ＶD −ＶR ＋γ（ＶD1＋ＶD2−２ＶD ） …… 但し、ＶD は注目画素に与えられる電圧（データバスラ
インの電圧）、ＶD1及びＶD2は注目画素の両隣りの画素
に与えられる電圧（両隣りのデータバスラインの電
圧）、ＶR はリファレンスバスラインの電圧である。
（図１２参照）は、本願発明者の解析により、次式の
ように求められることがわかった。 ＶM ＝（１−β）ＶD −ＶR ＋γ（ＶD1＋ＶD2−２ＶD ） …… 但し、ＶD は注目画素に与えられる電圧（データバスラ
インの電圧）、ＶD1及びＶD2は注目画素の両隣りの画素
に与えられる電圧（両隣りのデータバスラインの電
圧）、ＶR はリファレンスバスラインの電圧である。
【００１９】今、ＶD 、ＶD1及びＶD2に、補正前のデー
タ電圧（ＶＤａ〜ＶＤｃ）を当てはめた場合（従来技術
の場合）を考えると、上式の第３項により、両隣りの
データ電圧が大きいほどＶM が大きくなる。すなわち、
注目画素のデータ電圧ＶＤｂを２倍にした値と、両隣り
のデータ電圧ＶＤａ、ＶＤｃの加算値とが等しいときに
は、上式の第３項が「０」となってＶM が最小とな
る。
タ電圧（ＶＤａ〜ＶＤｃ）を当てはめた場合（従来技術
の場合）を考えると、上式の第３項により、両隣りの
データ電圧が大きいほどＶM が大きくなる。すなわち、
注目画素のデータ電圧ＶＤｂを２倍にした値と、両隣り
のデータ電圧ＶＤａ、ＶＤｃの加算値とが等しいときに
は、上式の第３項が「０」となってＶM が最小とな
る。
【００２０】従って、上式の第３項を「０」とするよ
うな補正電圧を生成し、この補正電圧を用いて注目画素
のデータ電圧ＶＤｂを補正すれば、常にＶM を最小化し
て表示品質の向上を図ることができる。補正電圧をｘと
すると、 （１−β）（ＶD ＋ｘ）−ＶR ＋γ〔ＶD1＋ＶD2−２（ＶD ＋ｘ）〕 ＝（１−β）ＶD −ＶR …… 上式の右辺は隣のデータ電圧が等しい場合、左辺は注
目画素のデータ電圧に補正電圧ｘを加えた場合である。
上式を解くと、 ｘ＝〔γ／（１−β−２γ）〕（２ＶD −ＶD1−ＶD2） …… となり、このｘを注目画素のデータ電圧加えて補正すれ
ばよい。例えば、注目画素のデータ電圧をＶＤｂとする
と、補正後のデータ電圧ＶＤｂ′は、 ＶＤｂ′＝ ＶＤｂ＋〔γ／（１−β−２γ）〕（２ＶＤｂ−ＶＤａ−ＶＤｃ） …… で与えられる。
うな補正電圧を生成し、この補正電圧を用いて注目画素
のデータ電圧ＶＤｂを補正すれば、常にＶM を最小化し
て表示品質の向上を図ることができる。補正電圧をｘと
すると、 （１−β）（ＶD ＋ｘ）−ＶR ＋γ〔ＶD1＋ＶD2−２（ＶD ＋ｘ）〕 ＝（１−β）ＶD −ＶR …… 上式の右辺は隣のデータ電圧が等しい場合、左辺は注
目画素のデータ電圧に補正電圧ｘを加えた場合である。
上式を解くと、 ｘ＝〔γ／（１−β−２γ）〕（２ＶD −ＶD1−ＶD2） …… となり、このｘを注目画素のデータ電圧加えて補正すれ
ばよい。例えば、注目画素のデータ電圧をＶＤｂとする
と、補正後のデータ電圧ＶＤｂ′は、 ＶＤｂ′＝ ＶＤｂ＋〔γ／（１−β−２γ）〕（２ＶＤｂ−ＶＤａ−ＶＤｃ） …… で与えられる。
【００２１】図３の差演算部２４は上式の（２ＶD −
ＶD1−ＶD2）を演算するもの、乗算部２５はｘを演算す
るもの、加算部２６は上式を演算するものである。図
４は、以上の演算機能を有する電圧補正手段２１ｂの具
体的な構成図であり、第１〜第３のオペアンプ回路２７
〜２９は差演算部２４を構成し、第４のオペアンプ回路
３０は乗算部２５を構成し、第５のオペアンプ回路３１
は加算部２６を構成している。３２〜４７は抵抗であ
り、第４のオペアンプ３０の入力抵抗４３の値（Ｒ43）
とフィードバック抵抗４４の値（Ｒ44）との比（Ｒ44／
Ｒ43）で乗算係数Ｋ（Ｋ＝〔γ／（１−β−２γ）〕）
を調節する。なお、第４のオペアンプ３０の入力抵抗４
３とフィードバック抵抗４４を除く全ての抵抗は等しい
値に設定されている。
ＶD1−ＶD2）を演算するもの、乗算部２５はｘを演算す
るもの、加算部２６は上式を演算するものである。図
４は、以上の演算機能を有する電圧補正手段２１ｂの具
体的な構成図であり、第１〜第３のオペアンプ回路２７
〜２９は差演算部２４を構成し、第４のオペアンプ回路
３０は乗算部２５を構成し、第５のオペアンプ回路３１
は加算部２６を構成している。３２〜４７は抵抗であ
り、第４のオペアンプ３０の入力抵抗４３の値（Ｒ43）
とフィードバック抵抗４４の値（Ｒ44）との比（Ｒ44／
Ｒ43）で乗算係数Ｋ（Ｋ＝〔γ／（１−β−２γ）〕）
を調節する。なお、第４のオペアンプ３０の入力抵抗４
３とフィードバック抵抗４４を除く全ての抵抗は等しい
値に設定されている。
【００２２】かかる構成を有する図４の回路からは、 ＶＤｂ＋（Ｒ44／Ｒ43）（２ＶＤｂ−ＶＤａ−ＶＤｃ） …… で与えられる補正後のデータ電圧ＶＤｂ′が出力され
る。従って、以上の実施例によれば、注目画素のデータ
電圧ＶＤｂと両隣りのデータ電圧ＶＤａ、ＶＤｃとの差
に応じて当該注目画素のデータ電圧ＶＤｂを補正し、補
正後のデータ電圧ＶＤｂ′を注目画素のデータバスライ
ンに与えるようにしたので、液晶に印加される実効値電
圧の変動（ＶM ）を抑えることができ、表示品質の向上
を図ることができる。
る。従って、以上の実施例によれば、注目画素のデータ
電圧ＶＤｂと両隣りのデータ電圧ＶＤａ、ＶＤｃとの差
に応じて当該注目画素のデータ電圧ＶＤｂを補正し、補
正後のデータ電圧ＶＤｂ′を注目画素のデータバスライ
ンに与えるようにしたので、液晶に印加される実効値電
圧の変動（ＶM ）を抑えることができ、表示品質の向上
を図ることができる。
【００２３】図５は、上記実施例による改善効果を示す
特性図であり、縦軸は注目画素の輝度ずれを、また、横
軸は注目画素のデータ電圧に対する隣接画素のデータ電
圧の差（０Ｖ＝差なし）を表している。補正を行わない
場合は、図中の破線で示すように、最大で約３０％もの
輝度ずれを生じているが、補正を行うことにより、この
輝度ずれを最大で±３％程度に抑えることができた。こ
れは、およそ１／２０の抑制効果である。
特性図であり、縦軸は注目画素の輝度ずれを、また、横
軸は注目画素のデータ電圧に対する隣接画素のデータ電
圧の差（０Ｖ＝差なし）を表している。補正を行わない
場合は、図中の破線で示すように、最大で約３０％もの
輝度ずれを生じているが、補正を行うことにより、この
輝度ずれを最大で±３％程度に抑えることができた。こ
れは、およそ１／２０の抑制効果である。
【００２４】第２実施例 図６は本発明に係る液晶表示装置の第２実施例を示す図
であり、第１実施例の電圧変換回路１４Ｕ及び１４Ｌの
改良例である。図６において、１４Ｕ′（又は１４
Ｌ′）は電圧変換回路であり、電圧変換回路１４Ｕ′
（又は１４Ｌ′）は、第１実施例と同様な電圧補正手段
２１ａ〜２１ｃを備えると共に、第１のアナログスイッ
チ５０ａ〜５０ｃ、第２のアナログスイッチ５１ａ〜５
１ｃ、第３のアナログスイッチ５２ａ〜５２ｃ、第４の
アナログスイッチ５３ａ〜５３ｃ、第５のアナログスイ
ッチ５４ａ〜５４ｃ、及びホールドコンデンサ５５ａ〜
５５ｃを含んで構成される。
であり、第１実施例の電圧変換回路１４Ｕ及び１４Ｌの
改良例である。図６において、１４Ｕ′（又は１４
Ｌ′）は電圧変換回路であり、電圧変換回路１４Ｕ′
（又は１４Ｌ′）は、第１実施例と同様な電圧補正手段
２１ａ〜２１ｃを備えると共に、第１のアナログスイッ
チ５０ａ〜５０ｃ、第２のアナログスイッチ５１ａ〜５
１ｃ、第３のアナログスイッチ５２ａ〜５２ｃ、第４の
アナログスイッチ５３ａ〜５３ｃ、第５のアナログスイ
ッチ５４ａ〜５４ｃ、及びホールドコンデンサ５５ａ〜
５５ｃを含んで構成される。
【００２５】第１及び第２のアナログスイッチ５０ａ〜
５０ｃ、５１ａ〜５１ｃは、電圧補正手段２１ａ〜２１
ｃの中央端子Ｃとデータドライバ１３Ｕ（又は１３Ｌ）
の最終段のアンプ２０ａ〜２０ｃとの間に直列接続さ
れ、ホールドコンデンサ５５ａ〜５５ｃは、第１及び第
２のアナログスイッチ５０ａ〜５０ｃ、５１ａ〜５１ｃ
の接続点Ｐａ〜Ｐｃとグランド間に接続され、第３のア
ナログスイッチ５２ａ〜５２ｃは、電圧補正手段２１ａ
〜２１ｃの出力端子Ｏと接続点Ｐａ〜Ｐｃとの間に接続
され、第４のアナログスイッチ５３ａ〜５３ｃは、図面
の左方向に隣接する接続点（例えばアナログスイッチ５
３ｂであればＰａ）と電圧補正手段２１ａ〜２１ｃの左
側端子Ｌとの間に接続され、また、第５のアナログスイ
ッチ５４ａ〜５４ｃは、図面の右方向に隣接する接続点
（例えばアナログスイッチ５３ｂであればＰｃ）と電圧
補正手段２１ａ〜２１ｃの右側端子Ｒとの間に接続され
ている。
５０ｃ、５１ａ〜５１ｃは、電圧補正手段２１ａ〜２１
ｃの中央端子Ｃとデータドライバ１３Ｕ（又は１３Ｌ）
の最終段のアンプ２０ａ〜２０ｃとの間に直列接続さ
れ、ホールドコンデンサ５５ａ〜５５ｃは、第１及び第
２のアナログスイッチ５０ａ〜５０ｃ、５１ａ〜５１ｃ
の接続点Ｐａ〜Ｐｃとグランド間に接続され、第３のア
ナログスイッチ５２ａ〜５２ｃは、電圧補正手段２１ａ
〜２１ｃの出力端子Ｏと接続点Ｐａ〜Ｐｃとの間に接続
され、第４のアナログスイッチ５３ａ〜５３ｃは、図面
の左方向に隣接する接続点（例えばアナログスイッチ５
３ｂであればＰａ）と電圧補正手段２１ａ〜２１ｃの左
側端子Ｌとの間に接続され、また、第５のアナログスイ
ッチ５４ａ〜５４ｃは、図面の右方向に隣接する接続点
（例えばアナログスイッチ５３ｂであればＰｃ）と電圧
補正手段２１ａ〜２１ｃの右側端子Ｒとの間に接続され
ている。
【００２６】このような構成において、（１）まず、第
３のアナログスイッチ５２ａ〜５２ｃをオフ状態にした
まま、第１、第２、第４及び第５のアナログスイッチ５
０ａ〜５０ｃ、５１ａ〜５１ｃ、５３ａ〜５３ｃ及び５
４ａ〜５４ｃをオン状態（この状態は第１実施例の図２
と同じ）にすると、各電圧補正手段２１ａ〜２１ｃから
は、隣接するデータ電圧に応じて補正されたデータ電圧
ＶＤａ′〜ＶＤｃ′が出力される。（２）次いで、第３
のアナログスイッチ５２ａ〜５２ｃをオン状態にする
と、補正後のデータ電圧ＶＤａ′〜ＶＤｃ′がホールド
コンデンサ５５ａ〜５５ｃに保持される。（３）次に、
第２のアナログスイッチ５１ａ〜５１ｃ、第４のアナロ
グスイッチ５３ａ〜５３ｃ及び第５のアナログスイッチ
５４ａ〜５４ｃをオン状態にすると、ホールドコンデン
サ５５ａ〜５５ｃに保持されていた補正後のデータ電圧
ＶＤａ′〜ＶＤｃ′が電圧補正手段２１ａ〜２１ｃに取
り込まれ、各電圧補正手段２１ａ〜２１ｃからは、隣接
するデータ電圧（但し、補正後のデータ電圧）に応じて
補正されたデータ電圧ＶＤａ′〜ＶＤｃ′が出力され
る。従って、電源オン直後に（１）〜（３）を実行し、
それ以降は（２）及び（３）を適当な回数繰り返すこと
により、注目画素のデータ電圧の補正を補正後のデータ
電圧に基づいて行うことができ、補正の精度を高めるこ
とができる。
３のアナログスイッチ５２ａ〜５２ｃをオフ状態にした
まま、第１、第２、第４及び第５のアナログスイッチ５
０ａ〜５０ｃ、５１ａ〜５１ｃ、５３ａ〜５３ｃ及び５
４ａ〜５４ｃをオン状態（この状態は第１実施例の図２
と同じ）にすると、各電圧補正手段２１ａ〜２１ｃから
は、隣接するデータ電圧に応じて補正されたデータ電圧
ＶＤａ′〜ＶＤｃ′が出力される。（２）次いで、第３
のアナログスイッチ５２ａ〜５２ｃをオン状態にする
と、補正後のデータ電圧ＶＤａ′〜ＶＤｃ′がホールド
コンデンサ５５ａ〜５５ｃに保持される。（３）次に、
第２のアナログスイッチ５１ａ〜５１ｃ、第４のアナロ
グスイッチ５３ａ〜５３ｃ及び第５のアナログスイッチ
５４ａ〜５４ｃをオン状態にすると、ホールドコンデン
サ５５ａ〜５５ｃに保持されていた補正後のデータ電圧
ＶＤａ′〜ＶＤｃ′が電圧補正手段２１ａ〜２１ｃに取
り込まれ、各電圧補正手段２１ａ〜２１ｃからは、隣接
するデータ電圧（但し、補正後のデータ電圧）に応じて
補正されたデータ電圧ＶＤａ′〜ＶＤｃ′が出力され
る。従って、電源オン直後に（１）〜（３）を実行し、
それ以降は（２）及び（３）を適当な回数繰り返すこと
により、注目画素のデータ電圧の補正を補正後のデータ
電圧に基づいて行うことができ、補正の精度を高めるこ
とができる。
【００２７】第３実施例 図７、図８は本発明に係る液晶表示装置の第３実施例を
示す図であり、ディジタル的に構成したものである。こ
の図において、６０はＲ、Ｇ、Ｂの各アナログ・データ
電圧をディジタル・データ信号Ｒ、Ｇ、Ｂに変換するＡ
／Ｄ変換器、６１は各信号に所定の遅延時間を与えるデ
ィレイ回路、６２は比較演算回路である。
示す図であり、ディジタル的に構成したものである。こ
の図において、６０はＲ、Ｇ、Ｂの各アナログ・データ
電圧をディジタル・データ信号Ｒ、Ｇ、Ｂに変換するＡ
／Ｄ変換器、６１は各信号に所定の遅延時間を与えるデ
ィレイ回路、６２は比較演算回路である。
【００２８】比較演算回路６２は、第１実施例の電圧補
正手段と同様な演算機能を有し、ここでは、注目画素の
データ信号を、その両隣りの画素のデータ信号（例え
ば、注目画素のデータ信号をＧとするとＲ及びＢ）に応
じて補正する。ところで、データ信号Ｒ、Ｇ、Ｂの入力
タイミングは、図８（ａ）に示すように、例えば、第２
０列目の８０画素（以下［２０−８０］画素）、同列の
８１画素（以下［２０−８１］画素）及び同列の８２画
素（以下［２０−８２］画素）が同一時刻Ｔi で入力
し、その後、同列の８３画素（以下［２０−８３］画
素）、同列の８４画素（以下［２０−８４］画素）及び
同列の８５画素（以下［２０−８５］画素）が同一時刻
Ｔi+1 で入力する。
正手段と同様な演算機能を有し、ここでは、注目画素の
データ信号を、その両隣りの画素のデータ信号（例え
ば、注目画素のデータ信号をＧとするとＲ及びＢ）に応
じて補正する。ところで、データ信号Ｒ、Ｇ、Ｂの入力
タイミングは、図８（ａ）に示すように、例えば、第２
０列目の８０画素（以下［２０−８０］画素）、同列の
８１画素（以下［２０−８１］画素）及び同列の８２画
素（以下［２０−８２］画素）が同一時刻Ｔi で入力
し、その後、同列の８３画素（以下［２０−８３］画
素）、同列の８４画素（以下［２０−８４］画素）及び
同列の８５画素（以下［２０−８５］画素）が同一時刻
Ｔi+1 で入力する。
【００２９】今、注目画素を［２０−８２］画素とする
と、比較対象になる画素は［２０−８１］画素と［２０
−８３］画素であるが、［２０−８３］画素が遅れて入
力するため都合が悪い。そこで、本実施例では、［２０
−８２］画素と［２０−８３］画素との比較の際には、
ディレイ回路６１によって［２０−８２］画素をＴi+ 1
−Ｔi だけ遅らせるようにしている。
と、比較対象になる画素は［２０−８１］画素と［２０
−８３］画素であるが、［２０−８３］画素が遅れて入
力するため都合が悪い。そこで、本実施例では、［２０
−８２］画素と［２０−８３］画素との比較の際には、
ディレイ回路６１によって［２０−８２］画素をＴi+ 1
−Ｔi だけ遅らせるようにしている。
【００３０】
【発明の効果】本発明によれば、データバスラインの電
圧を、隣接するデータバスラインの電圧に応じて補正す
る電圧補正手段を備えたので、画素容量の影響による表
示階調の微妙な変動を抑制でき、表示品質を向上した液
晶表示装置を提供できる。
圧を、隣接するデータバスラインの電圧に応じて補正す
る電圧補正手段を備えたので、画素容量の影響による表
示階調の微妙な変動を抑制でき、表示品質を向上した液
晶表示装置を提供できる。
【図１】第１実施例のブロック図である。
【図２】第１実施例の電圧補正手段を含む要部の構成図
である。
である。
【図３】第１実施例の電圧補正手段の機能ブロック図で
ある。
ある。
【図４】第１実施例の電圧補正手段の具体的な構成図で
ある。
ある。
【図５】第１実施例の補正効果を示す特性図である。
【図６】第２実施例の電圧補正手段を含む要部の構成図
である。
である。
【図７】第３実施例の電圧補正手段を含む要部の構成図
である。
である。
【図８】第３実施例のデータ信号のタイミングチャート
及び液晶パネル上の画素配置図である。
及び液晶パネル上の画素配置図である。
【図９】液晶パネルの要部平面図である。
【図１０】図９のＡ−Ａ断面図である。
【図１１】図９の等価回路図である。
【図１２】従来例の不具合説明図である。
１ａ〜１ｃ：画素電極 ４ａ〜４ｃ：データバスライン ９、１１：ガラス基板 １０：液晶層 ２１ａ〜２１ｃ：電圧補正手段 ６２：比較演算回路（電圧補正手段）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沖 賢一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】一方のガラス基板に多数の画素電極を配列
すると共に、 前記一方のガラス基板に対向する他方のガラス基板に多
数のデータバスラインを配列し、 前記画素電極の電圧と前記データバスラインの電圧との
差電圧に相当する電圧を、前記画素電極と前記データバ
スラインとの間の液晶層に書き込む液晶表示装置におい
て、 前記データバスラインの電圧を、隣接するデータバスラ
インの電圧に応じて補正する電圧補正手段を備えたこと
を特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14713993A JPH075843A (ja) | 1993-06-18 | 1993-06-18 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14713993A JPH075843A (ja) | 1993-06-18 | 1993-06-18 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH075843A true JPH075843A (ja) | 1995-01-10 |
Family
ID=15423463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14713993A Withdrawn JPH075843A (ja) | 1993-06-18 | 1993-06-18 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH075843A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030156121A1 (en) * | 2002-02-19 | 2003-08-21 | Willis Donald Henry | Compensation for adjacent pixel interdependence |
| JP2006514323A (ja) * | 2003-01-31 | 2006-04-27 | トムソン ライセンシング | 分割ガンマテーブルによるスパークル低減 |
| JP2006243519A (ja) * | 2005-03-04 | 2006-09-14 | Sharp Corp | 表示装置およびその駆動方法 |
| JP2010537237A (ja) * | 2007-08-23 | 2010-12-02 | シーリアル テクノロジーズ ソシエテ アノニム | 電子表示装置及びディスプレイの画素を駆動する装置 |
-
1993
- 1993-06-18 JP JP14713993A patent/JPH075843A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030156121A1 (en) * | 2002-02-19 | 2003-08-21 | Willis Donald Henry | Compensation for adjacent pixel interdependence |
| JP2005518559A (ja) * | 2002-02-19 | 2005-06-23 | トムソン ライセンシング ソシエテ アノニム | 隣接する画素の相互依存の補償 |
| JP2006514323A (ja) * | 2003-01-31 | 2006-04-27 | トムソン ライセンシング | 分割ガンマテーブルによるスパークル低減 |
| JP2006243519A (ja) * | 2005-03-04 | 2006-09-14 | Sharp Corp | 表示装置およびその駆動方法 |
| JP2010537237A (ja) * | 2007-08-23 | 2010-12-02 | シーリアル テクノロジーズ ソシエテ アノニム | 電子表示装置及びディスプレイの画素を駆動する装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8102343B2 (en) | Liquid crystal device, driving circuit for liquid crystal device, method of driving liquid crystal device, and electronic apparatus | |
| JP3792246B2 (ja) | クロストーク解消回路、液晶表示装置、及び表示制御方法 | |
| JP4494808B2 (ja) | 表示装置の駆動装置及びその駆動方法 | |
| US5831605A (en) | Liquid crystal display device with stabilized common potential | |
| EP0536964B1 (en) | Active matrix-type display device having a reduced number of data bus lines | |
| JPH07134572A (ja) | アクティブマトリクス型液晶表示装置の駆動回路 | |
| JP4196959B2 (ja) | 電気光学装置及びその駆動回路並びに電子機器 | |
| EP0190738A2 (en) | Display panel and method of driving the same | |
| US8022916B2 (en) | Liquid crystal display driving device that reduces crosstalk | |
| US20070024565A1 (en) | Display device, method of driving the same and driving device for driving the same | |
| US9081218B2 (en) | Liquid crystal display device | |
| JP4720261B2 (ja) | 電気光学装置、駆動方法および電子機器 | |
| TW201344668A (zh) | 顯示面板及其驅動電路 | |
| JPH06194622A (ja) | 液晶表示装置およびその駆動方法 | |
| JP2001154636A (ja) | 液晶表示装置 | |
| JPH1138445A (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
| WO2010109558A1 (ja) | Ｔｆｔ基板及びこれを用いた液晶表示装置 | |
| JP2943665B2 (ja) | 液晶表示装置 | |
| KR20080003036A (ko) | 액정표시장치 | |
| JPS6255625A (ja) | 液晶装置 | |
| JPH075843A (ja) | 液晶表示装置 | |
| JP3011072B2 (ja) | 液晶表示装置 | |
| JP2001066572A (ja) | 液晶表示装置 | |
| JPH11305743A (ja) | 液晶表示装置 | |
| JPH10149141A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |