JPH0746790B2 - Demodulation system - Google Patents
Demodulation systemInfo
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- JPH0746790B2 JPH0746790B2 JP60178502A JP17850285A JPH0746790B2 JP H0746790 B2 JPH0746790 B2 JP H0746790B2 JP 60178502 A JP60178502 A JP 60178502A JP 17850285 A JP17850285 A JP 17850285A JP H0746790 B2 JPH0746790 B2 JP H0746790B2
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- signal
- circuit
- output
- discriminating
- axis
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は復調及びトランスバーサル等化器を含む復調シ
ステムに関し，特に，等化能力のすぐれた復調システム
に関する。Description: TECHNICAL FIELD The present invention relates to a demodulation system including a demodulation and transversal equalizer, and more particularly to a demodulation system having excellent equalization ability.
すでに種々のマイクロ波ディジタル伝送方式が実用に入
っており，最近では16QAM方式にはじまる多値ディジタ
ル変調方式の開発実用化が進められている。このような
多値ディジタル変調方式は高能率な情報伝送が可能では
あるが，伝送系の各種歪に対して非常に弱く，従って，
伝播路のフェージング対策は深刻なものとなる。このフ
ェージング対策としてトランスバーサル等化器が有効な
手段として知られており，現在では高能率伝送システム
には常備されつつある。Various microwave digital transmission systems have already been put into practical use, and recently, the development and practical application of multilevel digital modulation systems starting from the 16QAM system have been advanced. Although such a multi-value digital modulation system is capable of highly efficient information transmission, it is extremely weak against various distortions of the transmission system.
Countermeasures against fading on the propagation path become serious. A transversal equalizer is known as an effective means for countering this fading, and is now being constantly installed in high-efficiency transmission systems.
ところで，トランスバーサル等化器においては，伝送歪
（符号間干渉）が小さい状態から大きくした場合の等化
能力限界値（第１の等化能力限界値）と伝送歪が大き
く，トランスバーサル等化器が動作不能状態から，歪量
を小さくして動作状態に復帰する過程を経た等化能力限
界値（第２の等化能力限界値）とが等しいことが望まし
い。ところが，現状ではトランスバーサル等化器の等価
特性は後者の等化能力限界値（第２の等化能力限界値）
が極めて小さく，トランスバーサル等化器の本来の等化
能力を十分に発揮していないという問題点がある。即
ち，第２の等化能力限界値が極めて小さいという問題点
がある。By the way, in the transversal equalizer, the equalization capability limit value (first equalization capability limit value) when the transmission distortion (intersymbol interference) is increased from a small state and the transmission distortion is large, and thus the transversal equalization is performed. It is desirable that the equalization capability limit value (second equalization capability limit value) after the process of returning from the inoperable state of the device to the operating state by reducing the distortion amount is equal. However, at present, the equivalent characteristic of the transversal equalizer is the latter equalization capability limit value (second equalization capability limit value).
Is extremely small, and the original equalization capability of the transversal equalizer is not fully exerted. That is, there is a problem that the second equalization capacity limit value is extremely small.
本発明の目的はトランスバーサル等化器の第２の等化能
力限界値が改善されたトランスバーサル等化器及び復調
器を備えた復調システムを提供することにある。An object of the present invention is to provide a demodulation system including a transversal equalizer and a demodulator in which the second equalization capability limit value of the transversal equalizer is improved.
本発明は復調器及びトランスバーサル等化器を含み多値
ディジタル変調波を復調して主データ信号を含む複数列
のデータ信号を再生する復調システムにおいて，前記デ
ータ信号を論理演算し，前記多値ディジタル変調波が象
限判定軸と，該象限判定軸とπ/4ラジアンの位相関係を
有する２つの位置判別軸とで分割される領域のいずれに
位置するかを判別する位置判別出力と前記位置判別軸付
近の領域を判別する領域判別出力とを得る論理演算手段
を備え，前記トランスバーサル等化器における虚数部の
各タップの制御信号を前記論理演算手段出力と前記デー
タ信号とを論理操作することによって得るようにしたこ
とを特徴とする復調システムである。The present invention is a demodulation system that includes a demodulator and a transversal equalizer to demodulate a multilevel digital modulated wave to reproduce a plurality of columns of data signals including a main data signal. Position discrimination output for discriminating which one of the regions divided by the quadrant discrimination axis and two position discrimination axes having a phase relationship of π / 4 radians with the quadrant discrimination axis and the position discrimination Logical operation means for obtaining an area discrimination output for discriminating an area near the axis, and logically operating the control signal of each tap of the imaginary part in the transversal equalizer with the output of the logical operation means and the data signal. It is a demodulation system characterized by being obtained by.
以下本発明について実施例によって説明する。 The present invention will be described below with reference to examples.
第１図は64QAM変調波に適用される本発明の復調システ
ムの一実施例である。FIG. 1 shows an embodiment of the demodulation system of the present invention applied to 64QAM modulated waves.
第１図を参照して，本発明による復調システムはIF帯ト
ランスバーサル等化器１及び復調器５を備えている。IF
帯トランスバーサル等化器１は実数部重み付制御回路2,
虚数部重み付制御回路３及びトランスバーサルフィルタ
４より構成されている。一方，復調器５は認識部６及び
直交検波器（QAMDET）７を備えており，認識部６は可変
減衰器（ATT）８及び9,A−Ｄ変換器（A/D）10及び11,AG
C回路（AGC）12及び13,選択回路（SW）14,AND回路15,搬
送波同期用論理回路（CARR SYNC）16,非同期検出回路
（DET）17,低域濾波器（LPF）18,電圧制御発振器（VC
O）19,リードオンリメモリ（ROM）20,OR回路21及びＤタ
イプフリップフロップ（Ｄ−FF）22によって構成されて
いる。64QAM波の入力信号は遅延回路と重み付回路から
構成されるトランスバーサルフィルタ４に入力され，こ
こで，入力信号は重み付制御回路２及び３からの制御信
号（R+2，R+1，R-1，R-2及びI+2，I+1，I-1，I-2）を受
けて，入力信号が有する符号間干渉が除去されて，トラ
ンスバーサルフィルタ４からの出力は符号間干渉のない
出力信号が得られる。Referring to FIG. 1, the demodulation system according to the present invention includes an IF band transversal equalizer 1 and a demodulator 5. IF
The band transversal equalizer 1 has a real part weighting control circuit 2,
It is composed of an imaginary part weighting control circuit 3 and a transversal filter 4. On the other hand, the demodulator 5 includes a recognition unit 6 and a quadrature detector (QAMDET) 7, and the recognition unit 6 includes variable attenuators (ATT) 8 and 9, A-D converters (A / D) 10 and 11, AG
C circuit (AGC) 12 and 13, selection circuit (SW) 14, AND circuit 15, carrier synchronization logic circuit (CARR SYNC) 16, asynchronous detection circuit (DET) 17, low-pass filter (LPF) 18, voltage control Oscillator (VC
O) 19, read only memory (ROM) 20, OR circuit 21, and D type flip-flop (D-FF) 22. The input signal of the 64QAM wave is input to the transversal filter 4 composed of a delay circuit and a weighting circuit, where the input signal is the control signals (R +2 , R +1 ,) from the weighting control circuits 2 and 3. R -1 , R -2 and I +2 , I + 1 , I -1 , I -2 ), the inter-symbol interference of the input signal is removed, and the output from the transversal filter 4 is inter-symbol. An output signal without interference is obtained.
ところで，実数部重み付制御信号回路２は入力としてA/
D変換器10及び11の出力である象限判別信号D1p，D1q及
び誤差信号Ep，Eqを受けて，重み付制御信号R±2，R±1
を出力する。この実数部重み付制御信号回路２は従来か
ら知られている回路である。一方，虚数部重み付制御回
路３は後述するように象限判別信号D1p，D1q,ROM20から
の出力である領域判別信号S2及び位置判別信号S1を受け
て重み付制御信号I±1，I±2を送出する。By the way, the real part weighted control signal circuit 2 receives A /
The quadrant discrimination signals D 1p and D 1q and the error signals E p and E q which are the outputs of the D converters 10 and 11 are received, and the weighted control signals R ± 2 and R ± 1
Is output. The real part weighted control signal circuit 2 is a circuit known in the related art. On the other hand, the imaginary part weighting control circuit 3 receives the area discrimination signal S 2 and the position discrimination signal S 1 which are outputs from the quadrant discrimination signals D 1p , D 1q , and the ROM 20, as will be described later, and receives the weighting control signals I ± 1. , I ± 2 are transmitted.
トランスバーサル等化器１の出力は復調器５に入力さ
れ,QAMDET7において,VCO19からの基準搬送波（CARR）と
乗算され，復調信号（P,Q）に変換される。The output of the transversal equalizer 1 is input to the demodulator 5, multiplied by the reference carrier (CARR) from the VCO 19 in QAMDET7, and converted into a demodulated signal (P, Q).
ATT8及び９はA/D変換器10,11の入力レベルを最適にする
ためのものであり,ATT8及び９はそれぞれAGC12及び13か
らの制御信号によって制御される。A/D変換器10及び11
は５ビットで構成されており，その出力は最上位桁（MS
B）から３ビット即ちD1p〜D3p及びD1q〜D3qが主データ
信号，D4p，D4qが誤差信号としてそれぞれ送出される。ATTs 8 and 9 are for optimizing the input levels of A / D converters 10 and 11, and ATTs 8 and 9 are controlled by control signals from AGCs 12 and 13, respectively. A / D converters 10 and 11
Is composed of 5 bits, and its output is the most significant digit (MS
From B), 3 bits, that is, D 1p to D 3p and D 1q to D 3q are sent as main data signals, and D 4p and D 4q are sent as error signals.
次に第２図（ａ）及び（ｂ）も参照して，まず第２図
（ａ）は64QAM変調波の信号配置図を示しており，P
0軸，Q0軸は各信号点が属する象限を判別する象限判別
軸である。A0軸，B0軸は象限判別軸とπ/4ラジアンの位
相関係を有する軸でここでは位置判別軸と呼ぶ。Next, referring also to FIGS. 2 (a) and (b), first, FIG. 2 (a) shows a signal constellation diagram of a 64QAM modulated wave.
The 0 axis and Q 0 axis are quadrant discriminating axes that discriminate the quadrant to which each signal point belongs. The A 0 axis and B 0 axis have a phase relationship of π / 4 radians with the quadrant discriminant axis and are called position discriminating axes here.
ROM20の出力S2は後述するA1軸とA2軸，B1軸とB2軸とに
それぞれ囲まれた領域（即ち領域a1に領域a2をプラスし
た領域）に信号点が入った場合“1"の信号が出力され
る。The output S 2 of the ROM 20 has a signal point in a region surrounded by the A 1 axis and the A 2 axis, and the B 1 axis and the B 2 axis, which will be described later (that is, a region obtained by adding the region a 2 to the region a 1 ). In that case, the signal of "1" is output.
一方，出力S1は上述の領域をP0軸及びQ0軸を境界とした
領域a1と領域a2に分け，信号点が領域a1に入ったとき
“1"の信号，領域a2に入った時“0"の信号が出力され
る。On the other hand, the output S 1 is divided into the above-mentioned areas P 0 axis and Q 0 region a 1 has an axis and the boundary and the region a 2, the signal "1" when the signal point enters the region a 1, region a 2 When entering, the signal of "0" is output.
また、第２図（ｂ）は第２図（ａ）の第１象限を拡大し
たものである。第２図（ｂ）では軸A0〜A1を５ビットで
近似した場合を示しており，領域a3は５ビットで近似し
た場合の不感点を表わしている。第２図（ｂ）から明ら
かなようにA/D変換器10,11のビット数を増加させれば，
領域a3を小さくすることができるが，その反面A/D変換
器10,11の規模が大きくなってしまう。従って,A/D変換
器10,11のビット数は主データを再生するのに必要なビ
ット数プラス２〜３ビットが適用である。Further, FIG. 2 (b) is an enlarged view of the first quadrant of FIG. 2 (a). FIG. 2B shows the case where the axes A 0 to A 1 are approximated by 5 bits, and the area a 3 represents the dead point when the axes are approximated by 5 bits. As is clear from FIG. 2 (b), if the number of bits of the A / D converters 10 and 11 is increased,
The area a 3 can be reduced, but the scale of the A / D converters 10 and 11 is increased. Therefore, the number of bits of the A / D converters 10 and 11 is the number of bits required to reproduce the main data plus 2 to 3 bits.
上述のようにしてROM20に論理処理手順が書き込まれれ
ば,ROM20の出力S1は入力各信号点の位相回転に対して一
方向の出力を送出する位相誤差信号となり，従って出力
S1は搬送波同期回路の制御信号として用いることがで
き，一方，出力S1（位相誤差信号）は互いビットずれを
有する象限判別信号との論理操作することによって虚数
部重み付制御信号となる。If the logic processing procedure is written in the ROM 20 as described above, the output S 1 of the ROM 20 becomes a phase error signal that outputs an output in one direction with respect to the phase rotation of each input signal point.
S 1 can be used as a control signal for the carrier wave synchronizing circuit, while the output S 1 (phase error signal) becomes an imaginary part weighted control signal by logically operating with a quadrant discrimination signal having a bit shift.
上述のように，位相誤差情報はA0，B0軸上の信号点から
とり出されており，各信号点がA0，B0軸上で移動したと
しても誤まった位相誤差情報は生成せず，A0，B0軸から
離れた時のみ正しい位相誤差情報となる。As described above, the phase error information is extracted from the signal points on the A 0 and B 0 axes, and even if each signal point moves on the A 0 and B 0 axes, erroneous phase error information is generated. Without it, the correct phase error information is obtained only when it is separated from the A 0 and B 0 axes.
ところで、従来のトランスバーサル等化器は入力信号が
同相干渉及び直交干渉を同時に受けている場合、虚数部
制御信号、実数部制御信号は第２図（ａ）におけるQ
0軸、P0軸方向に分解した正規位置からのずれ量を検出
する誤差信号より作成されているので、両制御信号は独
立ではなく互いに影響し合いながら収束に向う。このた
め、両誤差信号が正しく判定できる領域を越える干渉信
号を受ける以前に収束不能となる。一方、本発明による
トランスバーサル等化器のように位相誤差信号を虚数部
重み付け制御信号として用いた場合、この虚数部重み付
け制御信号は同相干渉及び入力レベル変動の影響を受け
ず、独立して収束することができる。このため、収束力
が強く、しかも収束速度が速いので、位相誤差信号が正
しく判定できる領域までの干渉信号を受けても収束可能
である。また、位相誤差信号が正しく判定できる領域に
ついても従来の各信号間隔の1/2に比べて広くなってい
るので、従来のトランスバーサル等化器に比べて大きな
干渉信号を受けても収束可能である。By the way, in the conventional transversal equalizer, when the input signal receives the in-phase interference and the quadrature interference at the same time, the imaginary part control signal and the real part control signal are Q in FIG. 2 (a).
Since it is created from an error signal that detects the amount of deviation from the normal position that is decomposed in the 0- axis and P 0- axis directions, both control signals are not independent but tend to converge while affecting each other. For this reason, it becomes impossible to converge before receiving an interference signal that exceeds the region where both error signals can be correctly determined. On the other hand, when the phase error signal is used as the imaginary part weighting control signal as in the transversal equalizer according to the present invention, the imaginary part weighting control signal is not affected by the in-phase interference and the input level fluctuation and independently converges. can do. Therefore, the convergence power is strong and the convergence speed is fast, so that the phase error signal can be converged even if it receives an interference signal up to a region where it can be correctly determined. In addition, the area in which the phase error signal can be correctly determined is wider than half of the conventional signal interval, so it is possible to converge even if a large interference signal is received compared to the conventional transversal equalizer. is there.
このように、本発明では従来よりも大きな干渉信号を受
けても収束可能であり、このことは第２の等化能力限界
値が改善されていることになる。また、前述したよう
に、虚数部重み付け制御信号が同相干渉及び入力レベル
変動の影響を受けずに独自に収束するので、収束速度が
速い。As described above, according to the present invention, it is possible to converge even if an interference signal larger than the conventional one is received, which means that the second equalization capability limit value is improved. Further, as described above, the imaginary part weighting control signal converges independently without being affected by the in-phase interference and the input level fluctuation, so that the convergence speed is high.
ところで，入力信号は64QAM変調波であるから，A0，B0
軸上の信号点の他に信号点が多数存在し，これら信号点
はA0，B0軸から離れている。従って，これら信号点から
正しい位相誤差情報が取り出せないばかりでなく，逆に
ジッタを受けることになる。従って，前述のようにA0，
B0軸付近に領域を設けて，信号点がこの領域に入った時
に出力S1から位相誤差情報を取り出すと，ジッタ成分の
少ない位相誤差信号を得ることができる。また出力S2は
A0，B0軸付近の領域を判別する領域判別信号とされる。By the way, since the input signal is a 64QAM modulated wave, A 0 , B 0
In addition to the signal points on the axis, there are many signal points, and these signal points are separated from the A 0 and B 0 axes. Therefore, not only the correct phase error information cannot be extracted from these signal points, but also jitter is adversely affected. Therefore, as described above, A 0 ,
By providing a region near the B 0 axis and extracting the phase error information from the output S 1 when the signal point enters this region, a phase error signal with less jitter component can be obtained. The output S 2 is
It is used as a region discrimination signal that discriminates the region around the A 0 and B 0 axes.
次に第３図を参照して，虚数部重み付制御回路３につい
て説明する。23〜35は遅延回路,36〜42は排他的論理和
回路（EX−OR回路）,43はAND回路,44〜48はＤタイプフ
リップフロップ,49は選択回路（SW）である。Next, the imaginary part weighting control circuit 3 will be described with reference to FIG. 23 to 35 are delay circuits, 36 to 42 are exclusive OR circuits (EX-OR circuits), 43 is an AND circuit, 44 to 48 are D type flip-flops, and 49 is a selection circuit (SW).
遅延回路23,24はROM20による遅延量を補償して同一タイ
ムスロットにするために用いられる。EX−OR回路36,37
は，S1出力に含まれる象限判別信号との相関をとり除く
ために用いられ,ROM20の論理処理において，予め象限判
別信号との相関がないように論理処理手順が組まれてい
れば，即ちROM20に書き込みがなされていれば,EX−OR3
6,37は不要なものである。１タイムスロット毎にビット
遅延された象限判定信号D1〜D4と位置判別信号E3とがそ
れぞれEXOR回路38〜42にてEX−OR操作され,Dタイプフリ
ップフロップ44〜48を経由してトランスバーサルフィル
タの各タップでの重み付制御信号I±2′，I±1′，I0′
となる。なお,Dタイプフリップフロップ44〜48は領域a1
プラスa2の時にEX−OR回路38〜42の出力を読み出す。ま
た，領域a1プラスa2の範囲は小さくするほど，ジッタ成
分が少なくなる。ところで，S1信号を前述のように搬送
波同期回路用の位相誤差信号に共用する場合には，引込
位相が第２図（ａ）に示される状態ではなく，第２図
（ａ）に示す状態からある位相回転をもった位置で安定
する所謂疑似引込現象が生ずる。従って領域a1プラスa2
の範囲はA0，B0軸上の信号点以外の信号点が含まれない
範囲で最大に設定するのが望ましい。The delay circuits 23 and 24 are used for compensating the delay amount of the ROM 20 to make the same time slot. EX-OR circuit 36, 37
Is used to remove the correlation with the quadrant discriminant signal contained in the S 1 output, and if the logic processing procedure is preliminarily set so that there is no correlation with the quadrant discriminant signal in the logic processing of ROM20, that is, ROM20 If it is written in EX-OR3
6,37 is unnecessary. The quadrant determination signals D 1 to D 4 and the position determination signal E 3 which are bit-delayed for each time slot are EX-ORed by EXOR circuits 38 to 42, respectively, and passed through D type flip-flops 44 to 48. Weighted control signals I ± 2 ′, I ± 1 ′, I 0 ′ at each tap of the transversal filter
Becomes The D type flip-flops 44 to 48 are in the area a 1
The output of EX-OR circuits 38 to 42 is read when plus a 2 . Also, the smaller the area a 1 plus a 2 , the smaller the jitter component. By the way, when the S 1 signal is shared with the phase error signal for the carrier synchronization circuit as described above, the pull-in phase is not the state shown in FIG. 2 (a) but the state shown in FIG. 2 (a). Causes a so-called pseudo-pull-in phenomenon that stabilizes at a position with a certain phase rotation. Therefore area a 1 plus a 2
It is desirable to set the maximum range in the range that does not include signal points other than the signal points on the A 0 and B 0 axes.
ところで,Dタイプフリップフロップ44〜48の出力
Ip±1′，Ip±2′及びIp0′は前述したように，入力レ
ベルに依存しないという利点を有しているが，一方，入
力変調波の信号のうちの一部から位相誤差信号を検出し
ているため，全信号点から位相誤差信号を検出し、この
位相誤差信号を用いた従来の重み付制御信号に比して若
干ジッタが増す。従って，第１図に示す復調システムが
動作過渡期の時，即ち，トランスバーサル等化器1,AGC
回路12,13,搬送波同期回路が正常動作していない時に,D
タイプフリップフロップ44〜48の出力（I±2′，
I±1′，I0）を用い，正常動作時，即ち,A/D変換器10,1
1の入力に正常な信号が入力された時には，従来の重み
付制御信号（I±2″，I±1″，I0″）を用いたほうがよ
く，このことは多値数が増すほど効果を発揮する。By the way, the output of D-type flip-flops 44 to 48
I p ± 1 ′, I p ± 2 ′, and I p0 ′ have the advantage that they do not depend on the input level, as described above, but on the other hand, the phase error from a part of the input modulated wave signal is Since the signal is detected, the phase error signal is detected from all the signal points, and the jitter is slightly increased as compared with the conventional weighted control signal using this phase error signal. Therefore, when the demodulation system shown in FIG. 1 is in the transitional period of operation, that is, the transversal equalizer 1, AGC
D, when the circuits 12 and 13 and carrier synchronization circuit are not operating normally
Output of type flip-flops 44 to 48 (I ± 2 ′,
I ± 1 ′, I 0 ), normal operation, that is, A / D converter 10,1
When a normal signal is input to the input of 1 , it is better to use the conventional weighted control signals (I ± 2 ″, I ± 1 ″, I 0 ″), which is more effective as the number of multiple values increases. Exert.
第３図に示すSW49は本発明による重み付制御信号
（I±2′，I±1′，I0′）から従来の重み付制御信号
（I±2″，I±1″，I0″）に切替えるものであり，復調
システムが安定動作状態を示すCONT信号によって動作す
る。このCONT信号は第１図に示すように,AGC回路12,13,
及びDET17からのアラーム（ALM）が消失した時，安定動
作状態であることを示す。The SW49 shown in FIG. 3 weighted control signal according to the present invention (I ± 2 ', I ± 1', I 0 ') conventional weighting control signal from the (I ± 2 ", I ± 1", I 0 " ), And the demodulation system operates by the CONT signal indicating a stable operation state.This CONT signal, as shown in FIG.
And, when the alarm (ALM) from DET17 disappears, it indicates a stable operation state.
ところで，第１図に示すように搬送波同期回路の構成は
第３図に示したセンタータップ回路と同一であり，搬送
波同期用論理回路16の出力とＤタイプフリップフロップ
22の出力を選択するSW14の出力は第３図のSW49のI0信号
と同一である。従って，本発明の位相誤差信号を搬送波
同期回路に用いる場合には，第１図に示すようにSW14の
出力あるいは第３図のSW49の出力I0をLPF18を介してVCO
19に入力すれば搬送波同期ループが形成される。なお，
前述したDET17はループの非同期状態を検出するもの
で、ループのインピーダンス変化を検出する手段がよく
知られている。また，搬送波同期用論理回路16の出力は
前述のように動作安定時に使われるものであり，その動
作は特願昭56−15775号明細書に詳述されているので省
略する。By the way, as shown in FIG. 1, the structure of the carrier synchronizing circuit is the same as that of the center tap circuit shown in FIG. 3, and the output of the carrier synchronizing logic circuit 16 and the D type flip-flop
The output of SW14, which selects the output of 22, is the same as the I 0 signal of SW49 in FIG. Therefore, when the phase error signal of the present invention is used in the carrier wave synchronizing circuit, the output of SW14 as shown in FIG. 1 or the output I 0 of SW49 in FIG.
Input to 19 forms a carrier locked loop. In addition,
The above-mentioned DET17 is for detecting the asynchronous state of the loop, and a means for detecting the impedance change of the loop is well known. The output of the carrier synchronization logic circuit 16 is used when the operation is stable as described above, and its operation has been described in detail in Japanese Patent Application No. 56-15775, so its description is omitted.
一方，第４図（ａ）はAGC回路12,13の実施例であり，ま
た，第４図（ｂ）はその動作を説明するための図であ
る。50は論理回路（LOGIC）,51はフリップフロップ,52
は検出回路（DET）である。LOGIC50の出力Ｓは第４図
（ｂ）に示す領域C0に信号点が入ったとき“1"の出力を
出力し，出力Ｒは領域C1に信号点が入った時“1"の出力
を出す。これら出力S,RはATT8,9の制御信号となる。こ
こで,AGC回路12,13が正常に動作していない時，即ち信
号点が領域C0あるいはC1のどちらか一方にのみ入り込ん
でいる時には，フリップフロップ51の出力は直流（DC）
レベルとなる。また，正常時にはマーク率1/2のデータ
信号となる。従ってこの両者の差をDET52で検出して，
異常時にALM信号を送出するようにしている。On the other hand, FIG. 4 (a) is an embodiment of the AGC circuits 12 and 13, and FIG. 4 (b) is a diagram for explaining its operation. 50 is a logic circuit (LOGIC), 51 is a flip-flop, 52
Is a detection circuit (DET). The output S of LOGIC50 outputs an output of "1" when the signal point enters the region C 0 shown in FIG. 4 (b), the output R output of "1" when the signal point enters the region C 1 Give out. These outputs S and R serve as control signals for ATT8 and 9. Here, when the AGC circuits 12 and 13 are not operating normally, that is, when the signal point enters only one of the areas C 0 and C 1 , the output of the flip-flop 51 is direct current (DC).
It becomes a level. In addition, when it is normal, the data signal has a mark rate of 1/2. Therefore, the difference between the two is detected by DET52,
The ALM signal is sent when there is an abnormality.
再び第３図を参照して，本発明による重み付制御信号
（I±2′，I±1′，I0′）は入力レベルに依存せず成立
するが，従来の重み付制御信号（I±2″，I±1″，
I0″）は入力レベルに依存するため，両者を切替える際
には第１図に示すAGC回路12,13が正常に動作しているか
否かを確認することが不可欠であり，そのためSW49のCO
NT信号にAGC回路12,13のALM信号を用いている。なお,SW
49のCONT信号には符号誤り率特性からの情報を用いるこ
ともできる。With reference to FIG. 3 again, weighting control signal according to the present invention (I ± 2 ', I ± 1', it 0 ') is established without depending on the input level, the conventional weighting control signals (I ± 2 ″, I ± 1 ″,
Since I 0 ″) depends on the input level, it is essential to confirm whether the AGC circuits 12 and 13 shown in Fig. 1 are operating normally when switching between them.
The ALM signals of the AGC circuits 12 and 13 are used for the NT signal. In addition, SW
Information from the code error rate characteristic can also be used for the 49 CONT signal.
第５図はベースバンド帯のトランスバーサル等化器を用
いた場合の実施例であり,53はベースバンド帯のトラン
スバーサル等化器,54はトランスバーサルフィルタ,55は
実数部重み付制御回路,56は虚数部重み付制御回路であ
る。この実施例では虚数部重み付制御回路56を特徴とし
ており，その他の回路は従来回路あるいは第１図で説明
した回路と同様である。FIG. 5 shows an embodiment in which a baseband transversal equalizer is used, 53 is a baseband transversal equalizer, 54 is a transversal filter, 55 is a real part weighting control circuit, 56 is an imaginary part weighting control circuit. This embodiment is characterized by the imaginary part weighting control circuit 56, and the other circuits are the same as the conventional circuit or the circuit described in FIG.
ここで，第６図を参照して，虚数部重み付制御回路56に
ついて説明する。57〜74は遅延回路,75〜86はEX−OR回
路,87はAND回路,88〜97はＤタイプフリップフロップ,98
は選択回路である。第６図から明らかなように，虚数部
重み付制御回路56では制御信号（Ip-2′，Ip-1′，
Ip0′，Ip+1′，Ip+2′及びIq-2′，Iq-1′，Iq0′，I
q+1′，Iq+2′）がＰ及びＱチャンネルでそれぞれ独立
に生成されている。Here, the imaginary part weighting control circuit 56 will be described with reference to FIG. 57 to 74 are delay circuits, 75 to 86 are EX-OR circuits, 87 is an AND circuit, 88 to 97 are D type flip-flops, 98
Is a selection circuit. As is apparent from FIG. 6, in the imaginary part weighted control circuit 56, the control signals (I p-2 ′, I p-1 ′,
I p0 ′, I p + 1 ′, I p + 2 ′ and I q-2 ′, I q-1 ′, I q0 ′, I
q + 1 ', Iq + 2 ') are independently generated in the P and Q channels.
上述の実施例では,64QAMシステムに適用した場合につい
て説明したが，本発明は64QAMに限定されるものではな
く4QAM（4PSK）以上の多値直交振幅変調システムに適用
可能であり，第１図に示した復調システムを64QAMシス
テム以外の多値直交振幅変調システムに変更する場合
は,A/D変換器10,11のビット数,ROM20の記憶容量の変更
のみで良い。また，第１図に示す復調システムでは５タ
ップのトランスバーサル等化器について説明したが,5タ
ップのトランスバーサル等化器に限られるものではな
く，他のタップ数のトランスバーサル等化器にも適用で
きることは言うまでもない。In the above-described embodiment, the case where the present invention is applied to the 64QAM system has been described. However, the present invention is not limited to 64QAM and can be applied to a multilevel quadrature amplitude modulation system of 4QAM (4PSK) or more, and FIG. When changing the demodulation system shown to a multilevel quadrature amplitude modulation system other than the 64QAM system, only the number of bits of the A / D converters 10 and 11 and the storage capacity of the ROM 20 need be changed. In the demodulation system shown in FIG. 1, a 5-tap transversal equalizer has been described, but the present invention is not limited to a 5-tap transversal equalizer, and may be applied to transversal equalizers having other tap numbers. It goes without saying that it can be applied.
以上説明したように，本発明の復調システムでは伝送系
に同相干渉歪が存在しても，同相干渉歪に影響されず，
独立に収束する虚数部制御回路が実現できるので，収束
速度が速く、且つ，復帰する過程を経た等化能力限界値
を改善できる復調システムを提供することができる。As described above, in the demodulation system of the present invention, even if the common-mode interference distortion exists in the transmission system, it is not affected by the common-mode interference distortion,
Since an imaginary part control circuit that converges independently can be realized, it is possible to provide a demodulation system that has a high convergence speed and that can improve the equalization capability limit value that has passed through the process of returning.
第１図は本発明による復調システムの一実施例を示すブ
ロック図，第２図（ａ）は64QAM変調波の信号配置図，
第２図（ｂ）は第２図（ａ）の第１象限を拡大して示す
図，第３図は第１図の虚数部重み付制御回路の一実施例
を示すブロック図，第４図（ａ）はAGC回路の一例を示
すブロック図，第４図（ｂ）は第４図（ａ）に示すAGC
回路の動作を説明するための図，第５図は本発明による
復調システムの他の実施例を示すブロック図，第６図は
第５図の虚数部重み付制御回路の一実施例を示すブロッ
ク図である。 １…IF帯トランスバーサル等化器,2…実数部重み付制御
回路,3…虚数部重み付制御回路,4…トランスバーサルフ
ィルタ,5…復調器,6…識別部,7…直交検波器（QAMDE
T）,8〜９…可変減衰器（ATT）,10〜11…Ａ−Ｄ変換器
（A/D）,12〜13…AGC回路（AGC）,14…選択回路（SW）,
15…AND回路,16…搬送波同期用論理回路（CARRSYNC）,1
7…非同期検出回路（DET）,18…低減３波器（LPF）,19
…電圧制御発振器（VCO）,20…リードオンリメモリ（RO
M）,21…OR回路,22…Ｄタイプフリップフロップ,23〜35
…遅延回路,36〜42…EX−OR回路,43…AND回路,44〜48…
Ｄタイプフリップフロップ,49…選択回路（SW）,50…論
理回路（LOGIC）,51…フリップフロップ,52…検出回路,
53…ベースバンド帯トランスバーサル等化器,54…トラ
ンスバーサルフィルタ、55…実数部重み付制御回路,56
…虚数部重み付制御回路,57〜74…遅延回路,75〜86…EX
−OR回路,87…AND回路,88〜97…Ｄタイプフリップフロ
ップ,98…選択回路（SW）。FIG. 1 is a block diagram showing an embodiment of a demodulation system according to the present invention, and FIG. 2 (a) is a signal arrangement diagram of 64QAM modulated waves,
2B is an enlarged view of the first quadrant of FIG. 2A, and FIG. 3 is a block diagram showing an embodiment of the imaginary part weighting control circuit of FIG. 1, and FIG. FIG. 4A is a block diagram showing an example of the AGC circuit, and FIG. 4B is the AGC circuit shown in FIG.
FIG. 5 is a block diagram showing the operation of the circuit, FIG. 5 is a block diagram showing another embodiment of the demodulation system according to the present invention, and FIG. 6 is a block showing one embodiment of the imaginary part weighting control circuit of FIG. It is a figure. 1 ... IF band transversal equalizer, 2 ... Real part weighting control circuit, 3 ... Imaginary part weighting control circuit, 4 ... Transversal filter, 5 ... Demodulator, 6 ... Discrimination unit, 7 ... Quadrature detector ( QAMDE
T), 8 to 9 ... Variable attenuator (ATT), 10 to 11 ... AD converter (A / D), 12 to 13 ... AGC circuit (AGC), 14 ... Selection circuit (SW),
15… AND circuit, 16… Carrier synchronization logic circuit (CARRSYNC), 1
7 ... Asynchronous detection circuit (DET), 18 ... Reduced three-wave filter (LPF), 19
… Voltage controlled oscillator (VCO), 20… Read only memory (RO
M), 21 ... OR circuit, 22 ... D type flip-flop, 23-35
… Delay circuit, 36 to 42… EX-OR circuit, 43… AND circuit, 44 to 48…
D type flip-flop, 49 ... Selection circuit (SW), 50 ... Logic circuit (LOGIC), 51 ... Flip-flop, 52 ... Detection circuit,
53 ... Baseband transversal equalizer, 54 ... Transversal filter, 55 ... Real part weighting control circuit, 56
… Imaginary part weighted control circuit, 57 to 74… Delay circuit, 75 to 86… EX
-OR circuit, 87 ... AND circuit, 88-97 ... D type flip-flop, 98 ... Selection circuit (SW).
フロントページの続き (72)発明者 松浦 徹 東京都港区芝５丁目33番１号 日本電気株 式会社内 (56)参考文献 特開 昭57−109434（ＪＰ，Ａ)Front page continuation (72) Inventor Toru Matsuura 5-33-1 Shiba, Minato-ku, Tokyo Inside NEC Corporation (56) Reference JP-A-57-109434 (JP, A)
Claims (1)
多値ディジタル変調波を復調して主データ信号を含む複
数列のデータ信号を再生する復調システムにおいて，前
記データ信号を論理演算し，前記多値ディジタル変調波
が象限判定軸と，該象限判定軸とπ/4ラジアンの位相関
係を有する２つの位置判別軸とで分割される領域のいず
れに位置するかを判別する位置判別出力と前記位置判別
軸付近の領域を判別する領域判別出力とを得る論理演算
手段を備え，前記トランスバーサル等化器における虚数
部の各タップの制御信号を前記論理演算手段出力と前記
データ信号とを論理操作することによって得るようにし
たことを特徴とする復調システム。1. A demodulation system which includes a demodulator and a transversal equalizer to demodulate a multi-valued digital modulated wave to reproduce a plurality of columns of data signals including a main data signal. A position discriminating output for discriminating in which of the regions divided by the quadrant discriminating axis and the two position discriminating axes having a phase relationship of π / 4 radian with the quadrant discriminating axis, A logic operation means for obtaining an area discrimination output for discriminating an area near the position discrimination axis is provided, and a control signal of each tap of an imaginary part in the transversal equalizer is logically operated by the logic operation means output and the data signal. A demodulation system characterized by being obtained by performing.
Priority Applications (6)
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|---|---|---|---|
| JP60178502A JPH0746790B2 (en) | 1985-08-15 | 1985-08-15 | Demodulation system |
| EP86111275A EP0212582B1 (en) | 1985-08-15 | 1986-08-14 | Demodulation system capable of establishing synchronization in a transient state |
| DE8686111275T DE3687249T2 (en) | 1985-08-15 | 1986-08-14 | DEMODULATION SYSTEM SUITABLE FOR SYNCHRONIZATION PRODUCTION IN A TRANSITIONAL STATE. |
| CA000516027A CA1262266A (en) | 1985-08-15 | 1986-08-15 | Demodulation system capable of establishing synchronization in a transient state |
| AU61198/86A AU584555B2 (en) | 1985-08-15 | 1986-08-15 | Demodulation system capable of establishing synchronization in a transient state |
| US06/896,985 US4757266A (en) | 1985-08-15 | 1986-08-15 | Demodulation system capable of establishing synchronization in a transient state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178502A JPH0746790B2 (en) | 1985-08-15 | 1985-08-15 | Demodulation system |
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ID=16049583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Families Citing this family (1)
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|---|---|---|---|---|
| JPS57109434A (en) * | 1980-12-26 | 1982-07-07 | Nec Corp | Automatic equalizer |
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1985
- 1985-08-15 JP JP60178502A patent/JPH0746790B2/en not_active Expired - Lifetime
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