JPH07321669A - 誤り訂正復号回路 - Google Patents
誤り訂正復号回路Info
- Publication number
- JPH07321669A JPH07321669A JP6110798A JP11079894A JPH07321669A JP H07321669 A JPH07321669 A JP H07321669A JP 6110798 A JP6110798 A JP 6110798A JP 11079894 A JP11079894 A JP 11079894A JP H07321669 A JPH07321669 A JP H07321669A
- Authority
- JP
- Japan
- Prior art keywords
- error correction
- correction
- error
- decoding
- decoding circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0064—Concatenated codes
- H04L1/0065—Serial concatenated codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
- H04L1/0052—Realisations of complexity reduction techniques, e.g. pipelining or use of look-up tables
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
に対応するフラグメモリ20のフラグが成功したことを
示す場合、判定対象となるビットに対して誤り訂正しな
い。すなわち、この場合多数決論理回路78の出力を強
制的にローレベルにする。縦方向誤り訂正時において、
最初の横方向誤り訂正による訂正成功パケット数が所定
値より少なく、かつ縦方向誤り訂正によって訂正された
ビット数が所定数以上になれば誤り訂正を失敗したとみ
なす。縦方向誤り訂正後の横方向誤り訂正において、多
数決論理回路78で用いられる閾値が所定値以上の場合
には縦方向誤り訂正結果を参照して多数決論理判定を行
い、閾値が所定値未満になれば横方向誤り訂正結果を参
照しないで多数決論理判定を行う。 【効果】 誤訂正を抑止でき、誤り訂正能力を向上でき
る。
Description
し、特にたとえば(272,190)短縮化差集合巡回
符号によって積符号化されている移動体FM多重放送受
信機の多数決論理復号法およびその原理を応用した復号
法による、誤り訂正復号回路に関する。
135号公報に開示されている。特公平4−3135号
公報の第1図を参照して、この従来技術では、まず、デ
ータレジスタ19にデータがロードされ、シンドローム
レジスタ15は、データロードの開始時にリセットされ
た後にパリティパケットをロードする。そして、データ
レジスタ19に272ビットのデータがロードされる
と、データレジスタ19の前段のスイッチ13が切り換
えられデータレジスタ19を巡回させる。
ちの適当なビットがシンドローム和算出回路に相当する
シンドロームレジスタ15からEOR16に入力され、
EOR16で、17個のシンドローム計算式を演算し、
17個のシンドローム値を多数決論理回路に相当する可
変閾値回路17に与える。そして、可変閾値回路17に
おいて、最初に閾値をたとえば「15」に設定してお
き、データレジスタ19の先頭ビットをモジュロ演算し
た結果に応じてデータの誤り訂正とシンドロームレジス
タ15の修正とを行う。この操作を272ビット全てに
ついて行う。このように操作が一巡すると、可変閾値回
路17での閾値を小さくして同様の操作を行い、閾値が
「9」のときまで処理を繰り返す。
タ15が全て0でなければ、誤り訂正を失敗したと判断
し、エラーフラグ回路18からエラーフラグを出力す
る。
訂正確率が高くなり、訂正能力が低くなる。すなわち、
(272,190)短縮化差集合巡回符号の誤り訂正復
号回路に用いられている多数決論理復号法は判定対象と
なるビットの訂正時にシンドロームレジスタにも影響を
及ぼすので、既に正しいと判明したビットに対し多数決
論理判定によって訂正を加えた場合にこの誤った訂正に
よる影響は後のビットに波及するからである。したがっ
て、一旦正しいと判明したビットに対して誤った訂正を
施して、逆に誤訂正確率を高くし、誤り訂正能力が低く
なる恐れがあった。
訂正確率を小さくできる、誤り訂正復号回路を提供する
ことである。この発明の他の目的は、誤り訂正能力を向
上できる、誤り訂正復号回路を提供することである。
復号法を用いて符号を復号する誤り訂正復号回路におい
て、符号に含まれるビットのうち訂正ビット数が第1所
定数以上の場合誤り訂正を失敗したとみなすことを特徴
とする、誤り訂正復号回路である。第2発明は、多数決
論理復号可能な巡回符号によって積符号化されたフレー
ム構造を持ちかつフレームを構成する各パケットに高い
誤り検出能力を有する符号または符号の組み合わせを含
むデータを誤り訂正する誤り訂正復号回路であって、横
方向誤り訂正の誤り訂正結果を示す第1フラグを格納す
る第1フラグメモリを含み、横方向誤り訂正後の縦方向
誤り訂正時に判定対象となるビットに対応する第1フラ
グが横方向誤り訂正が成功したことを示す場合に判定対
象となるビットに対して誤り訂正しない、誤り訂正復号
回路である。
号によって積符号化されたフレーム構造を持ちかつフレ
ームを構成する各パケットに高い誤り検出能力を有する
符号または符号の組み合わせを含むデータを誤り訂正す
る誤り訂正復号回路であって、誤り訂正の誤り訂正結果
を示す第2フラグを格納する第2フラグメモリ、および
パケットを構成する各ビットの誤り訂正の要否を判定す
る多数決論理手段を含み、多数決論理手段での判定に用
いられる閾値が第4所定値以上の場合には第2フラグを
参照して誤り訂正の要否を判定し、閾値が第4所定値未
満の場合には第2フラグを参照しないで誤り訂正の要否
を判定する、誤り訂正復号回路である。
用いる場合、縦方向誤り訂正による訂正ビット数は多く
なると、その訂正による結果も誤訂正になる確率が高く
なるという点に着目している。したがって、多数決論理
手段から出力される誤り訂正が必要なことを示す訂正信
号の数をカウントして訂正ビット数をカウントし、訂正
ビット数が第1所定値以上の場合には、強制的に誤り訂
正を失敗したとみなす。
誤り訂正の結果に着目し、横方向誤り訂正の結果を尊重
する。また、横方向誤り訂正が大部分のパケットに対し
て失敗している状況では、その後の縦方向誤り訂正によ
る訂正ビット数は多くなるが、この場合第1発明と同
様、縦方向誤り訂正による結果も誤訂正になる確率が高
くなるという点に着目している。
訂正時に、判定対象とされるビットに対応する横方向誤
り訂正結果(第1フラグ)が横方向誤り訂正が成功した
ことを示す場合には、判定対象とされるビットに対して
誤り訂正しない。このとき、たとえば多数決論理手段の
出力を強制的に無効化する。また、縦方向誤り訂正時
に、その前の横方向誤り訂正結果の成功パケット数を第
1計測手段でカウントし、その計数値が第2所定値より
少ないときには、さらに第2計測手段で縦方向誤り訂正
の訂正ビット数をカウントする。この計数値が第3所定
値以上であれば、縦方向誤り訂正を失敗したとみなす。
このようにして、誤訂正の生起確率を抑えた形で縦方向
誤り訂正を実行し、復号を行う。
の横方向誤り訂正時に、多数決論理手段での閾値が第4
所定値以上の場合には縦方向誤り訂正結果(第2フラ
グ)を参照して誤り訂正の要否を判定し、多数決論理手
段での閾値が第4所定値未満となる巡回において縦方向
誤り訂正を参照しないで誤り訂正の要否を判定する。第
2および第3発明は、たとえばFM多重放送に用いられ
る。
縦方向誤り訂正時,および縦方向誤り訂正後の横方向誤
り訂正時において、誤り訂正能力が向上する。また、横
方向誤り訂正後の縦方向誤り訂正時において、誤訂正確
率も小さくなる。この発明の上述の目的,その他の目
的,特徴および利点は、図面を参照して行う以下の実施
例の詳細な説明から一層明らかとなろう。
構成を示し、図1ないし図5を参照して、この実施例の
構成および動作を説明する。誤り訂正復号回路10で
は、(272,190)短縮化差集合巡回符号の復号法
として多数決論理復号法を用いることによって、符号語
を巡回シフトしながら1ビットずつ訂正できる。
12から入力されかつ縦方向誤り訂正時にハイレベルと
なる信号jと端子14から入力されかつ最初の横方向誤
り訂正時にローレベルとなる信号kとが、予めタイミン
グジェネレータ16に入力されているものとする。ま
た、スイッチ18は最初の横方向誤り訂正結果を保存し
たフラグメモリ20にアドレスhを渡せるように端子1
8a側に倒されているものとする。フラグメモリ20に
は、最初の横方向誤り訂正結果をフラグとして格納す
る。フラグメモリ20では、誤り訂正とCRCとがとも
に成功した場合に誤り訂正成功(ハイレベル)のフラグ
が立ち、そうでない場合に誤り訂正失敗(ローレベル)
のフラグが立つ。後述のフラグメモリ134においても
同様である。
されると、図2に示すタイミングジェネレータ16内の
D−FF24および26とゲート28とによって誤り訂
正復号回路10の初期化信号aが発生し、シンドローム
レジスタ30,巡回符号をカウントするカウンタ32,
復号失敗パケット数カウント回路34内のカウンタ3
6,および訂正ビットカウント回路38内のカウンタ4
0は、それぞれゼロクリアされる。
同期式9ビットのカウンタ42は、端子44から入力さ
れる非常に高速な内部クロックnの立ち上がりエッジで
272をロードする。このロードによって、3入力NA
NDゲート46の出力信号wはローレベルとなり、カウ
ンタ42は内部クロックnの立ち上がりエッジでゼロク
リアされる。また、このクリア信号はNOTゲート48
を通り、カウンタ32をカウントアップする。また、初
期化信号aはNOTゲート50およびD−FF52を経
由して、RS−FF54をセット状態にする。ANDゲ
ート56において、クロックnのインバート信号(NO
Tゲート58を経由)がRS−FF54のQ端子出力に
よってゲートされる。このANDゲート56の出力b
は、立ち上がりエッジにおいてシンドロームレジスタ3
0を右へ1ビットシフトさせる。この処理の後スイッチ
60がオン状態となり、スイッチ62は端子62a側に
倒され、端子64から(272,190)短縮化差集合
巡回符号の符号語が信号bに同期してシンドロームレジ
スタ30にロードされる。データレジスタ66をシフト
させる信号dは、カウンタ42が272を示す際すなわ
ち3入力NANDゲート46の出力信号wがローレベル
となるときは、ANDゲート68および70によってロ
ーレベルとなるが、それ以外は信号bと同じ形状をと
る。
ドバック付の割算回路であり、入力データが(272,
190)符号の符号語でない場合は272ビット分のデ
ータロード後の値は0でない特定の値を示す。また、デ
ータレジスタ66は、システム構成によっては190ビ
ットで構成される場合もあるが、この実施例では簡単の
ため272ビットのシフトレジスタで構成する。スイッ
チ72は復号の成功を確認するまではオフ状態を維持す
るものとする。
ド時の復号失敗パケット数カウント動作について説明す
る前に、カウンタ32,ROM74および76を説明す
る。カウンタ32は、カウンタ42が272を示す毎に
カウントアップするため、データレジスタ66の巡回数
をカウントすることができる。このカウンタ32の値を
アドレスとするROM74は、表1に従い各巡回数に応
じた多数決論理回路78の閾値eとANDゲート80を
経由して多数決論理回路78をアクティブ状態にする信
号iと、さらにANDゲート82を経由してエラーフラ
グ回路84をアクティブ状態にする信号oとを出力す
る。
子64からのデータをこの誤り訂正復号回路10にロー
ドし、カウンタ32からのカウントが「2〜8」で誤り
訂正を実行し、カウントが「9」でスイッチ72をオン
して、端子86から復号後のデータを誤り訂正復号回路
10の外へ出力し、カウントが「10」でゲート90の
出力がハイレベルとなりORゲート92を経由してRS
−FF54をリセットし、復号が終了する。
よい。まず、カウンタ32のカウントが「8」未満の値
でも、シンドロームレジスタ30の値が「0」でありか
つCRC検査回路94が誤り訂正が正しいと判断した場
合には、エラーフラグ回路84から出力されかつ復号成
功を示す信号gがハイレベルとなり、D−FF96,N
OTゲート98,ANDゲート100およびORゲート
92を介してRS−FF54をリセットする。そして、
信号gがハイレベルに変わった巡回を終了後、スイッチ
72をオンし復号後のデータを端子86から出力するよ
うにしてもよい。
の横方向復号成功パケット数の算出は以下のように行わ
れる。データをデータレジスタ66へロードする際(カ
ウンタ32のカウントが「1」を示す際)にはゲート1
02の出力はハイレベルとなり、3入力ANDゲート1
04からの信号mがハイレベルとなり、復号失敗パケッ
ト数カウント回路34のカウンタ36がアクティブ状態
になる。そして、データレジスタ66へ入力されるビッ
トの属するパケットの横方向誤り訂正結果を参照するた
めのアドレスhがカウンタ42から出力される。このア
ドレスhはスイッチ18を介してフラグメモリ20へ出
力され、それに従って、フラグメモリ20はそのビット
の横方向誤り訂正結果を出力する。この横方向誤り訂正
結果はNOTゲート106を経由し信号pとして復号失
敗パケット数カウント回路34へ与えられる。横方向誤
り訂正結果の信号pが与えられた復号失敗パケット数カ
ウント回路34のANDゲート108には、この信号p
の他、内部クロックnをNOTゲート110で反転した
信号が与えられ、信号pが誤り訂正失敗を示すハイレベ
ルの場合、カウンタ36をカウントアップする。このハ
イレベルの信号pを積算することで1回目の横方向誤り
訂正における誤り訂正失敗パケットの数を計測する。横
方向誤り訂正における復号失敗パケットがカウンタ36
のRCO端子をハイレベルにするほど多い場合には、N
OTゲート112とANDゲート114とによって信号
qはハイレベル状態に保たれる。なお、信号jがローレ
ベルすなわち横方向誤り訂正では、信号qはローレベル
となる。
動作が実行される。ROM76は、表2に示すように、
信号cを出力する。信号cは、最初の横方向,縦方向,
縦方向後(2回目)の横方向復号後の3つのモードに応
じて多数決論理回路78から出力される訂正信号をゲー
トする機能を果たす。表2からわかるように、最初の横
方向誤り訂正時(j,kともにローレベル)には、カウ
ンタ32のカウントに拘わらず(ゲート116の出力が
ローレベルまたはハイレベル)、ROM76はハイレベ
ルの信号cを出力する。また、縦方向誤り訂正後(2回
目)の横方向誤り訂正時(jはローレベル,kはハイレ
ベル)には、カウンタ32のカウントが「8」以外(ゲ
ート116の出力がローレベル)であればローレベルの
信号cを出力し、カウンタ32のカウントが「8」(ゲ
ート116の出力がハイレベル)であればハイレベルの
信号cを出力する。なお、カウンタ32のカウントが
「8」のときは閾値eは最小値である。また、縦方向誤
り訂正時(jがハイレベル)には、カウンタ32のカウ
ントに拘わらずローレベルの信号cを出力する。なお、
表2に示す「d」は、信号cの決定に何ら関係ないこと
を示す。なお、ゲート116はカウンタ32のカウント
が「8」を示す場合にのみハイレベルを出力する。
ロード後にスイッチ60がオフ状態となり、またスイッ
チ62を端子62b側に倒すことから始まる。この操作
の後、信号iがハイレベルとなることによってそれまで
ローレベル(無効化信号)を出力する状態で固定されて
いた多数決論理回路78はアクティブとなり、シンドロ
ーム和算出回路88の出力を用いた多数決判定の結果に
従い、ローレベル以外も出力することが可能となる。
スタ30のみを1ビット右へシフトする。これは、元来
(272,190)短縮化差集合巡回符号が、(27
3,191)差集合巡回符号を1ビット分短縮化させた
符号だからである。最初の横方向誤り訂正において多く
のパケットが誤り訂正を成功した場合(信号qがローレ
ベルの場合)の縦方向誤り訂正では、信号jが常にハイ
レベルでありかつ信号cが常にローレベルである。した
がって、フラグメモリ20から出力されかつ訂正ビット
の属するパケットの(最初の横方向)復号結果はAND
ゲート124,NORゲート126およびORゲート1
28を通過して、多数決論理回路78の出力とANDゲ
ート130でANDされる。したがって、多数決論理回
路78の出力がたとえ訂正を指示するハイレベルであっ
たとしても、フラグメモリ20の出力がハイレベル(訂
正成功)を示す場合には、ANDゲート130の出力は
ローレベルとなり、XORゲート122および132に
はローレベルの出力が与えられるため、シンドロームレ
ジスタ30およびデータレジスタ66は単に巡回をする
のみである。すなわち、フラグメモリ20のフラグが誤
り訂正成功を示す場合にのみ、多数決論理回路78の出
力を強制的に無効化(ローレベル)することによって、
誤り訂正しない状況を実現する。XORゲート122お
よび132における訂正動作は、フラグメモリ20出力
がローレベル(訂正失敗)でありかつ多数決論理回路7
8の出力がハイレベルのときにのみ行われる。
常にハイレベルとなるため、フラグメモリ134(横方
向誤り訂正ではスイッチ18は端子18a側に倒され
る。)出力には関係なく、多数決論理回路78の出力に
よって訂正動作が実行される。フラグメモリ134に
は、フレームを縦方向からみたビット列に対する縦方向
誤り訂正の個々の訂正結果が保存される。
のパケットが誤り訂正を失敗した場合(信号qがハイレ
ベルの場合)の誤り訂正動作は、基本的には、上述の多
くのパケットが誤り訂正を成功した場合と同じである
が、訂正ビット数カウント回路38から出力される信号
sによって復号の成否の条件が変わってくる。訂正ビッ
ト数カウント回路38のANDゲート138に、ハイレ
ベル(訂正指示)の訂正信号rが与えられると、その訂
正信号rは内部クロックnをNOTゲート136によっ
てインバートした信号にゲートされ(AND回路138
によって)、訂正ビット数をカウントするカウンタ40
をカウントアップする。訂正ビット数が所定値となる
と、信号jによって縦方向誤り訂正時にのみカウントア
ップ可能なカウンタ40のRCO端子がハイレベルとな
り、NOTゲート140とANDゲート142とを介し
て信号sはハイレベルを出力し続け、カウンタ40をホ
ールド状態にする。この信号sによって、エラーフラグ
回路84は、その復号成功条件を変化させる。
て簡単に説明すると、シンドロームレジスタの内容vが
全て0である場合にハイレベルを出力する0検出回路1
44からの出力とCRC検査回路から入力されるCRC
検査結果信号uとによって、復号が成功したか否かを判
断していた。しかし、この実施例で用いられるエラーフ
ラグ回路84は、図5に示すように、横方向,縦方向の
2つのモードに応じてその復号成功条件は変化する。
ドロームレジスタの出力が0となり、かつCRC検査回
路が正しいと判断すれば復号を成功していたが、この実
施例では、この条件は横方向誤り訂正と最初の横方向誤
り訂正において多くのパケットの復号が成功した場合の
縦方向誤り訂正とにしか適用できない。なぜなら、最初
の横方向誤り訂正において多くのパケットの復号を失敗
した場合の縦方向誤り訂正では、信号qがハイレベルと
なる。そして、縦方向の誤り訂正時に誤り訂正ビットが
所定値より多ければ信号sがハイレベルとなるので、N
ANDゲート146の出力がローレベルとなる。したが
って、従来の復号成功条件が揃ったとしても3入力AN
Dゲート148によって復号は成功していないと判断さ
れるからである。なお、D−FF150は、データロー
ド時や各巡回毎のCRC検査回路94のリセット時に復
号成功信号gが誤ってハイレベルとならないように設け
られている。
方向誤り訂正用フラグメモリ20の誤り訂正を行ったパ
ケットに対応するビットに、復号動作終了後に保存され
る。同様に、信号gは、縦方向誤り訂正時には縦方向誤
り訂正用フラグ134の誤り訂正を行った列に対応する
ビットに、復号動作終了後に保存される。ここで、CR
C検査回路94について説明する。3入力NANDゲー
ト46の出力信号wがローレベルとなると、ANDゲー
ト118から出力される信号tもローレベルとなり、こ
の信号tの立ち上がりエッジにおいてCRC検査回路9
4がゼロクリアされる。このように信号tによって各巡
回毎にリセットされるCRC検査回路94は、訂正動作
中に比較器120の出力fがハイレベルを示す区間すな
わちカウンタ42のカウントが「0〜189」を示す区
間において、XORゲート122からデータを取り込
み、検査を行う。CRC検査回路94はデータが正しい
と判断すると、エラーフラグ回路84にハイレベルの信
号uを出力する。
正後(2回目)の横方向誤り訂正は、基本的な動作は縦
方向誤り訂正と変わらないが、以下のような点が異な
る。まず、スイッチ18が端子18b側に倒れフラグメ
モリ134にフラグとして格納される縦方向の訂正結果
がゲート152を介して出力され、その訂正結果に従い
多数決論理回路78から出力される訂正信号rを制御す
る点が異なる。また、復号失敗パケット数カウント回路
34が動作しない点、および閾値eが「9」となる訂正
動作の最終の巡回においてのみ信号cがハイレベルとな
り、以前の訂正結果(フラグメモリ134)を参照しな
いで誤り訂正を行う点が異なる。
訂正と同様に行われ、信号cが常にハイレベルとなるの
で、多数決論理回路78の出力は何ら妨害を受けない。
このような誤り訂正復号回路10の動作を、図6ないし
図8を参照して、より具体的に説明する。まず、図6を
参照して、最初の横方向誤り訂正において復号失敗パケ
ットが少なかった(復号成功パケットが多かった)場合
の縦方向誤り訂正について説明する。
ローレベルであるので、フラグメモリ20に格納される
訂正結果を参照することになる。信号iによって多数決
論理回路78は能動化され、多数決論理回路78からの
ハイレベル(訂正を指示する)の出力は、フラグメモリ
20からの訂正結果に基づく出力との論理和をANDゲ
ート130でとられる。その結果、訂正を指示するハイ
レベルの訂正信号rが出力され、訂正ビット数カウント
回路38のカウンタ40がカウントアップされる。
ット数カウント回路34のカウンタ36が能動化され、
カウンタ36はフラグメモリ20から出力される訂正失
敗フラグの数すなわち復号失敗パケット数をカウントア
ップする。図6の場合、カウンタ36の総カウント値は
所定値以下であるので、信号qはローレベルのままエラ
ーフラグ回路84に与えられる。ここで、この実施例で
は、たとえば成功パケット数の閾値を「64」に設定し
ているので、ここでいう所定値は(273−64)=
「209」に設定される。したがって、カウンタ36で
のカウント数が「209」以下であれば成功パケット数
は64個以上あると判断して、ローレベルの信号qを出
力する。図6の場合では、カウント数は「120」であ
るので「209」以下という条件を満たし、縦方向誤り
訂正での誤訂正発生頻度は低いと考えられる。したがっ
て、エラーフラグ回路84での信号oで示される処理期
間において、従来通り、シンドロームレジスタ30から
の信号vとCRC検査回路94からのCRC検査結果信
号uとで検査を行う。この場合には、シンドロームレジ
スタ30の内容が全て0であり、かつCRC検査回路9
4からデータが正しいことを示すCRC検査結果信号u
が出力されており、エラーフラグ回路84から復号の成
功を示すハイレベルの復号成功信号gが出力される。そ
して、復号結果がセーブされる。なお、復号失敗パケッ
ト数をカウントせずに復号成功パケット数をカウントす
ることによって、復号成功パケット数が所定数以上ある
か否かを直接求めてもよい。
り訂正において復号失敗パケットが多かった(復号成功
パケットが少なかった)場合の縦方向誤り訂正について
説明する。図7に示すように、図6の場合と同様に、訂
正を指示するハイレベルの訂正信号rが訂正ビット数カ
ウント回路38に与えられる。この訂正信号rの入力に
伴って、訂正ビット数カウント回路38のカウンタ40
がカウントアップされていく。
カウント回路34のカウンタ36が能動化され、最初の
横方向の復号を失敗したパケット数をカウントすると、
この場合にはカウントが「210」となる。したがっ
て、所定値の「209」を超えているので、ハイレベル
の信号qがエラーフラグ回路84に与えられる。する
と、エラーフラグ回路84は、訂正ビット数カウント回
路38からの信号sによって復号成功条件を変化させ
る。
内のカウンタ40が所定値以上を示すか否かによって復
号成功条件が変化する。ここで所定値は、縦方向誤り訂
正時ではたとえば「16」に設定され、カウンタ40が
「16」以上をカウントすれば復号が失敗したと判断さ
れ、「16」未満の場合には従来通り信号vとCRC検
査結果信号mとで処理が施される。図7の場合には、カ
ウンタ40のカウントが「16」であるので、「16」
以上という条件を満たすため、復号が失敗したと判断さ
れ、ローレベルの信号gを出力する。もし、カウンタ4
0のカウント値が「16」未満であれば、エラーフラグ
回路84では従来通りの検査が行われる。なお、所定値
は、縦方向誤り訂正時ではたとえば「16」に設定され
たが、CRC符号のような強力な誤り検出能力を持たな
い符号語に対する横方向誤り訂正時ではたとえば「1
4」に設定され得る。
の横方向誤り訂正について説明する。図8において、多
数決論理回路78に与えられる閾値eが所定値になるま
で信号cはローレベルとなる。閾値eの所定値は、たと
えば最小値であり、「9」である。したがって、この実
施例では「15」から「10」までの間は信号cはロー
レベルとなり、この場合、フラグメモリ134に格納さ
れる縦方向の復号結果が参照され、図6や図7の場合と
同様に動作し、訂正ビット数カウント回路38で訂正ビ
ット数がカウントされていく。
回数になれば(この実施例では「9」)、信号cはハイ
レベルとなり、フラグメモリ134に格納される復号結
果は参照されなくなる。したがって、多数決論理回路7
8からの訂正を指示する訂正信号rはそのまま訂正ビッ
ト数カウント回路38に与えられ、カウンタ40がカウ
ントアップされていく。そして、信号oで示す期間でエ
ラーフラグ回路84において従来と同様の検査が行わ
れ、復号が成功した場合には復号成功信号gがハイレベ
ルとなる。そして、復号が成功したデータはセーブされ
る。
ば、従来よりも小さい回路規模で誤訂正の生起確率を低
減できる。さらに、誤訂正の防止に起因する誤り率の低
下のほかに誤り訂正能力をも向上できる。なぜなら、
(272,190)短縮化差集合巡回符号の誤り訂正復
号回路10に用いられている多数決論理復号法は、判定
対象となるビットの訂正時にシンドロームレジスタ30
にも影響を及ぼす。したがって、既に正しいと判明した
ビットに対し多数決論理判定によって訂正を加えた場合
に、この誤った訂正による影響は後のビットに波及す
る。したがって、既に正しいと判明したビットを訂正対
象から除くことによって明らかに誤り訂正能力は向上す
るからである。
方向誤り訂正の結果を参照して、最初の横方向誤り訂正
が成功している場合にはそのビットを縦方向誤り訂正の
対象から除くことができる。このように最初の横方向誤
り訂正の結果を参照できるのは、移動体FM多重放送の
データ構造では横方向のパケットに14ビットのCRC
が付加されているために、横方向の誤り訂正能力(誤訂
正抑止能力)は縦方向に比べ極めて高くなるからであ
る。このCRCは、高い誤り検出能力を有する符号また
は符号の組み合わせの1つである。それに対して、2回
目の横方向誤り訂正時に縦方向誤り訂正結果を安易に参
照することは逆に誤り訂正能力の低下を招く恐れがあ
り、2回目の横方向誤り訂正時に、縦方向誤り訂正結果
を参照することはできない。
って生じる誤り率の劣化を抑えるには、縦方向誤り訂正
時に生じる誤訂正の発生頻度そのものを減少させたり、
縦方向誤り訂正後(2回目)の横方向誤り訂正において
予め縦方向誤り訂正に僅かだが誤訂正が発生していると
みなして誤り訂正を行ったりする必要がある。前者は、
ノイズによって付加されている誤りビット数が多いほど
誤訂正が発生し易いという単純な原理を用いている。た
とえば、最初の横方向誤り訂正において100パケット
以上誤り訂正が成功している場合に比べ、最初の横方向
誤り訂正において数パケット程度しか誤り訂正が成功し
ていない場合には、その後の縦方向誤り訂正における誤
訂正発生頻度は極めて大きくなる。したがって、最初の
横方向誤り訂正の成功パケット数が少ない場合には、縦
方向誤り訂正時において誤訂正を抑圧するような誤り訂
正手法が必要となる。
圧する手法としては、上述の実施例のように、縦方向誤
り訂正時の多数決論理復号において誤り訂正ビット数が
多い場合には誤訂正が発生したとみなす手法が有効であ
る。この手法は、訂正ビット数が多い符号語は元々真の
符号語からの距離が遠いため、たとえ誤り訂正が成功し
たとしても、誤訂正によって誤り訂正が成功したとみな
した方がよいという考えに立脚している。しかし、最初
の横方向誤り訂正で復号成功パケット数が多い場合に
は、このような手法は最早必要ではない。なぜなら、最
初の横方向誤り訂正結果を参照して縦方向誤り訂正を施
す場合、横方向誤り訂正結果が成功しているビットは縦
方向誤り訂正における誤り訂正中に変更されないため、
誤り訂正が誤訂正へ向かう可能性は少なくなるからであ
る。
件の変化は積符号化されておらずかつ多数決論理復号可
能な符号の復号回路にも適用できる。たとえば、文字放
送等でも誤り訂正ビット数が多い場合、訂正を失敗した
とみなすことによって誤訂正確率は減少する。一方後者
の手法、すなわち縦方向誤り訂正において誤訂正が発生
しているとみなして縦方向誤り訂正後(2回目)の横方
向の誤り訂正を行う手法では、予め縦方向誤り訂正にお
いてごく僅かだが誤訂正が発生し、その他は誤り訂正が
成功もしくは失敗していると仮定して復号を行う。この
ような復号では、誤り訂正開始直後は他の誤りビットの
影響もあり誤訂正ビット(実際には誤っているのに正し
いと判断して訂正をしないビット)であっても、シンド
ロームレジスタ30の内容として「1」の数が半数より
若干多い程度という場合が存在する。また、縦方向誤り
訂正によって誤りがないことが保証されているビットで
ありかつ真に正しいビットでも他のビットの影響によっ
ては多数決論理回路78へ入力されるシンドローム和の
「1」の数は、先頭ビット上で直交するシンドローム和
の個数(17個)の半分を超えることが多々ある。この
ような場合は誤訂正ビットか真に正しいビットかの区別
がつかないため、マスクを行った形で訂正する。すなわ
ち、フラグメモリ134に格納される訂正結果を参照し
て誤り訂正を行う。このようにできるのは、縦方向誤り
訂正されたビットが正しい確率の方が、縦方向誤り訂正
での(272,190)符号の誤訂正生起確率より大き
いからである。なお、もし、縦方向誤り訂正時の誤訂正
生起確率の方が高ければ、2回目の横方向誤り訂正は失
敗する。
正常に進むなら他のビットが訂正されるにつれ誤訂正ビ
ットに対するシンドローム和の「1」の数は大きくな
る。すなわち、可変閾値復号法のようにデータレジスタ
66を複数回巡回させて誤り訂正を行う訂正手法では複
数回巡回することによって誤訂正ビットを特定できる可
能性が高くなる。したがって、複数回巡回後にマスク機
能を解除することによって誤訂正ビットを円滑に訂正す
ることができる。なお、この方法によって真に正しいビ
ットを訂正したとしてもパケット内のCRCによって誤
り訂正が失敗したとみなせるため、誤訂正の生起確率は
極めて小さい。したがって、従来では、誤りビットが多
い場合には誤り訂正を十分にできなかったが、この実施
例によればより多くの誤りビットを訂正できる。
を1種類もしくは2種類用いて積符号化されたフレーム
構造を用い、かつ横方向の誤り訂正符号の誤訂正生起確
率が縦方向の誤り訂正符号の誤訂正生起確率に比べ極め
て低い転送方式に対しても、この発明を適用できること
は明らかである。また、多数決論理復号可能な誤り訂正
符号を1種類もしくは2種類用いて積符号化されたフレ
ーム構造を持ち、かつ縦方向の誤り訂正符号の誤り訂正
生起確率が横方向の誤り訂正符号の誤り訂正生起確率に
比べ極めて低い伝送方式に対してもこの実施例を適用で
きる。
力を有する符号または符号の組み合わせとして、CRC
を用いたが、パリティビットやBerger符号なども用いら
れ得る。
ある。
回路図である。
である。
トが少なかった場合の縦方向誤り訂正の動作の一例を示
すタイミング図である。
トが多かった場合の縦方向誤り訂正の動作の一例を示す
タイミング図である。
例を示すタイミング図である。
Claims (9)
- 【請求項1】多数決論理復号法を用いて符号を復号する
誤り訂正復号回路において、 前記符号に含まれるビットのうち訂正ビット数が第1所
定数以上の場合誤り訂正を失敗したとみなすことを特徴
とする、誤り訂正復号回路。 - 【請求項2】前記符号に含まれる各ビットの誤り訂正の
要否を判定する多数決論理手段を含み、前記多数決論理
手段から出力される誤り訂正が必要なことを示す訂正信
号の数をカウントすることによって前記訂正ビット数を
カウントする、請求項1記載の誤り訂正復号回路。 - 【請求項3】前記誤り訂正復号回路はFM多重放送受信
機に用いられ、 前記訂正ビット数は縦方向誤り訂正時の訂正ビット数で
ある、請求項1または2記載の誤り訂正復号回路。 - 【請求項4】多数決論理復号可能な巡回符号によって積
符号化されたフレーム構造を持ちかつフレームを構成す
る各パケットに高い誤り検出能力を有する符号または符
号の組み合わせを含むデータを誤り訂正する誤り訂正復
号回路であって、 横方向誤り訂正の誤り訂正結果を示す第1フラグを格納
する第1フラグメモリを含み、 前記横方向誤り訂正後の縦方向誤り訂正時に判定対象と
なるビットに対応する前記第1フラグが前記横方向誤り
訂正が成功したことを示す場合に前記判定対象となるビ
ットに対して誤り訂正しない、誤り訂正復号回路。 - 【請求項5】前記パケットを構成する各ビットの誤り訂
正の要否を判定する多数決論理手段を含み、 前記第1フラグが前記横方向誤り訂正が成功したことを
示す場合にのみ前記多数決論理手段の出力を強制的に無
効化して誤り訂正しない状況を実現する、請求項4記載
の誤り訂正復号回路。 - 【請求項6】前記横方向誤り訂正において誤り訂正が成
功したパケット数を計数する第1計数手段、および前記
縦方向誤り訂正時の訂正ビット数を計数する第2計数手
段を備え、 前記縦方向誤り訂正時における前記第1計数手段の計数
値が第2所定値より少なくかつ前記第2計数手段での訂
正ビット数が第3所定値以上であれば、前記縦方向誤り
訂正を失敗したとみなす、請求項4または5記載の誤り
訂正復号回路。 - 【請求項7】多数決論理復号可能な巡回符号によって積
符号化されたフレーム構造を持ちかつフレームを構成す
る各パケットに高い誤り検出能力を有する符号または符
号の組み合わせを含むデータを誤り訂正する誤り訂正復
号回路であって、 誤り訂正の誤り訂正結果を示す第2フラグを格納する第
2フラグメモリ、および前記パケットを構成する各ビッ
トの誤り訂正の要否を判定する多数決論理手段を含み、 前記多数決論理手段での判定に用いられる閾値が第4所
定値以上の場合には前記第2フラグを参照して誤り訂正
の要否を判定し、前記閾値が前記第4所定値未満の場合
には前記第2フラグを参照しないで誤り訂正の要否を判
定する、誤り訂正復号回路。 - 【請求項8】縦方向誤り訂正後の横方向誤り訂正時に用
いられ、 前記第2フラグは縦方向誤り訂正の誤り訂正結果を示
す、請求項7記載の誤り訂正復号回路。 - 【請求項9】FM多重放送に用いられる、請求項4ない
し8のいずれかに記載の誤り訂正復号回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6110798A JP2970994B2 (ja) | 1994-05-25 | 1994-05-25 | 誤り訂正復号回路 |
SE9501947A SE517805C2 (sv) | 1994-05-25 | 1995-05-24 | Feljusterande avkodare |
NO19952062A NO316901B1 (no) | 1994-05-25 | 1995-05-24 | Dekoder med feilkorreksjon |
US08/449,916 US5745506A (en) | 1994-05-25 | 1995-05-25 | Error correcting decoder |
FR9506245A FR2720528B1 (fr) | 1994-05-25 | 1995-05-26 | Décodeur de correction d'erreur. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6110798A JP2970994B2 (ja) | 1994-05-25 | 1994-05-25 | 誤り訂正復号回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07321669A true JPH07321669A (ja) | 1995-12-08 |
JP2970994B2 JP2970994B2 (ja) | 1999-11-02 |
Family
ID=14544919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6110798A Expired - Lifetime JP2970994B2 (ja) | 1994-05-25 | 1994-05-25 | 誤り訂正復号回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5745506A (ja) |
JP (1) | JP2970994B2 (ja) |
FR (1) | FR2720528B1 (ja) |
NO (1) | NO316901B1 (ja) |
SE (1) | SE517805C2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3562544B2 (ja) * | 1996-08-13 | 2004-09-08 | ソニー株式会社 | 復号化装置および復号化方法 |
JPH11112358A (ja) * | 1997-09-30 | 1999-04-23 | Fujitsu Ltd | データの誤り訂正方法及び誤り訂正装置 |
US6332206B1 (en) * | 1998-02-25 | 2001-12-18 | Matsushita Electrical Industrial Co., Ltd. | High-speed error correcting apparatus with efficient data transfer |
JP3530388B2 (ja) * | 1998-07-22 | 2004-05-24 | 三洋電機株式会社 | 符号誤り訂正装置 |
US6260082B1 (en) * | 1998-12-23 | 2001-07-10 | Bops, Inc. | Methods and apparatus for providing data transfer control |
US20030079161A1 (en) * | 2001-10-22 | 2003-04-24 | Verboom Johannes J. | Optimized data storage system and method for optical storage system |
US20040059992A1 (en) * | 2002-06-17 | 2004-03-25 | Tan Keng Tiong | Methods of optimizing the decoding of signals based on a complete majority logic representation |
EP1416660A1 (en) * | 2002-10-31 | 2004-05-06 | Alcatel | Improved FEC decoder and method |
JP3930446B2 (ja) * | 2003-03-13 | 2007-06-13 | 株式会社東芝 | 半導体装置 |
JP4908083B2 (ja) * | 2006-06-30 | 2012-04-04 | 株式会社東芝 | メモリコントローラ |
WO2009137754A2 (en) * | 2008-05-08 | 2009-11-12 | Augusta Technology Usa, Inc. | Snr-based variable-threshold majority-logic decorder |
US20100169742A1 (en) * | 2008-12-29 | 2010-07-01 | Texas Instruments Incorporated | Flash memory soft error recovery |
JP5364737B2 (ja) * | 2011-02-15 | 2013-12-11 | 株式会社東芝 | 誤り訂正復号装置及び受信システム |
US11934267B1 (en) | 2022-08-28 | 2024-03-19 | Micron Technology, Inc. | Data inversion and unidirectional error detection |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4404674A (en) * | 1981-07-10 | 1983-09-13 | Communications Satellite Corporation | Method and apparatus for weighted majority decoding of FEC codes using soft detection |
US4630271A (en) * | 1983-01-20 | 1986-12-16 | Nippon Hoso Kyokai | Error correction method and apparatus for data broadcasting system |
JPS59224926A (ja) * | 1983-06-03 | 1984-12-17 | Sony Corp | 多数決回路 |
US4653051A (en) * | 1983-09-14 | 1987-03-24 | Matsushita Electric Industrial Co., Ltd. | Apparatus for detecting and correcting errors on product codes |
JP2740163B2 (ja) * | 1986-04-23 | 1998-04-15 | ソニー株式会社 | データ伝送方法及びデータ記録媒体 |
JPS6462027A (en) * | 1987-09-01 | 1989-03-08 | Nippon Conlux Co Ltd | Error correcting circuit |
JPH06120843A (ja) * | 1992-10-01 | 1994-04-28 | Fujitsu Ten Ltd | 差集合巡回符号による積符号の復号装置 |
JP3311463B2 (ja) * | 1994-02-25 | 2002-08-05 | 三洋電機株式会社 | 誤り訂正装置 |
-
1994
- 1994-05-25 JP JP6110798A patent/JP2970994B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-24 SE SE9501947A patent/SE517805C2/sv not_active IP Right Cessation
- 1995-05-24 NO NO19952062A patent/NO316901B1/no not_active IP Right Cessation
- 1995-05-25 US US08/449,916 patent/US5745506A/en not_active Expired - Lifetime
- 1995-05-26 FR FR9506245A patent/FR2720528B1/fr not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
FR2720528A1 (fr) | 1995-12-01 |
SE9501947D0 (sv) | 1995-05-24 |
NO952062L (no) | 1995-11-27 |
NO316901B1 (no) | 2004-06-21 |
FR2720528B1 (fr) | 1996-12-20 |
US5745506A (en) | 1998-04-28 |
JP2970994B2 (ja) | 1999-11-02 |
NO952062D0 (no) | 1995-05-24 |
SE517805C2 (sv) | 2002-07-16 |
SE9501947L (sv) | 1996-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100321978B1 (ko) | 통신시스템에서반복복호장치및방법 | |
JPH07321669A (ja) | 誤り訂正復号回路 | |
US7577899B2 (en) | Cyclic redundancy check (CRC) based error correction method and device | |
EP1931034A2 (en) | Error correction method and apparatus for predetermined error patterns | |
KR940004330B1 (ko) | 프로그램 가능한 에러 정정 수단 및 방법 | |
JP2621614B2 (ja) | 符号誤り検出回路 | |
US5745503A (en) | Error correction decoder that operates in either ARDS system or a RBDS system | |
JP3249405B2 (ja) | 誤り訂正回路および誤り訂正方法 | |
US8910009B1 (en) | Method and apparatus for enhancing error detection in data transmission | |
US6938201B2 (en) | Error detection system for a FIFO memory | |
EP3477478B1 (en) | Memory architecture including response manager for error correction circuit | |
JP2004007582A (ja) | 積符号を復号するための低コストな方法及び装置 | |
JPS58161547A (ja) | デ−タの復号化方式 | |
US20070033507A1 (en) | Efficient error code correction | |
CN113557670A (zh) | 解码装置以及解码方法 | |
JP6552776B1 (ja) | 誤り訂正復号装置および誤り訂正復号方法 | |
JPH1022839A (ja) | 軟判定誤り訂正復号方法 | |
JPS6160618B2 (ja) | ||
Chandra et al. | ENHANCED DECODING ALGORITHM FOR ERROR DETECTION AND CORRECTION IN SRAM | |
JP2823158B2 (ja) | 誤り訂正装置 | |
JPH05235906A (ja) | 多元符号の復号装置及びこれを用いた誤り訂正・検出方式 | |
JPH05260021A (ja) | 通信制御方式 | |
KR900001066Y1 (ko) | 에러 정정용 데코오더 회로의 소거신호 계수회로 | |
KR100407131B1 (ko) | 조합회로를 이용한 리드-솔로몬 디코더 | |
JPH0636286B2 (ja) | 誤り訂正方法及び装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990810 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080827 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100827 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110827 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110827 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120827 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120827 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130827 Year of fee payment: 14 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |