JPH07176744A - 半導体装置 - Google Patents
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- JPH07176744A JPH07176744A JP6247767A JP24776794A JPH07176744A JP H07176744 A JPH07176744 A JP H07176744A JP 6247767 A JP6247767 A JP 6247767A JP 24776794 A JP24776794 A JP 24776794A JP H07176744 A JPH07176744 A JP H07176744A
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- 239000004065 semiconductor Substances 0.000 title claims description 84
- 230000015556 catabolic process Effects 0.000 claims abstract description 149
- 239000004020 conductor Substances 0.000 claims description 62
- 230000000630 rising effect Effects 0.000 claims description 24
- 238000002955 isolation Methods 0.000 claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 238000000926 separation method Methods 0.000 claims description 2
- 210000000746 body region Anatomy 0.000 claims 1
- 239000010410 layer Substances 0.000 description 39
- 230000005684 electric field Effects 0.000 description 13
- 239000002800 charge carrier Substances 0.000 description 10
- 230000007423 decrease Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000002079 cooperative effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【目的】 スイッチオン時にオン抵抗を増大しないとと
もにリーク電流を発生しないＬＤＭＯＳＴを具えた半導
体装置を提供することにある。 【構成】 ドレイン領域８とバックゲート領域５との間
及びドレイン領域８と分離領域１５との間に一個又は数
個の降伏電圧上昇領域９、９９を設ける。バックゲート
領域５及びバックゲート領域５とドレイン領域８との間
に位置するバックゲート領域に最も近い第１降伏電圧上
昇領域９Ａのうちの少なくとも一方の領域に、他方の領
域に向かって突出する少なくとも一つの部分３５を設
け、この部分における両領域間の間隔を他の部分におけ
る間隔より小さくするとともに、第１降伏電圧上昇領域
９Ａを、導体トラック２５がその上方を延在する降伏電
圧上昇領域９９に接続させない。この突出部３５を介し
てバックゲート領域５と第１降伏電圧上昇領域９Ａとの
間で電荷を交換しうるため、高速スイッチングを達成し
うるとともに、バックゲート／ソース領域５、６と半導
体本体１との間にリーク電流を発生しない。
もにリーク電流を発生しないＬＤＭＯＳＴを具えた半導
体装置を提供することにある。 【構成】 ドレイン領域８とバックゲート領域５との間
及びドレイン領域８と分離領域１５との間に一個又は数
個の降伏電圧上昇領域９、９９を設ける。バックゲート
領域５及びバックゲート領域５とドレイン領域８との間
に位置するバックゲート領域に最も近い第１降伏電圧上
昇領域９Ａのうちの少なくとも一方の領域に、他方の領
域に向かって突出する少なくとも一つの部分３５を設
け、この部分における両領域間の間隔を他の部分におけ
る間隔より小さくするとともに、第１降伏電圧上昇領域
９Ａを、導体トラック２５がその上方を延在する降伏電
圧上昇領域９９に接続させない。この突出部３５を介し
てバックゲート領域５と第１降伏電圧上昇領域９Ａとの
間で電荷を交換しうるため、高速スイッチングを達成し
うるとともに、バックゲート／ソース領域５、６と半導
体本体１との間にリーク電流を発生しない。
Description
【０００１】
【産業上の利用分野】本発明は、ロウサイドラテラルＤ
ＭＯＳＴ（ＬＤＭＯＳＴ）を具えたＲＥＳＵＲＦ型の半
導体装置であって、主として第１導電型の半導体本体
と、表面に隣接する第導電型と反対の第２導電型の領域
であって、表面と反対側で半導体本体と第１ｐｎ接合を
形成する表面領域とを具え、前記ＬＤＭＯＳＴは前記表
面領域内に設けられた第１導電型の表面領域の形態のバ
ックゲート領域、バックゲート領域内の第２導電型の表
面領域の形態のソース領域、ソース領域とバックゲート
領域の縁との間に限定されたチャネル領域、及びバック
ゲート領域から離れて位置する第２導電型の表面領域の
形態のドレイン領域を具え、第１導電型の分離領域を前
記表面領域内に、ＬＤＭＯＳＴの周囲に、表面から半導
体本体まで延在するように設け、表面に隣接する一個又
は数個の第１導電型の降伏電圧上昇領域をドレイン領域
とバックゲート領域との間及びドレイン領域と分離領域
との間に設け、この表面に絶縁層を設け、その上に、ド
レイン領域に接続され且つ前記降伏電圧上昇領域及び分
離領域の上方を延在する導体トラックを設けてなる半導
体装置に関するものである。
ＭＯＳＴ（ＬＤＭＯＳＴ）を具えたＲＥＳＵＲＦ型の半
導体装置であって、主として第１導電型の半導体本体
と、表面に隣接する第導電型と反対の第２導電型の領域
であって、表面と反対側で半導体本体と第１ｐｎ接合を
形成する表面領域とを具え、前記ＬＤＭＯＳＴは前記表
面領域内に設けられた第１導電型の表面領域の形態のバ
ックゲート領域、バックゲート領域内の第２導電型の表
面領域の形態のソース領域、ソース領域とバックゲート
領域の縁との間に限定されたチャネル領域、及びバック
ゲート領域から離れて位置する第２導電型の表面領域の
形態のドレイン領域を具え、第１導電型の分離領域を前
記表面領域内に、ＬＤＭＯＳＴの周囲に、表面から半導
体本体まで延在するように設け、表面に隣接する一個又
は数個の第１導電型の降伏電圧上昇領域をドレイン領域
とバックゲート領域との間及びドレイン領域と分離領域
との間に設け、この表面に絶縁層を設け、その上に、ド
レイン領域に接続され且つ前記降伏電圧上昇領域及び分
離領域の上方を延在する導体トラックを設けてなる半導
体装置に関するものである。
【０００２】ＬＤＭＯＳＴは、動作中ドレイン領域を半
導体本体及びバックゲート／ソース領域に対しかなり高
い電圧にしうるが、バックゲート／ソース領域を半導体
本体に対しかなり低い電圧にする所謂ロウサイドアプリ
ケーション向けである。この場合にはバックゲート／ソ
ース領域と分離領域との間には実際上降伏電圧上昇領域
を設けない。
導体本体及びバックゲート／ソース領域に対しかなり高
い電圧にしうるが、バックゲート／ソース領域を半導体
本体に対しかなり低い電圧にする所謂ロウサイドアプリ
ケーション向けである。この場合にはバックゲート／ソ
ース領域と分離領域との間には実際上降伏電圧上昇領域
を設けない。
【０００３】
【従来の技術】「IEEE Trans. on Electron Devices, v
ol.38, no.7, July 1991」の第１５８２−１５８９ペー
ジに記載されている論文”A Versatile 700-1200V IC P
rocessfor Analog and Switching Applications" に、
高電圧用スイッチング素子として特に好適な、頭書に記
載したタイプの半導体本体装置が開示されている。この
既知の装置ではｎチャネルＬＤＭＯＳＴが表面領域に存
在する。この表面領域はｐ型半導体基体からなる半導体
本体上のｎ型エピタキシャル層からなる。ｐ型バックゲ
ート領域及びｎ型ソース及びドレイン領域をこの表面領
域内に形成する。チャネル領域の表面にゲート酸化膜を
形成する。電気導体トラックをソース領域、バックゲー
ト領域及びゲート酸化膜上に設け、ソース／バックゲー
ト接続及びゲート電極を形成する。ソース領域及びバッ
クゲート領域を短絡する。この半導体本体装置を高電圧
用に好適にするために、所謂ＲＥＳＵＲＦ原理を使用す
る。即ち、表面領域の正味ドーピング濃度（原子数／単
位表面積）を低くし、第１ｐｎ接合間に電圧が印加され
たとき、降伏を生ずる前に表面領域が少なくとも局部的
にその厚さ全体に亘って空乏化されるようにする。ＲＥ
ＳＵＲＦの場合には、正味ドーピング濃度のパイロット
値として、約１×１０12原子／ｃｍ2 が取られる。既知
の半導体装置では、一個又は数個の降伏電圧上昇領域を
バックゲート領域とドレイン領域との間及びバックゲー
ト領域及び分離領域との間に設け、これらの降伏電圧上
昇領域はドレイン領域の周囲を延在する一個又は数個の
リングの形態にする。これらの降伏電圧上昇領域は、ド
レイン接続にバックゲート及び基板に対し高電圧が与え
られたとき、表面領域が基板とエピタキシャル層との間
の第１ｐｎ接合からのみならず、降伏電圧上昇領域とエ
ピタキシャル層との間のｐｎ接合からも空乏化されるよ
うにする。従って、エピタキシャル層は両側から空乏化
されるため、約１×１０12原子／ｃｍ2 より高い表面領
域のドーピング濃度、例えば約１．５×１０12原子／ｃ
ｍ2 でもＲＥＳＵＲＦ条件を満足させることができ、エ
ピタキシャル層をアバランシェ降伏が表面領域とバック
ゲートとの間に生ずる前に少なくとも局部的に完全に空
乏化させることができる。降伏電圧上昇領域は表面領域
内の電界を広げるため、高電界が局部的に発生しない。
チャネル領域はゲート酸化膜の下の表面に存在する。チ
ャネル領域からの電荷キャリアは降伏電圧上昇領域の下
を通り所謂ドリフト領域を経てドレイン領域へ移動しな
ければならない。バックゲート領域に近接しすぎる降伏
電圧上昇領域はチャネル領域から到来する電荷キャリア
を阻止してしまう。ＬＤＭＯＳＴにおいてバックゲート
領域とドレイン領域との間の領域の、表面及びバックゲ
ート領域に近接する部分に降伏電圧上昇領域を設けない
のはこのためである。
ol.38, no.7, July 1991」の第１５８２−１５８９ペー
ジに記載されている論文”A Versatile 700-1200V IC P
rocessfor Analog and Switching Applications" に、
高電圧用スイッチング素子として特に好適な、頭書に記
載したタイプの半導体本体装置が開示されている。この
既知の装置ではｎチャネルＬＤＭＯＳＴが表面領域に存
在する。この表面領域はｐ型半導体基体からなる半導体
本体上のｎ型エピタキシャル層からなる。ｐ型バックゲ
ート領域及びｎ型ソース及びドレイン領域をこの表面領
域内に形成する。チャネル領域の表面にゲート酸化膜を
形成する。電気導体トラックをソース領域、バックゲー
ト領域及びゲート酸化膜上に設け、ソース／バックゲー
ト接続及びゲート電極を形成する。ソース領域及びバッ
クゲート領域を短絡する。この半導体本体装置を高電圧
用に好適にするために、所謂ＲＥＳＵＲＦ原理を使用す
る。即ち、表面領域の正味ドーピング濃度（原子数／単
位表面積）を低くし、第１ｐｎ接合間に電圧が印加され
たとき、降伏を生ずる前に表面領域が少なくとも局部的
にその厚さ全体に亘って空乏化されるようにする。ＲＥ
ＳＵＲＦの場合には、正味ドーピング濃度のパイロット
値として、約１×１０12原子／ｃｍ2 が取られる。既知
の半導体装置では、一個又は数個の降伏電圧上昇領域を
バックゲート領域とドレイン領域との間及びバックゲー
ト領域及び分離領域との間に設け、これらの降伏電圧上
昇領域はドレイン領域の周囲を延在する一個又は数個の
リングの形態にする。これらの降伏電圧上昇領域は、ド
レイン接続にバックゲート及び基板に対し高電圧が与え
られたとき、表面領域が基板とエピタキシャル層との間
の第１ｐｎ接合からのみならず、降伏電圧上昇領域とエ
ピタキシャル層との間のｐｎ接合からも空乏化されるよ
うにする。従って、エピタキシャル層は両側から空乏化
されるため、約１×１０12原子／ｃｍ2 より高い表面領
域のドーピング濃度、例えば約１．５×１０12原子／ｃ
ｍ2 でもＲＥＳＵＲＦ条件を満足させることができ、エ
ピタキシャル層をアバランシェ降伏が表面領域とバック
ゲートとの間に生ずる前に少なくとも局部的に完全に空
乏化させることができる。降伏電圧上昇領域は表面領域
内の電界を広げるため、高電界が局部的に発生しない。
チャネル領域はゲート酸化膜の下の表面に存在する。チ
ャネル領域からの電荷キャリアは降伏電圧上昇領域の下
を通り所謂ドリフト領域を経てドレイン領域へ移動しな
ければならない。バックゲート領域に近接しすぎる降伏
電圧上昇領域はチャネル領域から到来する電荷キャリア
を阻止してしまう。ＬＤＭＯＳＴにおいてバックゲート
領域とドレイン領域との間の領域の、表面及びバックゲ
ート領域に近接する部分に降伏電圧上昇領域を設けない
のはこのためである。
【０００４】
【発明が解決しようとする課題】ｎチャネルＬＤＭＯＳ
Ｔにおいて、ドレイン領域の電圧がＬＤＭＯＳＴのスイ
ッチオフ後に上昇すると、バックゲート領域と表面領域
との間のｐｎ接合へのパンチスルーが降伏電圧上昇領域
を負に充電しこれらの領域が少なくとも部分的に空乏化
されるまで降伏電圧上昇領域の電圧がドレイン領域の電
圧に追従する。ドレイン電圧がＬＤＭＯＳＴのスイッチ
オン後に減少すると、降伏電圧上昇領域は阻止されたｐ
ｎ接合を経て放電することができず、従ってしばらくの
あいだ負に充電されたままになり、これに伴いＬＤＭＯ
ＳＴのオン抵抗が高くなる。その理由は、バックゲート
とドレインとの間の表面領域の部分、即ちドリフト領域
が部分的に空乏化されたままになるからである。この高
いオン抵抗は、バックゲートと表面領域との間のｐｎ接
合から、例えばリーク又はパンチスルーにより正孔が供
給されるまで維持される。
Ｔにおいて、ドレイン領域の電圧がＬＤＭＯＳＴのスイ
ッチオフ後に上昇すると、バックゲート領域と表面領域
との間のｐｎ接合へのパンチスルーが降伏電圧上昇領域
を負に充電しこれらの領域が少なくとも部分的に空乏化
されるまで降伏電圧上昇領域の電圧がドレイン領域の電
圧に追従する。ドレイン電圧がＬＤＭＯＳＴのスイッチ
オン後に減少すると、降伏電圧上昇領域は阻止されたｐ
ｎ接合を経て放電することができず、従ってしばらくの
あいだ負に充電されたままになり、これに伴いＬＤＭＯ
ＳＴのオン抵抗が高くなる。その理由は、バックゲート
とドレインとの間の表面領域の部分、即ちドリフト領域
が部分的に空乏化されたままになるからである。この高
いオン抵抗は、バックゲートと表面領域との間のｐｎ接
合から、例えばリーク又はパンチスルーにより正孔が供
給されるまで維持される。
【０００５】本発明の目的はスイッチオン時にオン抵抗
の増大を全く又は殆ど示さないＬＤＭＯＳＴを提供する
ことにある。
の増大を全く又は殆ど示さないＬＤＭＯＳＴを提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明は、この目的のた
めに、頭書に記載した種類の半導体装置において、次の
領域、即ちバックゲート領域を形成する領域及びバック
ゲート領域とドレイン領域との間に位置し且つバックゲ
ート領域に最も近接して位置する第１降伏電圧上昇領域
のうちの少なくとも一方の領域に、他方の領域に向かっ
て突出する少なくとも一つの部分を設け、この部分にお
ける両領域間の距離をこれらの領域の隣接部分における
距離より小さくするとともに、第１降伏電圧上昇領域
を、導体トラックがその上方を延在する降伏電圧上昇領
域に接続してないことを特徴とする。
めに、頭書に記載した種類の半導体装置において、次の
領域、即ちバックゲート領域を形成する領域及びバック
ゲート領域とドレイン領域との間に位置し且つバックゲ
ート領域に最も近接して位置する第１降伏電圧上昇領域
のうちの少なくとも一方の領域に、他方の領域に向かっ
て突出する少なくとも一つの部分を設け、この部分にお
ける両領域間の距離をこれらの領域の隣接部分における
距離より小さくするとともに、第１降伏電圧上昇領域
を、導体トラックがその上方を延在する降伏電圧上昇領
域に接続してないことを特徴とする。
【０００７】既知の半導体装置では、第１降伏電圧上昇
領域をバックゲート領域とドレイン領域との間に、バッ
クゲート領域からかなり大きな距離に位置させてチャネ
ル領域からの電荷キャリアを阻止しないようにしてい
る。本発明では、バックゲート領域と第１降伏電圧上昇
領域との間の距離を突出部において局部的に小さくす
る。この小距離のために、電荷を一層容易に供給又は除
去することができる。例えば、ドレイン電圧がｎチャネ
ルＬＤＭＯＳＴのスイッチオン後に減少すると、第１降
伏電圧上昇領域に突出部を経て正孔が供給されるため、
第１降伏電圧上昇領域の電位が急速に上昇しうる。バッ
クゲート領域と第１降伏電圧上昇領域との距離は突出部
の部分より突出部の以外の部分の方が大きいため、突出
部の周囲で電荷キャリアがチャネル領域からドレイン領
域へ流れることができる。他の降伏電圧上昇領域は互い
に近接して位置させることができるので、第１降伏電圧
上昇領域から他の降伏電圧上昇領域への電荷輸送はかな
り容易になり、これらの領域の電位は急速に自己設定し
うる。
領域をバックゲート領域とドレイン領域との間に、バッ
クゲート領域からかなり大きな距離に位置させてチャネ
ル領域からの電荷キャリアを阻止しないようにしてい
る。本発明では、バックゲート領域と第１降伏電圧上昇
領域との間の距離を突出部において局部的に小さくす
る。この小距離のために、電荷を一層容易に供給又は除
去することができる。例えば、ドレイン電圧がｎチャネ
ルＬＤＭＯＳＴのスイッチオン後に減少すると、第１降
伏電圧上昇領域に突出部を経て正孔が供給されるため、
第１降伏電圧上昇領域の電位が急速に上昇しうる。バッ
クゲート領域と第１降伏電圧上昇領域との距離は突出部
の部分より突出部の以外の部分の方が大きいため、突出
部の周囲で電荷キャリアがチャネル領域からドレイン領
域へ流れることができる。他の降伏電圧上昇領域は互い
に近接して位置させることができるので、第１降伏電圧
上昇領域から他の降伏電圧上昇領域への電荷輸送はかな
り容易になり、これらの領域の電位は急速に自己設定し
うる。
【０００８】まだ公開されていない欧州特許出願第９３
２０１３７８号に、次の領域、即ちバックゲート領域を
形成する領域及びバックゲート領域とドレイン領域との
間に位置しバックゲート領域に最も近い第１降伏電圧上
昇領域のうちの少なくとも一つの領域に、他方の領域の
方へ突出した少なくとも一つの突出部を設け、この部分
における両領域間の間隔をこれらの領域の隣接部分にお
ける間隔より小さくした半導体装置が記載されているこ
とに注意されたい。
２０１３７８号に、次の領域、即ちバックゲート領域を
形成する領域及びバックゲート領域とドレイン領域との
間に位置しバックゲート領域に最も近い第１降伏電圧上
昇領域のうちの少なくとも一つの領域に、他方の領域の
方へ突出した少なくとも一つの突出部を設け、この部分
における両領域間の間隔をこれらの領域の隣接部分にお
ける間隔より小さくした半導体装置が記載されているこ
とに注意されたい。
【０００９】この半導体装置はスイッチオン時のオン抵
抗を全く又は殆ど増大しないが、実際には、特別の状況
の下で使用すると、特にドレイン領域に半導体本体及び
バックゲート／ソース領域と比較して高い電圧が存在し
うる所謂ロウサイドアプリケーションに使用すると、こ
の突出部が半導体本体とバックゲート／ソース領域との
間にリーク電流を発生する問題を生ずることが確かめら
れた。この問題は半導体装置を、バックゲート／ソース
領域と半導体本体との間に所定の電圧降下を必要とする
アプリケーションに使用不適切にする。
抗を全く又は殆ど増大しないが、実際には、特別の状況
の下で使用すると、特にドレイン領域に半導体本体及び
バックゲート／ソース領域と比較して高い電圧が存在し
うる所謂ロウサイドアプリケーションに使用すると、こ
の突出部が半導体本体とバックゲート／ソース領域との
間にリーク電流を発生する問題を生ずることが確かめら
れた。この問題は半導体装置を、バックゲート／ソース
領域と半導体本体との間に所定の電圧降下を必要とする
アプリケーションに使用不適切にする。
【００１０】本発明の他の目的は、スイッチオン時にオ
ン抵抗を全く又は殆ど増大しないとともにバックゲート
／ソース領域と半導体本体との間にリーク電流を生じな
いロウサイドＬＤＭＯＳＴを提供することにある。
ン抵抗を全く又は殆ど増大しないとともにバックゲート
／ソース領域と半導体本体との間にリーク電流を生じな
いロウサイドＬＤＭＯＳＴを提供することにある。
【００１１】本発明においては、バックゲート領域とド
レイン領域との間に位置し且つバックゲート領域に最も
近接して位置する第１降伏電圧上昇領域を、導体トラッ
クがその上方を延在する降伏電圧上昇領域には接続させ
ない。このようにすると、バックゲート／ソース領域と
半導体本体との間のリーク電流が強く減少され、除去さ
れることが確かめられた。これは次の効果によるものと
推測される。ドレイン領域に接続された導体トラックの
高電圧はこの導体トラックの下方の絶縁層及び表面領域
に比較的強い電界を生ずる。この電界は表面層に一種の
降伏を局部的に生じさせ、これにより電荷が絶縁層内に
入り込み、電圧により生じた電界を相殺する。この電荷
は導体トラックに電圧が存在しなくなっても存在し続け
る。このときこの電荷が導体トラックの下方の表面領域
の表面に反転チャネルを誘起する。導体トラックは分離
領域及び降伏電圧上昇領域の上方を延在するため、前記
反転チャネルが分離領域を導体トラックの下方にある降
伏電圧上昇領域と短絡させる。実際には、降伏電圧上昇
領域はドレイン領域を取り囲むリング領域である。この
場合にはバックゲート領域とドレイン領域との間の降伏
電圧上昇領域は導体トラックの下方で連続する。降伏電
圧上昇領域間及び内にリーク電流が流れうるため及びバ
ックゲート領域に隣接する降伏電圧上昇領域とバックゲ
ート領域との間において突出部を経て電荷転送が可能で
あるため、バックゲート領域も反転チャネルに電気的に
接続される。ソース領域はバックゲート領域に短絡され
ているため、ソース領域は降伏電圧上昇領域及び反転チ
ャネルを経て分離領域及び従って半導体本体に接続され
る。この場合にはリーク電流がソース領域及び半導体本
体間を流れうる。バックゲート領域とドレイン領域との
間に位置する第１降伏電圧上昇領域を、導体トラックが
その上方を延在する降伏電圧上昇領域に接続しない場合
には、リーク電流がこの領域を経てソース領域及び半導
体本体間を流れることはできない。従って、リーク電流
が強く減少され、発生しなくなる。
レイン領域との間に位置し且つバックゲート領域に最も
近接して位置する第１降伏電圧上昇領域を、導体トラッ
クがその上方を延在する降伏電圧上昇領域には接続させ
ない。このようにすると、バックゲート／ソース領域と
半導体本体との間のリーク電流が強く減少され、除去さ
れることが確かめられた。これは次の効果によるものと
推測される。ドレイン領域に接続された導体トラックの
高電圧はこの導体トラックの下方の絶縁層及び表面領域
に比較的強い電界を生ずる。この電界は表面層に一種の
降伏を局部的に生じさせ、これにより電荷が絶縁層内に
入り込み、電圧により生じた電界を相殺する。この電荷
は導体トラックに電圧が存在しなくなっても存在し続け
る。このときこの電荷が導体トラックの下方の表面領域
の表面に反転チャネルを誘起する。導体トラックは分離
領域及び降伏電圧上昇領域の上方を延在するため、前記
反転チャネルが分離領域を導体トラックの下方にある降
伏電圧上昇領域と短絡させる。実際には、降伏電圧上昇
領域はドレイン領域を取り囲むリング領域である。この
場合にはバックゲート領域とドレイン領域との間の降伏
電圧上昇領域は導体トラックの下方で連続する。降伏電
圧上昇領域間及び内にリーク電流が流れうるため及びバ
ックゲート領域に隣接する降伏電圧上昇領域とバックゲ
ート領域との間において突出部を経て電荷転送が可能で
あるため、バックゲート領域も反転チャネルに電気的に
接続される。ソース領域はバックゲート領域に短絡され
ているため、ソース領域は降伏電圧上昇領域及び反転チ
ャネルを経て分離領域及び従って半導体本体に接続され
る。この場合にはリーク電流がソース領域及び半導体本
体間を流れうる。バックゲート領域とドレイン領域との
間に位置する第１降伏電圧上昇領域を、導体トラックが
その上方を延在する降伏電圧上昇領域に接続しない場合
には、リーク電流がこの領域を経てソース領域及び半導
体本体間を流れることはできない。従って、リーク電流
が強く減少され、発生しなくなる。
【００１２】ドレイン領域への導体トラックの電圧が相
当高くなるアプリケーションに好適な本発明半導体装置
の第２の実施例では、バックゲート領域とドレイン領域
との間の全ての降伏電圧上昇領域を、導体トラックがそ
の上方を延在する降伏電圧上昇領域に接続させないこと
を特徴とする。導体トラック上の電圧が一層高くなる
と、降伏電圧上昇領域上の絶縁層内に一層広い面積に亘
って、即ち分離領域から遠く離れた所まで電荷が誘起さ
れる。この場合には、導体トラックの下方の幾つかの又
は全ての降伏電圧上昇領域が反転チャネルにより短絡さ
れる。この場合には、第１降伏電圧上昇領域を導体トラ
ックがその上方を延在する降伏電圧上昇領域に接続して
ない場合でも、第１降伏電圧上昇領域と他の降伏電圧上
昇領域との間の電荷転送のためにリーク電流が流れう
る。しかし、バックゲート領域とドレイン領域との間の
全ての降伏電圧上昇領域を導体トラックの下方の降伏電
圧上昇領域に接続させない場合には、導体トラックの下
方の降伏電圧上昇領域の部分と降伏電圧上昇領域の他の
部分との接続が断たれるため、ソース領域及び半導体本
体間にリーク電流が発生しえない。
当高くなるアプリケーションに好適な本発明半導体装置
の第２の実施例では、バックゲート領域とドレイン領域
との間の全ての降伏電圧上昇領域を、導体トラックがそ
の上方を延在する降伏電圧上昇領域に接続させないこと
を特徴とする。導体トラック上の電圧が一層高くなる
と、降伏電圧上昇領域上の絶縁層内に一層広い面積に亘
って、即ち分離領域から遠く離れた所まで電荷が誘起さ
れる。この場合には、導体トラックの下方の幾つかの又
は全ての降伏電圧上昇領域が反転チャネルにより短絡さ
れる。この場合には、第１降伏電圧上昇領域を導体トラ
ックがその上方を延在する降伏電圧上昇領域に接続して
ない場合でも、第１降伏電圧上昇領域と他の降伏電圧上
昇領域との間の電荷転送のためにリーク電流が流れう
る。しかし、バックゲート領域とドレイン領域との間の
全ての降伏電圧上昇領域を導体トラックの下方の降伏電
圧上昇領域に接続させない場合には、導体トラックの下
方の降伏電圧上昇領域の部分と降伏電圧上昇領域の他の
部分との接続が断たれるため、ソース領域及び半導体本
体間にリーク電流が発生しえない。
【００１３】本発明の他の実施例では、バックゲート領
域とドレイン領域との間に位置する降伏電圧上昇領域
と、導体トラックがその上方を延在する降伏電圧上昇領
域との間の横方向距離を５μm 以上、好ましくは１０μ
m にする。実際上、このような距離にするとリーク電流
が発生しないか強く減少することが確かめられた。
域とドレイン領域との間に位置する降伏電圧上昇領域
と、導体トラックがその上方を延在する降伏電圧上昇領
域との間の横方向距離を５μm 以上、好ましくは１０μ
m にする。実際上、このような距離にするとリーク電流
が発生しないか強く減少することが確かめられた。
【００１４】バックゲート領域とドレイン領域との間に
位置する降伏電圧上昇領域と、導体トラックがその上方
を延在する降伏電圧上昇領域との間に誘電体絶縁層及び
導電性フィールドプレートを設け、このフィールドプレ
ートをソース領域に又はチャネル領域の上方に存在する
ゲート電極に電気的に接続するのが好ましい。実際上、
このようにするとリーク電流が更に減少することが確か
められた。
位置する降伏電圧上昇領域と、導体トラックがその上方
を延在する降伏電圧上昇領域との間に誘電体絶縁層及び
導電性フィールドプレートを設け、このフィールドプレ
ートをソース領域に又はチャネル領域の上方に存在する
ゲート電極に電気的に接続するのが好ましい。実際上、
このようにするとリーク電流が更に減少することが確か
められた。
【００１５】実際には絶縁層内に誘起される電荷は導体
トラックの真下にのみ存在するだけでなく、横方向にも
広がることが確かめられた。従って、バックゲート領域
とドレイン領域との間に位置する降伏電圧上昇領域から
導体トラックの隣接縁までの横方向距離を５μm 以上に
するのが好ましい。このような距離にすると、バックゲ
ート領域とドレイン領域との間に位置する降伏電圧上昇
領域と反転チャネルとの間の接続が存在しないため、リ
ーク電流が全く生じないか強く減少する。
トラックの真下にのみ存在するだけでなく、横方向にも
広がることが確かめられた。従って、バックゲート領域
とドレイン領域との間に位置する降伏電圧上昇領域から
導体トラックの隣接縁までの横方向距離を５μm 以上に
するのが好ましい。このような距離にすると、バックゲ
ート領域とドレイン領域との間に位置する降伏電圧上昇
領域と反転チャネルとの間の接続が存在しないため、リ
ーク電流が全く生じないか強く減少する。
【００１６】絶縁層はシリコン酸化層とするのが好まし
い。リーク電流の問題は特に絶縁層としてシリコン酸化
層を使用する場合に発生することが確かめられた。本発
明手段によれば、それにもかかわらずシリコン酸化層の
ような試行試験済の材料を半導体本体装置にリーク電流
を発生することなく使用することが可能になる。
い。リーク電流の問題は特に絶縁層としてシリコン酸化
層を使用する場合に発生することが確かめられた。本発
明手段によれば、それにもかかわらずシリコン酸化層の
ような試行試験済の材料を半導体本体装置にリーク電流
を発生することなく使用することが可能になる。
【００１７】
【実施例】本発明を図面を参照して実施例につき詳細に
説明する。各図は概略図であって、一定の寸法比で描い
てない。対応する部分には同一の符号を付してある。図
１の平面図では、図面を明瞭にするためにドレイン領域
及びフィールドプレートの配線パターンのみを示してあ
る。図１は本発明半導体装置の平面図であり、図２及び
図３は図１のそれぞれＩＩ−ＩＩ線及びＩＩＩ−ＩＩＩ
線上の断面図である。ロウサイドラテラルＤＭＯＳＴ
（ＬＤＭＯＳＴ）を具えるＲＥＳＵＲＦ型の半導体装置
は、主として第１導電型の半導体本体１と、表面２に隣
接する第１導電型と反対の第２導電型の表面領域３とを
具える。表面領域３は表面２と反対側で半導体本体１と
第１ｐｎ接合４を形成する。ＬＤＭＯＳＴは表面領域３
内に設けられた第１導電型の表面領域の形態のバックゲ
ート領域５及びこのバックゲート領域５内の第２導電型
の表面領域の形態のソース領域６を具える。ＬＤＭＯＳ
Ｔは、更に、ソース領域６とバックゲート領域５の縁と
の間に限定されたチャネル領域７及びバックゲート領域
５から離れて位置する第２導電型の表面領域の形態のド
レイン領域８を具える。表面２に隣接するとともに半導
体本体１まで延在する第１導電型の分離領域１５を表面
領域３内に、ＬＤＭＯＳＴの周囲に設ける。分離領域１
５は高ドープ領域１５Ａと、この領域及び表面２に隣接
する同一導電型の低ドープ延長領域１５Ｂとを具える。
延長領域１５Ｂは領域１５Ａ近傍の電界を低減する。一
個又は数個の第１導電型の降伏電圧上昇領域９、９９を
ドレイン領域８とバックゲート領域５との間及びドレイ
ン領域８と分離領域１５との間に設ける。これらの降伏
電圧上昇領域９、９９は表面２に隣接する表面領域であ
る。ＬＤＭＯＳＴは、動作中ドレイン領域８が半導体本
体１及びバックゲート／ソース領域５、６に対し比較的
高い電圧なりうるがバックゲート／ソース領域５、６は
半導体本体に対し比較的低い電圧にある所謂ロウサイド
アプリケーション向きである。実際には、図１に示すよ
うに、バックゲート領域５と分離領域１５との間には降
伏電圧上昇領域９、９９を設けない。
説明する。各図は概略図であって、一定の寸法比で描い
てない。対応する部分には同一の符号を付してある。図
１の平面図では、図面を明瞭にするためにドレイン領域
及びフィールドプレートの配線パターンのみを示してあ
る。図１は本発明半導体装置の平面図であり、図２及び
図３は図１のそれぞれＩＩ−ＩＩ線及びＩＩＩ−ＩＩＩ
線上の断面図である。ロウサイドラテラルＤＭＯＳＴ
（ＬＤＭＯＳＴ）を具えるＲＥＳＵＲＦ型の半導体装置
は、主として第１導電型の半導体本体１と、表面２に隣
接する第１導電型と反対の第２導電型の表面領域３とを
具える。表面領域３は表面２と反対側で半導体本体１と
第１ｐｎ接合４を形成する。ＬＤＭＯＳＴは表面領域３
内に設けられた第１導電型の表面領域の形態のバックゲ
ート領域５及びこのバックゲート領域５内の第２導電型
の表面領域の形態のソース領域６を具える。ＬＤＭＯＳ
Ｔは、更に、ソース領域６とバックゲート領域５の縁と
の間に限定されたチャネル領域７及びバックゲート領域
５から離れて位置する第２導電型の表面領域の形態のド
レイン領域８を具える。表面２に隣接するとともに半導
体本体１まで延在する第１導電型の分離領域１５を表面
領域３内に、ＬＤＭＯＳＴの周囲に設ける。分離領域１
５は高ドープ領域１５Ａと、この領域及び表面２に隣接
する同一導電型の低ドープ延長領域１５Ｂとを具える。
延長領域１５Ｂは領域１５Ａ近傍の電界を低減する。一
個又は数個の第１導電型の降伏電圧上昇領域９、９９を
ドレイン領域８とバックゲート領域５との間及びドレイ
ン領域８と分離領域１５との間に設ける。これらの降伏
電圧上昇領域９、９９は表面２に隣接する表面領域であ
る。ＬＤＭＯＳＴは、動作中ドレイン領域８が半導体本
体１及びバックゲート／ソース領域５、６に対し比較的
高い電圧なりうるがバックゲート／ソース領域５、６は
半導体本体に対し比較的低い電圧にある所謂ロウサイド
アプリケーション向きである。実際には、図１に示すよ
うに、バックゲート領域５と分離領域１５との間には降
伏電圧上昇領域９、９９を設けない。
【００１８】一般に、表面領域３の単位表面積当たりの
第２導電型の総正味ドーピング濃度を、少なくともドレ
イン領域８とバックゲート領域５との間において、十分
低くし、第１ｐｎ接合４間に電圧が印加されたとき降伏
が生ずる前に表面領域３が少なくとも局部的にその厚さ
全体に亘って空乏化されるようにする。本例のように、
表面領域３が降伏電圧上昇領域９、９９からも、及びバ
ックゲート領域５及び表面領域３との間のｐｎ接合から
も空乏化される場合には、表面領域３の正味ドーピング
濃度を、空乏化が第１ｐｎ接合４のみから生ずる場合よ
り高く選択することができる。表面２に絶縁層１７を設
け、その上に、ドレイン領域８に接続され且つ降伏電圧
上昇領域９９及び分離領域１５の上方を延在する導体ト
ラック２５を設ける。この導体トラック２５はドレイン
領域８を例えば半導体装置の他の部分又は接続パッドに
接続する。チャネル領域７の上方に誘電体層３０（ゲー
ト酸化膜）を設ける。ゲート電極を構成する電気導体１
８（本例では高ドープ多結晶シリコン導体）をゲート酸
化膜上に設ける。酸化層１７に、ソース領域６及びバッ
クゲート領域５の上方に接点窓を設ける。電気導体１９
（本例ではアルミニウム導体）をこの接点窓内に設け
る。バックゲート領域５及びソース領域６は、ソース領
域６がバックゲート領域５により完全に囲まれるように
形成するとともに（図１及び図２参照）、バックゲート
領域５の部分２０が局部的にソース領域６内にて表面２
に隣接するように形成する（図１及び図２参照）。接点
窓は部分的にソース領域６及びバックゲート領域５の部
分２０の上方に位置させる（図２参照）。従って、電気
導体１９はバックゲート領域５及びソース領域６を短絡
する。このようなバックゲート領域５及びソース領域６
の幾何形状は極めてコンパクトであるとともに、短絡が
極めて効果的になる。図１に示すＬＤＭＯＳＴは降伏電
圧上昇領域９により囲まれたドレイン領域８を有し、チ
ャネル領域７Ａ，７Ｂが設けられたバックゲート領域５
がドレイン領域８の両側に対称に存在する。ＬＤＭＯＳ
Ｔにおいては、ゲート酸化膜３０の下方の表面２に生ず
る導通チャネル７からの電荷キャリアがバックゲート領
域とドレイン領域との間の、表面２及びバックゲート領
域５に隣接する部分２６を経てドレイン領域８に通過し
うる必要があるため、この部分２６には降伏電圧上昇領
域９を設けてはならない。
第２導電型の総正味ドーピング濃度を、少なくともドレ
イン領域８とバックゲート領域５との間において、十分
低くし、第１ｐｎ接合４間に電圧が印加されたとき降伏
が生ずる前に表面領域３が少なくとも局部的にその厚さ
全体に亘って空乏化されるようにする。本例のように、
表面領域３が降伏電圧上昇領域９、９９からも、及びバ
ックゲート領域５及び表面領域３との間のｐｎ接合から
も空乏化される場合には、表面領域３の正味ドーピング
濃度を、空乏化が第１ｐｎ接合４のみから生ずる場合よ
り高く選択することができる。表面２に絶縁層１７を設
け、その上に、ドレイン領域８に接続され且つ降伏電圧
上昇領域９９及び分離領域１５の上方を延在する導体ト
ラック２５を設ける。この導体トラック２５はドレイン
領域８を例えば半導体装置の他の部分又は接続パッドに
接続する。チャネル領域７の上方に誘電体層３０（ゲー
ト酸化膜）を設ける。ゲート電極を構成する電気導体１
８（本例では高ドープ多結晶シリコン導体）をゲート酸
化膜上に設ける。酸化層１７に、ソース領域６及びバッ
クゲート領域５の上方に接点窓を設ける。電気導体１９
（本例ではアルミニウム導体）をこの接点窓内に設け
る。バックゲート領域５及びソース領域６は、ソース領
域６がバックゲート領域５により完全に囲まれるように
形成するとともに（図１及び図２参照）、バックゲート
領域５の部分２０が局部的にソース領域６内にて表面２
に隣接するように形成する（図１及び図２参照）。接点
窓は部分的にソース領域６及びバックゲート領域５の部
分２０の上方に位置させる（図２参照）。従って、電気
導体１９はバックゲート領域５及びソース領域６を短絡
する。このようなバックゲート領域５及びソース領域６
の幾何形状は極めてコンパクトであるとともに、短絡が
極めて効果的になる。図１に示すＬＤＭＯＳＴは降伏電
圧上昇領域９により囲まれたドレイン領域８を有し、チ
ャネル領域７Ａ，７Ｂが設けられたバックゲート領域５
がドレイン領域８の両側に対称に存在する。ＬＤＭＯＳ
Ｔにおいては、ゲート酸化膜３０の下方の表面２に生ず
る導通チャネル７からの電荷キャリアがバックゲート領
域とドレイン領域との間の、表面２及びバックゲート領
域５に隣接する部分２６を経てドレイン領域８に通過し
うる必要があるため、この部分２６には降伏電圧上昇領
域９を設けてはならない。
【００１９】本発明半導体装置の一例としてｎチャネル
ＬＤＭＯＳＴにつき説明する。本例では半導体本体１と
して１．５×１０14原子／ｃｍ3 のドーピング濃度（約
９０Ω・ｃｍの固有抵抗）を有するｐ型シリコン基板を
用いる。表面領域３は半導体本体１上にエピタキシャル
堆積された、７×１０14原子／ｃｍ3 のドーピング濃度
及び２５μm の厚さ（約６Ω・ｃｍの固有抵抗）を有す
るｎ型層を具える。バックゲート領域５は１×１０14原
子／ｃｍ2 のｐ型ドーピング濃度を有し、ソース領域６
及びドレイン領域８は９×１０15原子／ｃｍ2 のｎ型ド
ーピング濃度を有する。降伏電圧上昇領域は２×１０12
原子／ｃｍ2 のｐ型ドーピング濃度を有する。分離領域
１５の高ドープ領域１５Ａは１×１０16原子／ｃｍ2 の
ｐ型ドーピング濃度を有し、延長領域１５Ｂは２×１０
12原子／ｃｍ2 のｐ型ドーピング濃度を有する。チャネ
ル領域７の幅Ｗは約１ｍｍである。図１のＬＤＭＯＳＴ
は対称構造のため、この幅Ｗは約０．５ｍｍの２つの部
分からなる。バックゲート領域５は０．５ｍｍ×２０μ
m の寸法を有し、ドレイン領域８は０．５ｍｍ×１６μ
m の寸法を有する（図１）。バックゲート領域５とドレ
イン領域８との間隔は約７０μm である。第１降伏電圧
上昇領域９Ａはバックゲート領域５から１０μm 以上離
れた位置に位置し、本例では１４μm の位置に位置す
る。このような距離にすると、導通チャネル７からの電
子電流Ｉを降伏電圧上昇領域９に殆ど妨げられることな
くドリフト領域２７を経てドレイン領域８へ伝送するこ
とができる。降伏電圧上昇リングの間隔は約３μm であ
る。導体トラック２５はアルミニウムからなる。
ＬＤＭＯＳＴにつき説明する。本例では半導体本体１と
して１．５×１０14原子／ｃｍ3 のドーピング濃度（約
９０Ω・ｃｍの固有抵抗）を有するｐ型シリコン基板を
用いる。表面領域３は半導体本体１上にエピタキシャル
堆積された、７×１０14原子／ｃｍ3 のドーピング濃度
及び２５μm の厚さ（約６Ω・ｃｍの固有抵抗）を有す
るｎ型層を具える。バックゲート領域５は１×１０14原
子／ｃｍ2 のｐ型ドーピング濃度を有し、ソース領域６
及びドレイン領域８は９×１０15原子／ｃｍ2 のｎ型ド
ーピング濃度を有する。降伏電圧上昇領域は２×１０12
原子／ｃｍ2 のｐ型ドーピング濃度を有する。分離領域
１５の高ドープ領域１５Ａは１×１０16原子／ｃｍ2 の
ｐ型ドーピング濃度を有し、延長領域１５Ｂは２×１０
12原子／ｃｍ2 のｐ型ドーピング濃度を有する。チャネ
ル領域７の幅Ｗは約１ｍｍである。図１のＬＤＭＯＳＴ
は対称構造のため、この幅Ｗは約０．５ｍｍの２つの部
分からなる。バックゲート領域５は０．５ｍｍ×２０μ
m の寸法を有し、ドレイン領域８は０．５ｍｍ×１６μ
m の寸法を有する（図１）。バックゲート領域５とドレ
イン領域８との間隔は約７０μm である。第１降伏電圧
上昇領域９Ａはバックゲート領域５から１０μm 以上離
れた位置に位置し、本例では１４μm の位置に位置す
る。このような距離にすると、導通チャネル７からの電
子電流Ｉを降伏電圧上昇領域９に殆ど妨げられることな
くドリフト領域２７を経てドレイン領域８へ伝送するこ
とができる。降伏電圧上昇リングの間隔は約３μm であ
る。導体トラック２５はアルミニウムからなる。
【００２０】このような本発明装置は、例えばビデオ出
力増幅器内の高電圧装置として極めて好適である。高電
圧半導体装置には低い静消費電力とともに高速応答時間
がしばしば望まれる。このことは、ＬＤＭＯＳＴを高速
スイッチングしうるようにする必要があるとともにドリ
フト領域の抵抗値を高くしすぎないようにする、即ち表
面領域３のドーピングレベルを低くしすぎないようにす
る必要がある。
力増幅器内の高電圧装置として極めて好適である。高電
圧半導体装置には低い静消費電力とともに高速応答時間
がしばしば望まれる。このことは、ＬＤＭＯＳＴを高速
スイッチングしうるようにする必要があるとともにドリ
フト領域の抵抗値を高くしすぎないようにする、即ち表
面領域３のドーピングレベルを低くしすぎないようにす
る必要がある。
【００２１】既知の半導体装置においては、バックゲー
ト５とドレイン８との間のＬＤＭＯＳＴの能動部分に位
置する降伏電圧上昇領域９の結果としてＬＤＭＯＳＴの
スイッチング中に問題が生ずる。ｎチャネルＬＤＭＯＳ
Ｔにおいてドレイン領域８及びソース領域６間のドレイ
ン−ソース電圧ＶdsがＬＤＭＯＳＴのスイッチオフ後に
増大すると、正孔がパンチスルーによりバックゲート領
域５及び表面領域３間のｐｎ接合へ放出されるまで降伏
電圧上昇領域９の電圧がドレイン領域８の電圧に追従
し、降伏電圧上昇領域９が負に充電され、降伏電圧上昇
領域９が少なくとも部分的に空乏化される。ＬＤＭＯＳ
Ｔのスイッチオン後に、ドレイン−ソース電圧Ｖdsは低
い値になる。このとき、充電された降伏電圧上昇領域９
は負電圧にある。降伏電圧上昇領域９は阻止されたｐｎ
接合を経て放電しえず、従ってしばらくのあいだ負に充
電されたままになり、これに伴いＬＤＭＯＳＴのオン抵
抗（ドレイン８及びソース６間の抵抗）が高くなる。こ
れは、バックゲート５及びドレイン８間の表面領域３の
部分、所謂ドリフト領域２７が空乏化されたままである
ためである。この高オン抵抗は、正孔がバックゲート領
域５及び表面領域３間のｐｎ接合からパンチスルーによ
り供給されるまで持続する。
ト５とドレイン８との間のＬＤＭＯＳＴの能動部分に位
置する降伏電圧上昇領域９の結果としてＬＤＭＯＳＴの
スイッチング中に問題が生ずる。ｎチャネルＬＤＭＯＳ
Ｔにおいてドレイン領域８及びソース領域６間のドレイ
ン−ソース電圧ＶdsがＬＤＭＯＳＴのスイッチオフ後に
増大すると、正孔がパンチスルーによりバックゲート領
域５及び表面領域３間のｐｎ接合へ放出されるまで降伏
電圧上昇領域９の電圧がドレイン領域８の電圧に追従
し、降伏電圧上昇領域９が負に充電され、降伏電圧上昇
領域９が少なくとも部分的に空乏化される。ＬＤＭＯＳ
Ｔのスイッチオン後に、ドレイン−ソース電圧Ｖdsは低
い値になる。このとき、充電された降伏電圧上昇領域９
は負電圧にある。降伏電圧上昇領域９は阻止されたｐｎ
接合を経て放電しえず、従ってしばらくのあいだ負に充
電されたままになり、これに伴いＬＤＭＯＳＴのオン抵
抗（ドレイン８及びソース６間の抵抗）が高くなる。こ
れは、バックゲート５及びドレイン８間の表面領域３の
部分、所謂ドリフト領域２７が空乏化されたままである
ためである。この高オン抵抗は、正孔がバックゲート領
域５及び表面領域３間のｐｎ接合からパンチスルーによ
り供給されるまで持続する。
【００２２】本発明では、次の２つの領域、即ちバック
ゲート５を構成する領域及びバックゲート５とドレイン
領域８との間に位置しバックゲート５に最も近い第１降
伏電圧上昇領域９Ａのうちの少なくとも一方の領域に、
他方の領域に向かって突出する少なくとも一つの部分３
５を設け、この部分における両領域間の間隔をこれらの
領域の隣接部分における間隔より小さくするとともに、
第１降伏電圧上昇領域９Ａを、導体トラック２５がその
上方を延在する降伏電圧上昇領域９９に接続させない。
ゲート５を構成する領域及びバックゲート５とドレイン
領域８との間に位置しバックゲート５に最も近い第１降
伏電圧上昇領域９Ａのうちの少なくとも一方の領域に、
他方の領域に向かって突出する少なくとも一つの部分３
５を設け、この部分における両領域間の間隔をこれらの
領域の隣接部分における間隔より小さくするとともに、
第１降伏電圧上昇領域９Ａを、導体トラック２５がその
上方を延在する降伏電圧上昇領域９９に接続させない。
【００２３】ＭＯＳＴ内の電荷キャリアはソース６か
ら、表面２のすぐ下を延在するチャネル領域７を経てド
レイン８へ移動しうる必要がある。チャネル領域７から
ドレイン８へ移動するためには、電荷キャリアは降伏電
圧上昇領域９の下を通りドリフト領域２７を経て移動す
る必要がある（図２の電流Ｉ）。このため、第１降伏電
圧上昇領域９Ａは実際には電荷キャリアの流れを妨げな
いようにバックゲート領域５からかなり大きな距離に位
置させる。本発明では、バックゲート領域５と第１降伏
電圧上昇領域９Ａとの間隔を突出部３５において局部的
に小さくする。この小間隔のために、電荷を一層容易に
供給又は除去することができる。例えば、ドレイン−ソ
ース電圧ＶdsがｎチャネルＬＤＭＯＳＴのスイッチオン
後に減少すると、第１降伏電圧上昇領域９Ａに突出部３
５を経て正孔が与えられるため、第１領域９Ａの電位が
急速に上昇する。バックゲート領域５と第１降伏電圧上
昇領域９Ａとの間隔は突出部３５の部分よりその外部で
大きいため、電荷キャリアは突出部の外部でチャネル領
域７からドレイン領域８へ流れることができる（図２、
電流Ｉ参照）。他の降伏電圧上昇領域９Ｂ，９Ｃは互い
に及び領域９Ａに近接させて第１領域９Ａから他の領域
９Ｂ，９Ｃへの比較的容易な電荷輸送を可能にし、これ
らの領域の電位が自己設定されるようにする。
ら、表面２のすぐ下を延在するチャネル領域７を経てド
レイン８へ移動しうる必要がある。チャネル領域７から
ドレイン８へ移動するためには、電荷キャリアは降伏電
圧上昇領域９の下を通りドリフト領域２７を経て移動す
る必要がある（図２の電流Ｉ）。このため、第１降伏電
圧上昇領域９Ａは実際には電荷キャリアの流れを妨げな
いようにバックゲート領域５からかなり大きな距離に位
置させる。本発明では、バックゲート領域５と第１降伏
電圧上昇領域９Ａとの間隔を突出部３５において局部的
に小さくする。この小間隔のために、電荷を一層容易に
供給又は除去することができる。例えば、ドレイン−ソ
ース電圧ＶdsがｎチャネルＬＤＭＯＳＴのスイッチオン
後に減少すると、第１降伏電圧上昇領域９Ａに突出部３
５を経て正孔が与えられるため、第１領域９Ａの電位が
急速に上昇する。バックゲート領域５と第１降伏電圧上
昇領域９Ａとの間隔は突出部３５の部分よりその外部で
大きいため、電荷キャリアは突出部の外部でチャネル領
域７からドレイン領域８へ流れることができる（図２、
電流Ｉ参照）。他の降伏電圧上昇領域９Ｂ，９Ｃは互い
に及び領域９Ａに近接させて第１領域９Ａから他の領域
９Ｂ，９Ｃへの比較的容易な電荷輸送を可能にし、これ
らの領域の電位が自己設定されるようにする。
【００２４】高電圧半導体装置は通常チャネル長Ｌより
大きい幅Ｗを有する細長いチャネル領域７を有する。こ
のような半導体装置においては、突出部３５はチャネル
領域７の幅狭端部４０の近くに位置させるのが好まし
い。この場合には、チャネル領域７の幅Ｗが実際上小さ
くならない。更に、突出部３５の幅をかなり大きく選択
することができる。図１の半導体装置においては、バッ
クゲート領域５の幅狭端部全体を用いて突出部３５を形
成し、バックゲート５と第１降伏電圧上昇領域９Ａとの
間で良好な電荷の交換が可能になるようにしている。バ
ックゲート５の幅狭端部と表面領域３との間のｐｎ接合
の曲率のために強い電界が局部的に発生しうる。チャネ
ル領域７の幅狭端部における突出部３５の追加の利点
は、局部的降伏のような悪影響も突出部３５により抑制
しうる点にある。この場合には突出部３５がバックゲー
ト領域５の幅狭領域においてチャネル７からの電荷キャ
リアの輸送を阻止する。本例では、突出部３５の区域に
おける降伏電圧上昇領域９Ａとバックゲート領域５との
間隔を３μm にする。
大きい幅Ｗを有する細長いチャネル領域７を有する。こ
のような半導体装置においては、突出部３５はチャネル
領域７の幅狭端部４０の近くに位置させるのが好まし
い。この場合には、チャネル領域７の幅Ｗが実際上小さ
くならない。更に、突出部３５の幅をかなり大きく選択
することができる。図１の半導体装置においては、バッ
クゲート領域５の幅狭端部全体を用いて突出部３５を形
成し、バックゲート５と第１降伏電圧上昇領域９Ａとの
間で良好な電荷の交換が可能になるようにしている。バ
ックゲート５の幅狭端部と表面領域３との間のｐｎ接合
の曲率のために強い電界が局部的に発生しうる。チャネ
ル領域７の幅狭端部における突出部３５の追加の利点
は、局部的降伏のような悪影響も突出部３５により抑制
しうる点にある。この場合には突出部３５がバックゲー
ト領域５の幅狭領域においてチャネル７からの電荷キャ
リアの輸送を阻止する。本例では、突出部３５の区域に
おける降伏電圧上昇領域９Ａとバックゲート領域５との
間隔を３μm にする。
【００２５】まだ公開されていない欧州特許出願第９３
２０１３７８号に、バックゲート領域５又はバックゲー
ト領域５に最も近接して位置する第１降伏電圧上昇領域
９Ａに突出部３５を設けてこの突出部の区域においてバ
ックゲート領域５と第１領域９Ａとの間隔を他の区域よ
り小さくした半導体装置が記載されていることに注意さ
れたい。この特許出願第９３２０１３７８号を突出部３
５の種々の実施例につき参照すると、第１領域９Ａとバ
ックゲート領域５とを固定接続している。この半導体装
置はスイッチオン時にオン抵抗の増大を全く又は殆ど示
さないが、特定の状況、特にドレイン領域８に半導体本
体１及びバックゲート／ソース領域５、６に比較して高
い電圧が存在しうる所謂ロウサイドアプリケーションに
おいてこの突出部は、半導体本体１とバックゲート／ソ
ース領域５、６との間にリーク電流を発生する問題を生
ずる。これは半導体装置を、バックゲート／ソース領域
５、６と半導体本体１との間に所定の電圧降下を必要と
するアプリケーションに使用不適切にする。
２０１３７８号に、バックゲート領域５又はバックゲー
ト領域５に最も近接して位置する第１降伏電圧上昇領域
９Ａに突出部３５を設けてこの突出部の区域においてバ
ックゲート領域５と第１領域９Ａとの間隔を他の区域よ
り小さくした半導体装置が記載されていることに注意さ
れたい。この特許出願第９３２０１３７８号を突出部３
５の種々の実施例につき参照すると、第１領域９Ａとバ
ックゲート領域５とを固定接続している。この半導体装
置はスイッチオン時にオン抵抗の増大を全く又は殆ど示
さないが、特定の状況、特にドレイン領域８に半導体本
体１及びバックゲート／ソース領域５、６に比較して高
い電圧が存在しうる所謂ロウサイドアプリケーションに
おいてこの突出部は、半導体本体１とバックゲート／ソ
ース領域５、６との間にリーク電流を発生する問題を生
ずる。これは半導体装置を、バックゲート／ソース領域
５、６と半導体本体１との間に所定の電圧降下を必要と
するアプリケーションに使用不適切にする。
【００２６】本発明では、更に、バックゲート領域５と
ドレイン領域８との間に位置するバックゲート領域５に
最も近い第１降伏電圧上昇領域９Ａを導体トラック２５
がその上方に延在する降伏電圧上昇領域９９に接続させ
ない。図１の実施例では、ドレイン領域をリング状に取
り囲む降伏電圧上昇領域を導体トラックの両側で遮断さ
せている。この場合にはリーク電流が強く減少するか、
全く発生しない。ｎチャネルＬＤＭＯＳＴを具える半導
体装置において高い正電圧がドレイン領域８に接続され
た導体トラック２５に供給されると、この電圧が導体ト
ラック２５の下方の絶縁層１７及び表面領域３にかなり
強い電界を発生する。この電界が表面層３に一種の降伏
を局部的に発生し、このため負電荷が絶縁層１７内に入
り込み、この電圧により発生される電界を相殺する。こ
の負電荷は、導体トラック２５に電圧が存在しなくなっ
ても存在しつづける。このときこの負電荷が導体トラッ
ク２５の下方の表面領域３の表面２に正孔の反転チャネ
ルを誘起する。導体トラック２５はｐ型である分離領域
１５及び降伏電圧上昇領域９９の上方を延在するため、
前記反転チャネルが分離領域１５を降伏電圧上昇領域９
９に短絡する。突出部３５を経てバックゲート領域５に
接続された降伏電圧上昇領域９Ａが導体トラック２５の
下方まで延在する場合には、バックゲート領域５及び従
ってソース領域６も発生した反転チャネルに電気的に接
続される。この場合バックゲート／ソース領域５、６が
反転チャネルを経て分離領域１５及び従って半導体本体
１に接続されるため、バックゲート／ソース領域５、６
と半導体本体１との間にリーク電流が流れうる。本発明
によれば、突出部３５を経てバックゲート領域５に接続
された降伏電圧上昇領域９Ａを導体トラック２５の下方
に位置する降伏電圧上昇領域９９に接続させない。この
場合には、反転チャネルから降伏電圧上昇領域９Ａへの
電荷輸送が起こりえない。その結果、リーク電流が強く
減少し、又は全く発生しなくなる。
ドレイン領域８との間に位置するバックゲート領域５に
最も近い第１降伏電圧上昇領域９Ａを導体トラック２５
がその上方に延在する降伏電圧上昇領域９９に接続させ
ない。図１の実施例では、ドレイン領域をリング状に取
り囲む降伏電圧上昇領域を導体トラックの両側で遮断さ
せている。この場合にはリーク電流が強く減少するか、
全く発生しない。ｎチャネルＬＤＭＯＳＴを具える半導
体装置において高い正電圧がドレイン領域８に接続され
た導体トラック２５に供給されると、この電圧が導体ト
ラック２５の下方の絶縁層１７及び表面領域３にかなり
強い電界を発生する。この電界が表面層３に一種の降伏
を局部的に発生し、このため負電荷が絶縁層１７内に入
り込み、この電圧により発生される電界を相殺する。こ
の負電荷は、導体トラック２５に電圧が存在しなくなっ
ても存在しつづける。このときこの負電荷が導体トラッ
ク２５の下方の表面領域３の表面２に正孔の反転チャネ
ルを誘起する。導体トラック２５はｐ型である分離領域
１５及び降伏電圧上昇領域９９の上方を延在するため、
前記反転チャネルが分離領域１５を降伏電圧上昇領域９
９に短絡する。突出部３５を経てバックゲート領域５に
接続された降伏電圧上昇領域９Ａが導体トラック２５の
下方まで延在する場合には、バックゲート領域５及び従
ってソース領域６も発生した反転チャネルに電気的に接
続される。この場合バックゲート／ソース領域５、６が
反転チャネルを経て分離領域１５及び従って半導体本体
１に接続されるため、バックゲート／ソース領域５、６
と半導体本体１との間にリーク電流が流れうる。本発明
によれば、突出部３５を経てバックゲート領域５に接続
された降伏電圧上昇領域９Ａを導体トラック２５の下方
に位置する降伏電圧上昇領域９９に接続させない。この
場合には、反転チャネルから降伏電圧上昇領域９Ａへの
電荷輸送が起こりえない。その結果、リーク電流が強く
減少し、又は全く発生しなくなる。
【００２７】ドレイン領域の接続導体の電圧が相当高く
なるアプリケーションに好適な本発明半導体装置の第２
の実施例を図１、２及び３に示す。この実施例では、バ
ックゲート領域５とドレイン領域８との間に位置する全
ての降伏電圧上昇領域９を、導体トラック２５がその上
方に延在する降伏電圧上昇領域９９に接続させない。導
体トラック２５に一層高い電圧が存在すると、電荷が絶
縁層１７内に一層広い面積に亘って、即ち分離領域から
遠く離れた降伏電圧上昇領域９９Ｂ，９９Ｃの上方の部
分にも誘起される。降伏電圧上昇領域９、９９は互いに
かなり近接して位置するため（実際には約３μm ）、隣
接する降伏電圧上昇領域９、９９間で電荷輸送が可能で
ある。このような場合に、導体トラック２５の下方に位
置する降伏電圧上昇領域９９に接続されてないのは第１
降伏電圧上昇領域９Ａのみであり、他の降伏電圧上昇領
域９Ｂ，９Ｃは導体トラック２５がその上方に延在する
降伏電圧上昇領域９９Ｂ，９９Ｃに接続されていない場
合には、他の降伏電圧上昇領域９Ｂ，９Ｃ，９９Ｂ，９
９Ｃを経てバックゲート／ソース領域５、６から半導体
本体１へリーク電流が流れうる。その理由は、降伏電圧
上昇領域９Ｂ及び９Ｃから９Ａへの電荷輸送により電荷
が突出部３５及びバックゲート領域５に到達しうるため
である。しかし、バックゲート／ソース領域５、６とド
レイン領域８との間の全ての降伏電圧上昇領域を、導体
トラック２５がその上方に延在する降伏電圧上昇領域９
９に接続させない場合には、ドレイン領域８に相当高い
電圧が存在しても、バックゲート／ソース領域５、６と
半導体本体１との間にリーク電流は発生しえない。
なるアプリケーションに好適な本発明半導体装置の第２
の実施例を図１、２及び３に示す。この実施例では、バ
ックゲート領域５とドレイン領域８との間に位置する全
ての降伏電圧上昇領域９を、導体トラック２５がその上
方に延在する降伏電圧上昇領域９９に接続させない。導
体トラック２５に一層高い電圧が存在すると、電荷が絶
縁層１７内に一層広い面積に亘って、即ち分離領域から
遠く離れた降伏電圧上昇領域９９Ｂ，９９Ｃの上方の部
分にも誘起される。降伏電圧上昇領域９、９９は互いに
かなり近接して位置するため（実際には約３μm ）、隣
接する降伏電圧上昇領域９、９９間で電荷輸送が可能で
ある。このような場合に、導体トラック２５の下方に位
置する降伏電圧上昇領域９９に接続されてないのは第１
降伏電圧上昇領域９Ａのみであり、他の降伏電圧上昇領
域９Ｂ，９Ｃは導体トラック２５がその上方に延在する
降伏電圧上昇領域９９Ｂ，９９Ｃに接続されていない場
合には、他の降伏電圧上昇領域９Ｂ，９Ｃ，９９Ｂ，９
９Ｃを経てバックゲート／ソース領域５、６から半導体
本体１へリーク電流が流れうる。その理由は、降伏電圧
上昇領域９Ｂ及び９Ｃから９Ａへの電荷輸送により電荷
が突出部３５及びバックゲート領域５に到達しうるため
である。しかし、バックゲート／ソース領域５、６とド
レイン領域８との間の全ての降伏電圧上昇領域を、導体
トラック２５がその上方に延在する降伏電圧上昇領域９
９に接続させない場合には、ドレイン領域８に相当高い
電圧が存在しても、バックゲート／ソース領域５、６と
半導体本体１との間にリーク電流は発生しえない。
【００２８】本発明半導体装置の他の利点は、大きな設
計の自由度が得られる点にある。導体トラック２５の下
方を延在する降伏電圧上昇領域９９の数及びサイズは、
バックゲート領域５とドレイン領域８との間に位置する
降伏電圧上昇領域９の数及びサイズと無関係に選択する
ことができる。図１、２及び３では、ドレイン領域８と
分離領域１５との間に追加の降伏電圧上昇領域９９Ｄが
設けられている。
計の自由度が得られる点にある。導体トラック２５の下
方を延在する降伏電圧上昇領域９９の数及びサイズは、
バックゲート領域５とドレイン領域８との間に位置する
降伏電圧上昇領域９の数及びサイズと無関係に選択する
ことができる。図１、２及び３では、ドレイン領域８と
分離領域１５との間に追加の降伏電圧上昇領域９９Ｄが
設けられている。
【００２９】他の実施例では、バックゲート領域５とド
レイン領域８との間に位置する降伏電圧上昇領域９と、
導体トラック２５がその上方に延在する降伏電圧上昇領
域９９との間の横方向距離６０を５μm 以上、好ましく
は１０μm にする。この場合には実際上リーク電流が発
生しないか強く減少することが確かめられた。
レイン領域８との間に位置する降伏電圧上昇領域９と、
導体トラック２５がその上方に延在する降伏電圧上昇領
域９９との間の横方向距離６０を５μm 以上、好ましく
は１０μm にする。この場合には実際上リーク電流が発
生しないか強く減少することが確かめられた。
【００３０】バックゲート領域５とドレイン領域８との
間に位置する降伏電圧上昇領域９と、導体トラック２５
がその上方に延在する降伏電圧上昇領域９９との間に誘
電体絶縁層及び導電性フィールドプレート７０を設け、
このフィールドプレートをソース領域６に又はチャネル
領域７の上方に位置するゲート電極１８に電気的に接続
するのが好ましい。この場合には実際上リーク電流が更
に減少することが確かめられた。降伏電圧上昇領域９が
分離領域１５の延長領域１５Ｂに極めて近接して位置す
る場合には、リーク電流を減少するために絶縁層及びフ
ィールドプレート７０を延長領域１５Ｂと降伏電圧上昇
領域９との間に設けることもできる。
間に位置する降伏電圧上昇領域９と、導体トラック２５
がその上方に延在する降伏電圧上昇領域９９との間に誘
電体絶縁層及び導電性フィールドプレート７０を設け、
このフィールドプレートをソース領域６に又はチャネル
領域７の上方に位置するゲート電極１８に電気的に接続
するのが好ましい。この場合には実際上リーク電流が更
に減少することが確かめられた。降伏電圧上昇領域９が
分離領域１５の延長領域１５Ｂに極めて近接して位置す
る場合には、リーク電流を減少するために絶縁層及びフ
ィールドプレート７０を延長領域１５Ｂと降伏電圧上昇
領域９との間に設けることもできる。
【００３１】実際には絶縁層１７内に誘起される電荷は
導体トラック２５の真下にのみ存在するだけでなく、横
方向にも広がることが確かめられた。従って、バックゲ
ート領域５とドレイン領域８との間に位置する降伏電圧
上昇領域９と導体トラック２５の隣接縁２６との間の横
方向距離５０を５μm 以上にするのが好ましい。このよ
うな距離５０にすると、バックゲート領域５とドレイン
領域８との間に位置する降伏電圧上昇領域９と反転チャ
ネルとの間の接続が生じないため、リーク電流が全く生
じないか強く減少する。
導体トラック２５の真下にのみ存在するだけでなく、横
方向にも広がることが確かめられた。従って、バックゲ
ート領域５とドレイン領域８との間に位置する降伏電圧
上昇領域９と導体トラック２５の隣接縁２６との間の横
方向距離５０を５μm 以上にするのが好ましい。このよ
うな距離５０にすると、バックゲート領域５とドレイン
領域８との間に位置する降伏電圧上昇領域９と反転チャ
ネルとの間の接続が生じないため、リーク電流が全く生
じないか強く減少する。
【００３２】絶縁層１７はシリコン酸化層とするのが好
ましい。リーク電流の問題は特に絶縁層１７としてシリ
コン酸化層を使用する場合に発生することが確かめられ
た。本発明手段によれば、それにもかかわらずシリコン
酸化層のような試行試験済の材料を半導体本体装置に、
リーク電流を発生することなく使用することが可能にな
る。
ましい。リーク電流の問題は特に絶縁層１７としてシリ
コン酸化層を使用する場合に発生することが確かめられ
た。本発明手段によれば、それにもかかわらずシリコン
酸化層のような試行試験済の材料を半導体本体装置に、
リーク電流を発生することなく使用することが可能にな
る。
【００３３】リーク電流の問題は、絶縁層１７の電界が
約２００Ｖ／μm の値を越えるときに発生する。この電
界は、例えば２．５μm の厚さの絶縁層に５００Ｖの電
圧が印加されると発生する。本発明の手段によれば、こ
のような薄い絶縁層を、リーク電流の問題を生ずること
なく使用することが可能になる。
約２００Ｖ／μm の値を越えるときに発生する。この電
界は、例えば２．５μm の厚さの絶縁層に５００Ｖの電
圧が印加されると発生する。本発明の手段によれば、こ
のような薄い絶縁層を、リーク電流の問題を生ずること
なく使用することが可能になる。
【００３４】本発明半導体装置は高電圧アプリケーショ
ンに実用される。ＬＤＭＯＳＴを具える半導体装置を高
電圧用に更に好適にするために図示してない追加の手段
を講ずることができる。例えば、バックゲート領域５と
ドレイン領域８との間の降伏電圧上昇領域９の上方の表
面２上に、導電性フィールドプレートにより少なくとも
部分的に覆われた誘電体層（種々の厚さにしうる）を設
けることができる。このようなフィールドプレートは通
常ゲート電極又はソース接続導体に電気的に接続する。
フィールドプレート及び誘電体層を用いて表面２から表
面領域３を空乏化し、表面領域の高いドーピングレベ
ル、例えば１×１０12原子／ｃｍ2 以上、にもかかわら
ず表面領域３の完全な空乏化をこの領域に降伏が生ずる
前に局部的に達成しうるようにする。ロウサイドアプリ
ケーションにおいては、バックゲート領域５の下方の表
面領域３と半導体本体１との界面に、半導体本体１のド
ーパント濃度より高いドーパント濃度を有する第１導電
型の埋め込み降伏電圧上昇領域、例えば５×１０13原子
／ｃｍ2 のドーピング濃度を有するｐ型埋め込み層を設
けることにより、本発明による表面２の降伏電圧上昇領
域９の有効性を更に増大させることができる。この場合
には、表面の降伏電圧上昇領域９と埋め込み降伏電圧上
昇領域との協同作用により表面領域３がバックゲート領
域５の下方から強く空乏化されるため、チャネル領域７
の近くのドリフト領域２７の電界が弱くなり、表面領域
３の降伏が一層起こりにくくなる。更に、ｎチャネルＬ
ＤＭＯＳＴのドレイン領域８の電圧変化時に正孔が基板
１に一層良好に放出される。
ンに実用される。ＬＤＭＯＳＴを具える半導体装置を高
電圧用に更に好適にするために図示してない追加の手段
を講ずることができる。例えば、バックゲート領域５と
ドレイン領域８との間の降伏電圧上昇領域９の上方の表
面２上に、導電性フィールドプレートにより少なくとも
部分的に覆われた誘電体層（種々の厚さにしうる）を設
けることができる。このようなフィールドプレートは通
常ゲート電極又はソース接続導体に電気的に接続する。
フィールドプレート及び誘電体層を用いて表面２から表
面領域３を空乏化し、表面領域の高いドーピングレベ
ル、例えば１×１０12原子／ｃｍ2 以上、にもかかわら
ず表面領域３の完全な空乏化をこの領域に降伏が生ずる
前に局部的に達成しうるようにする。ロウサイドアプリ
ケーションにおいては、バックゲート領域５の下方の表
面領域３と半導体本体１との界面に、半導体本体１のド
ーパント濃度より高いドーパント濃度を有する第１導電
型の埋め込み降伏電圧上昇領域、例えば５×１０13原子
／ｃｍ2 のドーピング濃度を有するｐ型埋め込み層を設
けることにより、本発明による表面２の降伏電圧上昇領
域９の有効性を更に増大させることができる。この場合
には、表面の降伏電圧上昇領域９と埋め込み降伏電圧上
昇領域との協同作用により表面領域３がバックゲート領
域５の下方から強く空乏化されるため、チャネル領域７
の近くのドリフト領域２７の電界が弱くなり、表面領域
３の降伏が一層起こりにくくなる。更に、ｎチャネルＬ
ＤＭＯＳＴのドレイン領域８の電圧変化時に正孔が基板
１に一層良好に放出される。
【００３５】本発明は上述した実施例にのみ限定されも
のではない。例えば、シリコン半導体本体の代わりに他
の半導体材料を使用することができる。表面領域３はエ
ピタキシャル成長のみならず、拡散又はインプランテー
ションにより設けることもできる。上述の実施例の各領
域の導電型は反対にすることもできる。上述の実施例で
は中央のドレイン領域８の両側にバックゲート領域５を
設けた対称構造を使用し、チャネル領域７を２つのチャ
ネル半部７Ａ及び７Ｂに分割しているが、本発明は他の
構造、例えば非対称構造のＬＤＭＯＳＴにも使用しうる
こと明らかである。
のではない。例えば、シリコン半導体本体の代わりに他
の半導体材料を使用することができる。表面領域３はエ
ピタキシャル成長のみならず、拡散又はインプランテー
ションにより設けることもできる。上述の実施例の各領
域の導電型は反対にすることもできる。上述の実施例で
は中央のドレイン領域８の両側にバックゲート領域５を
設けた対称構造を使用し、チャネル領域７を２つのチャ
ネル半部７Ａ及び７Ｂに分割しているが、本発明は他の
構造、例えば非対称構造のＬＤＭＯＳＴにも使用しうる
こと明らかである。
【図１】本発明半導体装置の平面図である。
【図２】図１に示す半導体装置のＩＩ−ＩＩ線上の断面
図である。
図である。
【図３】図１に示す半導体装置のＩＩＩ−ＩＩＩ線上の
断面図である。
断面図である。
１ 半導体本体 ２ 表面 ３ 表面領域 ４ 第１ｐｎ接合 ５ バックゲート領域 ６ ソース領域 ７ チャネル領域 ８ ドレイン領域 ９、９９ 降伏電圧上昇領域 １５ 分離領域 １７ 絶縁層 １８ ゲート電極 １９ ソース電極 ２５ 導体トラック ２７ ドリフト領域 ３０ ゲート酸化膜 ３５ 突出部
Claims (7)
- 【請求項１】 ロウサイドラテラルＤＭＯＳＴ（ＬＤＭ
ＯＳＴ）を具えたＲＥＳＵＲＦ型の半導体装置であっ
て、主として第１導電型の半導体本体と、表面に隣接す
る第導電型と反対の第２導電型の領域であって、表面と
反対側で半導体本体と第１ｐｎ接合を形成する表面領域
とを具え、前記ＬＤＭＯＳＴは表面領域内に設けられた
第１導電型の表面領域の形態のバックゲート領域、バッ
クゲート領域内の第２導電型の表面領域の形態のソース
領域、ソース領域とバックゲート領域のエッジとの間に
限定されたチャネル領域、及びバックゲート領域から離
れ定置する第２導電型の表面領域の形態のドレイン領域
を具え、第１導電型の分離領域を前記表面領域内に、Ｌ
ＤＭＯＳＴの周囲に、表面から半導体本体まで延在する
ように設け、表面に隣接する一個又は数個の第１導電型
の降伏電圧上昇領域をドレイン領域とバックゲート領域
との間及びドレイン領域と分離領域との間に設け、表面
に絶縁層を設け、その上に、ドレイン領域に接続され且
つ前記降伏電圧上昇領域及び分離領域の上方を延在する
導体トラックを設けてなる半導体装置において、 次の領域、即ちバックゲート領域を形成する領域及びバ
ックゲート領域とドレイン領域との間に位置し且つバッ
クゲート領域に最も近接して位置する第１降伏電圧上昇
領域のうちの少なくとも一方の領域に、他方の領域に向
かって突出する少なくとも一つの部分を設け、この部分
における両領域間の距離をこれらの領域の隣接部分にお
ける距離より小さくするとともに、この第１降伏電圧上
昇領域を、導体トラックがその上方を延在する降伏電圧
上昇領域に接続してないことを特徴とする半導体装置。 - 【請求項２】 バックゲート領域とドレイン領域との間
に位置する全ての降伏電圧上昇領域を、導体トラックが
その上方を延在する降伏電圧上昇領域に接続してないこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 バックゲート領域とドレイン領域との間
に位置する降伏電圧上昇領域と、導体トラックがその上
方を延在する降伏電圧上昇領域との間の横方向距離が５
μm 以上であることを特徴とする請求項１又は２記載の
半導体装置。 - 【請求項４】 バックゲート領域とドレイン領域との間
に位置する降伏電圧上昇領域と、導体トラックがその上
方を延在する降伏電圧上昇領域との間の横方向距離が約
１０μm であることを特徴とする請求項１又は２記載の
半導体装置。 - 【請求項５】 バックゲート領域とドレイン領域との間
に位置する降伏電圧上昇領域と、導体トラックがその上
方を延在する降伏電圧上昇領域との間の表面に誘電体絶
縁層及び導電性フィールドプレートが設けられ、このフ
ィールドプレートがソース領域に又はチャネル領域の上
方に存在するゲート電極に電気的に接続されていること
を特徴とする請求項１〜４のいずれかに記載の半導体装
置。 - 【請求項６】 バックゲート領域とドレイン領域との間
に位置する降伏電圧上昇領域から導体トラックの隣接縁
までの横方向距離が５μm 以上であることを特徴とする
請求項１〜５のいずれかに記載の半導体装置。 - 【請求項７】 絶縁層がシリコン酸化層であることを特
徴とする請求項１〜６記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE9301086A BE1007657A3 (nl) | 1993-10-14 | 1993-10-14 | Halfgeleiderinrichting met een snelle laterale dmost voorzien van een hoogspanningsaanvoerelektrode. |
| BE09301086 | 1993-10-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176744A true JPH07176744A (ja) | 1995-07-14 |
| JP4014659B2 JP4014659B2 (ja) | 2007-11-28 |
Family
ID=3887426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24776794A Expired - Lifetime JP4014659B2 (ja) | 1993-10-14 | 1994-10-13 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5610432A (ja) |
| EP (1) | EP0649177B1 (ja) |
| JP (1) | JP4014659B2 (ja) |
| KR (1) | KR100313287B1 (ja) |
| BE (1) | BE1007657A3 (ja) |
| DE (1) | DE69408772T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11501462A (ja) * | 1995-12-21 | 1999-02-02 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 表面電界減少型（ｒｅｓｕｒｆ型）高電圧半導体装置の製造方法及びその製造方法によって製造される半導体装置 |
| WO1998053505A2 (en) * | 1997-05-23 | 1998-11-26 | Koninklijke Philips Electronics N.V. | Lateral mos semiconductor device |
| EP1029358A1 (de) * | 1997-11-03 | 2000-08-23 | Infineon Technologies AG | Hochspannungsfeste randstruktur für halbleiterbauelemente |
| KR100362531B1 (ko) * | 2000-10-09 | 2002-11-29 | 한국신발피혁연구소 | 내변색을 개선시키는 앨범용 라텍스 점착제 조성물 |
| US6448625B1 (en) * | 2001-03-16 | 2002-09-10 | Semiconductor Components Industries Llc | High voltage metal oxide device with enhanced well region |
| KR100447073B1 (ko) * | 2001-11-29 | 2004-09-04 | 서석홍 | 유색점착제 제조방법 |
| KR20030050359A (ko) * | 2001-12-18 | 2003-06-25 | 박명원 | 발열중합반응을 이용한 유색아크릴수지를 함유한 코팅용점착제의 제조방법 및 그 방법에 의해 제조된 점착제 |
| KR100538776B1 (ko) * | 2002-05-29 | 2005-12-23 | 서석홍 | 점착제 제조방법 |
| JP4791113B2 (ja) * | 2005-09-12 | 2011-10-12 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| US8174051B2 (en) * | 2007-06-26 | 2012-05-08 | International Rectifier Corporation | III-nitride power device |
| US20160284801A1 (en) * | 2013-11-27 | 2016-09-29 | Renesas Electronics Corporation | Semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5645074A (en) * | 1979-09-20 | 1981-04-24 | Nippon Telegr & Teleph Corp <Ntt> | High-pressure-resistance mos type semiconductor device |
| NL8401983A (nl) * | 1984-06-22 | 1986-01-16 | Philips Nv | Halfgeleiderinrichting met verhoogde doorslagspanning. |
| GB2173037A (en) * | 1985-03-29 | 1986-10-01 | Philips Electronic Associated | Semiconductor devices employing conductivity modulation |
| US5034790A (en) * | 1989-05-23 | 1991-07-23 | U.S. Philips Corp. | MOS transistor with semi-insulating field plate and surface-adjoining top layer |
| EP0571027A1 (en) * | 1992-05-21 | 1993-11-24 | Koninklijke Philips Electronics N.V. | Semiconductor device comprising a lateral DMOST with breakdown voltage raising zones and provisions for exchanging charge with the back gate region |
| TW218424B (ja) * | 1992-05-21 | 1994-01-01 | Philips Nv |
-
1993
- 1993-10-14 BE BE9301086A patent/BE1007657A3/nl not_active IP Right Cessation
-
1994
- 1994-10-07 EP EP94202908A patent/EP0649177B1/en not_active Expired - Lifetime
- 1994-10-07 DE DE69408772T patent/DE69408772T2/de not_active Expired - Lifetime
- 1994-10-13 JP JP24776794A patent/JP4014659B2/ja not_active Expired - Lifetime
- 1994-10-13 KR KR1019940026166A patent/KR100313287B1/ko not_active IP Right Cessation
- 1994-10-13 US US08/323,463 patent/US5610432A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR950012769A (ko) | 1995-05-17 |
| BE1007657A3 (nl) | 1995-09-05 |
| US5610432A (en) | 1997-03-11 |
| DE69408772D1 (de) | 1998-04-09 |
| DE69408772T2 (de) | 1998-08-27 |
| KR100313287B1 (ko) | 2002-08-09 |
| EP0649177A1 (en) | 1995-04-19 |
| EP0649177B1 (en) | 1998-03-04 |
| JP4014659B2 (ja) | 2007-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060331 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060405 |
|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070709 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070709 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070912 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |