JPH07152463A - 回線の数が少ないバス・システム - Google Patents
回線の数が少ないバス・システムInfo
- Publication number
- JPH07152463A JPH07152463A JP16269394A JP16269394A JPH07152463A JP H07152463 A JPH07152463 A JP H07152463A JP 16269394 A JP16269394 A JP 16269394A JP 16269394 A JP16269394 A JP 16269394A JP H07152463 A JPH07152463 A JP H07152463A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- power supply
- bus
- circuit
- function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/22—Means for limiting or controlling the pin/gate ratio
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【目的】 通信バスの回線の数を最大限まで減らし、同
時に、特に、課される規格によって規定された通信プロ
トコルに合わせて、この規格との互換性を維持して使用
できる解決策を追及する。 【構成】 システムは、標準バスの回線の数を減らし、
同時に、通信プロトコルの互換性を維持するために、修
正されたバスを使用する。この修正は、２本の電源回線
を除去して、システムの機能信号のうちの１つを補う機
能信号に割り当てられた回線を作製することから成る。
電源電位は、機能信号および補信号から再生される。開
示したシステムは特に、チップ・カード読取り装置を使
用するシステムなどのＩ２Ｃバスを使用するシステムに
応用することができる。
時に、特に、課される規格によって規定された通信プロ
トコルに合わせて、この規格との互換性を維持して使用
できる解決策を追及する。 【構成】 システムは、標準バスの回線の数を減らし、
同時に、通信プロトコルの互換性を維持するために、修
正されたバスを使用する。この修正は、２本の電源回線
を除去して、システムの機能信号のうちの１つを補う機
能信号に割り当てられた回線を作製することから成る。
電源電位は、機能信号および補信号から再生される。開
示したシステムは特に、チップ・カード読取り装置を使
用するシステムなどのＩ２Ｃバスを使用するシステムに
応用することができる。
Description
【０００１】
【産業上の利用分野】本発明は、バス・タイプのリンク
によって相互に通信する複数の装置によって形成された
電子システムに関する。
によって相互に通信する複数の装置によって形成された
電子システムに関する。
【０００２】
【従来の技術】標準タイプのバスは通常、数本の専用回
線によって構成される。これらの回線の一部は、制御信
号、アドレス信号、データ信号などの機能信号と呼ばれ
る信号、ならびに同期システムの場合のクロック信号を
運ぶために使用される。バスの他の回線は、システムの
装置を形成する回路の電源に割り当てられ、これらの回
線は電源電圧の発生装置に接続されている。したがっ
て、バスは、１本が一般にシステムの接地を規定し、他
の電源回線が、使用される技術の要求に応じて規定され
る電位になされる、少なくとも２本の電源回線を備えて
いる。
線によって構成される。これらの回線の一部は、制御信
号、アドレス信号、データ信号などの機能信号と呼ばれ
る信号、ならびに同期システムの場合のクロック信号を
運ぶために使用される。バスの他の回線は、システムの
装置を形成する回路の電源に割り当てられ、これらの回
線は電源電圧の発生装置に接続されている。したがっ
て、バスは、１本が一般にシステムの接地を規定し、他
の電源回線が、使用される技術の要求に応じて規定され
る電位になされる、少なくとも２本の電源回線を備えて
いる。
【０００３】したがって、たとえば、Ｉ２Ｃ規格に準ず
るバスは以下の４本の回線によって構成される。
るバスは以下の４本の回線によって構成される。
【０００４】−制御信号、アドレス信号、およびデータ
信号の２方向直列送信用の「ＳＤＡ」回線 −クロック信号を送信するための「ＳＣＬ」回線 −接地に割り当てられた「Ｖｓｓ」回線 −正の電源電位を受け取るように設計された「Ｖｃｃ」
回線 このＩ２Ｃ規格バスは、たとえば大規模な民生電子機器
または自動車電子機器分野での応用のためにシステムを
セット・アップするために使用される。そのようなシス
テムは通常、バスを使用して周辺装置を制御するマイク
ロプロセッサ・ベースの中央サブシステムによって形成
される。周辺装置として考えられる例には、永続的な電
源電圧がないときにデータを保存できるようにする、電
気的に消去可能でプログラム可能なＥＥＰＲＯＭタイプ
のメモリである。このメモリは、データ要素の不揮発性
記憶を必要とする非集中機能を実施するために、特に自
動車電子機器で使用される。これはたとえば、車輪用の
アンチブロッキング・システム、または「エア・バッ
グ」タイプのセイフティ・システムの制御、または様々
な電気調整システム（自動車無線、シート調整用など）
に当てはまる。
信号の２方向直列送信用の「ＳＤＡ」回線 −クロック信号を送信するための「ＳＣＬ」回線 −接地に割り当てられた「Ｖｓｓ」回線 −正の電源電位を受け取るように設計された「Ｖｃｃ」
回線 このＩ２Ｃ規格バスは、たとえば大規模な民生電子機器
または自動車電子機器分野での応用のためにシステムを
セット・アップするために使用される。そのようなシス
テムは通常、バスを使用して周辺装置を制御するマイク
ロプロセッサ・ベースの中央サブシステムによって形成
される。周辺装置として考えられる例には、永続的な電
源電圧がないときにデータを保存できるようにする、電
気的に消去可能でプログラム可能なＥＥＰＲＯＭタイプ
のメモリである。このメモリは、データ要素の不揮発性
記憶を必要とする非集中機能を実施するために、特に自
動車電子機器で使用される。これはたとえば、車輪用の
アンチブロッキング・システム、または「エア・バッ
グ」タイプのセイフティ・システムの制御、または様々
な電気調整システム（自動車無線、シート調整用など）
に当てはまる。
【０００５】Ｉ２Ｃバスを使用する他の例としては、マ
イクロプロセッサ・ベースのチップカード（スマート・
カード）読取り装置を使用するシステムがある。
イクロプロセッサ・ベースのチップカード（スマート・
カード）読取り装置を使用するシステムがある。
【０００６】もちろん、システム用のバス規格としてど
れを選択するかによって、システムを形成する装置のイ
ンタフェースのタイプが決まる。これによって最終的
に、使用できるコネクタのタイプも決まる。このコネク
タは、少なくともバスの回線数に等しい数の端子を有す
るべきである。同様に、選択された規格と互換性をもつ
ように特別に設計された集積回路も、同じ数の端子を備
えている。現在、システムの製造費用の大部分は、使用
されるコネクタの費用から生じており、この費用は、コ
ネクタの端子の数に直接関係している。したがって、こ
の数はできるだけ少ないことが好ましい。したがって、
Ｉ２Ｃ規格は、コマンドを送るための直列リンクを１つ
しか備えないことによって、バスの回線の数が４本に限
られるようにしている。
れを選択するかによって、システムを形成する装置のイ
ンタフェースのタイプが決まる。これによって最終的
に、使用できるコネクタのタイプも決まる。このコネク
タは、少なくともバスの回線数に等しい数の端子を有す
るべきである。同様に、選択された規格と互換性をもつ
ように特別に設計された集積回路も、同じ数の端子を備
えている。現在、システムの製造費用の大部分は、使用
されるコネクタの費用から生じており、この費用は、コ
ネクタの端子の数に直接関係している。したがって、こ
の数はできるだけ少ないことが好ましい。したがって、
Ｉ２Ｃ規格は、コマンドを送るための直列リンクを１つ
しか備えないことによって、バスの回線の数が４本に限
られるようにしている。
【０００７】バス回線を少数にする他の利点は、コネク
タの端子の数を減らすと、それに比例して、対応する電
気接点での誤動作の危険性が低減されるために、システ
ムの信頼性が向上することである。同様に、回線の数を
減らすと、たとえば自動車応用分野の場合に高額である
配線費用が少なくなる。
タの端子の数を減らすと、それに比例して、対応する電
気接点での誤動作の危険性が低減されるために、システ
ムの信頼性が向上することである。同様に、回線の数を
減らすと、たとえば自動車応用分野の場合に高額である
配線費用が少なくなる。
【０００８】回線の数を減らすことに価値がある他の場
合は、コネクタの端子を解放して、このコネクタに挿入
されるように設計された集積回路の追加端子にアクセス
できるようにするときである。この追加端子はたとえ
ば、最終段階中、またはシステムの設置中に使用できる
試験回線を接続するように設計される。
合は、コネクタの端子を解放して、このコネクタに挿入
されるように設計された集積回路の追加端子にアクセス
できるようにするときである。この追加端子はたとえ
ば、最終段階中、またはシステムの設置中に使用できる
試験回線を接続するように設計される。
【０００９】
【発明が解決しようとする課題】したがって、本発明
は、通信バスの回線の数を最大限まで減らし、同時に、
特に、課される規格によって規定された通信プロトコル
に合わせて、この規格との互換性を維持して使用できる
解決策を追及することを目的としている。
は、通信バスの回線の数を最大限まで減らし、同時に、
特に、課される規格によって規定された通信プロトコル
に合わせて、この規格との互換性を維持して使用できる
解決策を追及することを目的としている。
【００１０】
【課題を解決するための手段】このために、本発明の目
的は、データ信号、アドレス信号、制御信号、クロック
信号などの機能信号の送信機と、電源回路と、プロトコ
ルに適合する複数の装置と、第１のタイプの通信バスと
を備え、前記第１のタイプのバスが、特に前記電源回路
によって送られる電源電位を運ぶように設計された２本
の電源回線と、前記機能信号の送信機によって送られる
前記機能信号のうちの１つを運ぶように設計された少な
くとも１本の機能回線を備えたシステムである。ここ
で、前記システムは、前記電源回線を除去するための第
１のタイプのバスの修正によって規定された第２のタイ
プの通信バスを少なくとも１本含み、前記機能信号を補
助する補機能回線が追加されており、システムの少なく
とも１つの装置は、前記機能信号および前記補機能信号
から再生電源電位を生成するための電源再生装置を備え
た適合回路によって第２のタイプの通信バスに接続され
ている。
的は、データ信号、アドレス信号、制御信号、クロック
信号などの機能信号の送信機と、電源回路と、プロトコ
ルに適合する複数の装置と、第１のタイプの通信バスと
を備え、前記第１のタイプのバスが、特に前記電源回路
によって送られる電源電位を運ぶように設計された２本
の電源回線と、前記機能信号の送信機によって送られる
前記機能信号のうちの１つを運ぶように設計された少な
くとも１本の機能回線を備えたシステムである。ここ
で、前記システムは、前記電源回線を除去するための第
１のタイプのバスの修正によって規定された第２のタイ
プの通信バスを少なくとも１本含み、前記機能信号を補
助する補機能回線が追加されており、システムの少なく
とも１つの装置は、前記機能信号および前記補機能信号
から再生電源電位を生成するための電源再生装置を備え
た適合回路によって第２のタイプの通信バスに接続され
ている。
【００１１】一般に、機能信号のハイ・レベルおよびロ
ー・レベルが電源電位に対応するので、本発明は、バス
の回線のうちの１本で通常得られる機能信号のレベルを
修正する必要なしに、大部分の既存の標準バスに適用す
ることができる。したがって、本発明の他の特徴によれ
ば、システムは、前記機能信号を入力で受信し、前記補
機能信号を出力で与える、前記電源電位が供給される反
転増幅器をもつ変換回路を含む。
ー・レベルが電源電位に対応するので、本発明は、バス
の回線のうちの１本で通常得られる機能信号のレベルを
修正する必要なしに、大部分の既存の標準バスに適用す
ることができる。したがって、本発明の他の特徴によれ
ば、システムは、前記機能信号を入力で受信し、前記補
機能信号を出力で与える、前記電源電位が供給される反
転増幅器をもつ変換回路を含む。
【００１２】特定の実施例によれば、電源再生装置は、
前記機能信号および前記補機能信号を入力で受信し、前
記再生電源電位を出力で与える、全波整流回路を有す
る。
前記機能信号および前記補機能信号を入力で受信し、前
記再生電源電位を出力で与える、全波整流回路を有す
る。
【００１３】電流または電圧に関して機能信号を増幅す
る必要がある場合は、本発明の一代替実施例によれば、
変換回路が前記機能信号を入力で受信し、増幅された機
能信号を出力で与える、前記電源電位が供給される非反
転増幅器を備え、この増幅された機能信号が整流回路の
入力で最初の機能信号と置き換わるようにすることがで
きる。
る必要がある場合は、本発明の一代替実施例によれば、
変換回路が前記機能信号を入力で受信し、増幅された機
能信号を出力で与える、前記電源電位が供給される非反
転増幅器を備え、この増幅された機能信号が整流回路の
入力で最初の機能信号と置き換わるようにすることがで
きる。
【００１４】本発明の他の実施例によれば、電源再生装
置は、それが与える電位のレベルを調整するための手段
を備えている。補機能信号ないし増幅された機能信号を
与えるために使用される増幅器の電源電位のレベルと、
装置で使用できる機能信号の電源電位のレベルとの差が
大きすぎる場合、この構成が有用または必要なことが分
かろう。
置は、それが与える電位のレベルを調整するための手段
を備えている。補機能信号ないし増幅された機能信号を
与えるために使用される増幅器の電源電位のレベルと、
装置で使用できる機能信号の電源電位のレベルとの差が
大きすぎる場合、この構成が有用または必要なことが分
かろう。
【００１５】本発明は、特にＭＯＳ技術またはＣＭＯＳ
技術を使用するときに、Ｉ２Ｃ規格によるシステムで特
に好都合な方法で適用することができる。本発明によっ
て使用される第２のタイプのバスは３本の回線しか有し
ていないので、元々トランジスタなどの離散３端子構成
要素用に設計されたコネクタを使用することができる。
したがって、ずっと以前にこのタイプの構成要素用に開
発された従来のパッケージング・ツールを使用すること
ができる。これによって、コネクタが低価格になり、ツ
ールに関する出費が減るため、製造費用が節約される。
技術を使用するときに、Ｉ２Ｃ規格によるシステムで特
に好都合な方法で適用することができる。本発明によっ
て使用される第２のタイプのバスは３本の回線しか有し
ていないので、元々トランジスタなどの離散３端子構成
要素用に設計されたコネクタを使用することができる。
したがって、ずっと以前にこのタイプの構成要素用に開
発された従来のパッケージング・ツールを使用すること
ができる。これによって、コネクタが低価格になり、ツ
ールに関する出費が減るため、製造費用が節約される。
【００１６】本発明の他の態様によれば、少なくとも１
つの装置と、関連する適合回路が、１つの同じ集積回路
を形成し、この装置は電気的に消去可能でプログラム可
能なＥＥＰＲＯＭタイプのメモリであってよい。
つの装置と、関連する適合回路が、１つの同じ集積回路
を形成し、この装置は電気的に消去可能でプログラム可
能なＥＥＰＲＯＭタイプのメモリであってよい。
【００１７】本発明は、マイクロプロセッサ・ベースの
カード読取り装置を使用するシステムの作製への、本明
細書の上記で定義したシステムの適用にも関する。
カード読取り装置を使用するシステムの作製への、本明
細書の上記で定義したシステムの適用にも関する。
【００１８】
【実施例】本発明によるシステムを第１図に例示する。
このシステムは、マイクロプロセッサＣＰＵと、ランダ
ム・アクセス・メモリ、読取り専用メモリ、入出力制御
装置、通信インタフェースなどの装置Ｍ１、Ｍ２とが接
続される第１の通信バスＢ１を中心として構成された中
央サブシステムＣＳＳによって制御されるとみなされ
る。図の例によれば、システムは同期タイプであり、ク
ロック信号の発生装置ＨがバスＢ１の何本かの専用回線
に接続されている。最終的に、バスＢ１の他の専用回線
に接続された電源回路Ａは、必要な電源電位をシステム
の様々な回路に与える。プロセッサＣＰＵと装置Ｍ１、
Ｍ２は、所定の通信プロトコルに応じてバスＢ１によっ
て相互に通信する。バスＢ１はたとえば、バスの回線の
割振りと通信プロトコルの両方を規定する規格Ｉ２Ｃに
準ずる。
このシステムは、マイクロプロセッサＣＰＵと、ランダ
ム・アクセス・メモリ、読取り専用メモリ、入出力制御
装置、通信インタフェースなどの装置Ｍ１、Ｍ２とが接
続される第１の通信バスＢ１を中心として構成された中
央サブシステムＣＳＳによって制御されるとみなされ
る。図の例によれば、システムは同期タイプであり、ク
ロック信号の発生装置ＨがバスＢ１の何本かの専用回線
に接続されている。最終的に、バスＢ１の他の専用回線
に接続された電源回路Ａは、必要な電源電位をシステム
の様々な回路に与える。プロセッサＣＰＵと装置Ｍ１、
Ｍ２は、所定の通信プロトコルに応じてバスＢ１によっ
て相互に通信する。バスＢ１はたとえば、バスの回線の
割振りと通信プロトコルの両方を規定する規格Ｉ２Ｃに
準ずる。
【００１９】本発明によれば、システムはＢ１の回線数
よりも少ない回線数をもつ第２のタイプの第２の通信バ
スＢ２を有する。バスＢ１およびＢ２は変換回路ＣＣに
よって相互に接続されている。システムは、それぞれ
が、関連する変換回路ＣＣ１によってバスＢ１に接続さ
れた、第２のタイプの他のバスＢ３も含む。
よりも少ない回線数をもつ第２のタイプの第２の通信バ
スＢ２を有する。バスＢ１およびＢ２は変換回路ＣＣに
よって相互に接続されている。システムは、それぞれ
が、関連する変換回路ＣＣ１によってバスＢ１に接続さ
れた、第２のタイプの他のバスＢ３も含む。
【００２０】システムは、インタフェースがバスＢ１に
よって規定された規格に準ずるとみなされる複数の装置
Ｕ、Ｕ１、Ｕ２、Ｕ３、Ｕ４も有する。これらの装置
Ｕ、Ｕ１からＵ４は、適合回路ＣＡ、ＣＡ１、ＣＡ２に
よって第２のバスＢ２に接続されている。図の例では、
いくつかの回路Ｕ２、Ｕ３、Ｕ４が、バスＢ１の規格に
準ずる第３のバスｂ１により適合回路ＣＡ２に接続され
ている。これらの装置はすべて、集積回路の形で作製す
ることができる。都合のよいことに、装置Ｕと、関連す
る適合回路ＣＡとを組み込むように特別に設計された集
積回路Ｃ１を使用することができる。
よって規定された規格に準ずるとみなされる複数の装置
Ｕ、Ｕ１、Ｕ２、Ｕ３、Ｕ４も有する。これらの装置
Ｕ、Ｕ１からＵ４は、適合回路ＣＡ、ＣＡ１、ＣＡ２に
よって第２のバスＢ２に接続されている。図の例では、
いくつかの回路Ｕ２、Ｕ３、Ｕ４が、バスＢ１の規格に
準ずる第３のバスｂ１により適合回路ＣＡ２に接続され
ている。これらの装置はすべて、集積回路の形で作製す
ることができる。都合のよいことに、装置Ｕと、関連す
る適合回路ＣＡとを組み込むように特別に設計された集
積回路Ｃ１を使用することができる。
【００２１】以下でさらに詳細に示すように、変換回路
および適合回路は、バスＢ２がバスＢ１の回線数より少
ない回線数を有し、同時にバスＢ１の通信プロトコルに
準ずる装置Ｕ、Ｕ１からＵ４を使用できるように設計さ
れている。したがって、特定の集積回路を使用すると
き、このように回線の数を減らすと、配線および接続の
費用が減少する。
および適合回路は、バスＢ２がバスＢ１の回線数より少
ない回線数を有し、同時にバスＢ１の通信プロトコルに
準ずる装置Ｕ、Ｕ１からＵ４を使用できるように設計さ
れている。したがって、特定の集積回路を使用すると
き、このように回線の数を減らすと、配線および接続の
費用が減少する。
【００２２】図２は、変換回路ＣＣの典型的な実施例の
さらに詳細な図を示す。図の左側の概略図に示したバス
Ｂ１はたとえば、制御信号ＣＴ、アドレス信号ＡＤ、デ
ータ信号ＤＴや、ＣＫ０などのクロック信号を送信する
ために使用される多数の機能回線を有する。Ｉ２Ｃバス
の場合、回線ＣＴ、ＡＤ、ＤＴはＳＤＡと呼ばれる１本
の回線だけに減らされる。
さらに詳細な図を示す。図の左側の概略図に示したバス
Ｂ１はたとえば、制御信号ＣＴ、アドレス信号ＡＤ、デ
ータ信号ＤＴや、ＣＫ０などのクロック信号を送信する
ために使用される多数の機能回線を有する。Ｉ２Ｃバス
の場合、回線ＣＴ、ＡＤ、ＤＴはＳＤＡと呼ばれる１本
の回線だけに減らされる。
【００２３】クロック信号の発生装置はたとえば、信号
ＣＫ０などのシステムの同期用に使用されるクロック信
号を与える。Ｉ２Ｃバスの場合、１つのクロック信号Ｓ
ＣＬしか提供されない。
ＣＫ０などのシステムの同期用に使用されるクロック信
号を与える。Ｉ２Ｃバスの場合、１つのクロック信号Ｓ
ＣＬしか提供されない。
【００２４】バスＢ１は最終的に、システムの回路に必
要とされるＥ０やＥ１などの電源電位を与える電源回路
Ａに接続された電源回線を有する。Ｉ２Ｃバスの場合、
それぞれ接地および５Ｖの電位に割り振られた２本の回
線ＶｓｓおよびＶｃｃだけが提供される。
要とされるＥ０やＥ１などの電源電位を与える電源回路
Ａに接続された電源回線を有する。Ｉ２Ｃバスの場合、
それぞれ接地および５Ｖの電位に割り振られた２本の回
線ＶｓｓおよびＶｃｃだけが提供される。
【００２５】非限定的な例として、電源電位と置き換わ
るように選択された機能信号は、クロック信号ＣＫ０の
１つである。当然のように、もちろんバスＢ１からバス
Ｂ２に向かう１方向信号であれば、他の機能信号を選択
することもできる。本発明によれば、変換回路ＣＣによ
って、少なくとも１つの回路より少ない回線数を有する
バスＢ２にバスＢ１を変換することができる。したがっ
て、図の例によれば、電位Ｅ０およびＥ１に割り当てら
れた電源回線が除去され、これらのうちの１本は、変換
回路ＣＣの反転増幅器１によって与えられる信号ＣＫ０
*に割り当てられた回線と置換される。反転増幅器１
は、電位Ｅ０およびＥ１を供給され、クロック信号ＣＫ
０を入力で受信する。したがって、信号ＣＫ０*は、ク
ロック信号ＣＫ０を補う（「補う(complementary) 」の
語は、論理機能の意味で理解されたい）信号を構成す
る。それぞれ２つの電位Ｅ０およびＥ１に等しいロー・
レベルおよびハー・レベルを信号ＣＫ０が有する通常の
場合は、したがって、補クロック信号ＣＫ０*は同じハ
イ・レベルおよびロー・レベルを有する。図４に関して
説明するように、バスＢ２にはない電源電位Ｅ０および
Ｅ１を信号ＣＫ０およびＣＫ０*から容易に再生するこ
とができる。
るように選択された機能信号は、クロック信号ＣＫ０の
１つである。当然のように、もちろんバスＢ１からバス
Ｂ２に向かう１方向信号であれば、他の機能信号を選択
することもできる。本発明によれば、変換回路ＣＣによ
って、少なくとも１つの回路より少ない回線数を有する
バスＢ２にバスＢ１を変換することができる。したがっ
て、図の例によれば、電位Ｅ０およびＥ１に割り当てら
れた電源回線が除去され、これらのうちの１本は、変換
回路ＣＣの反転増幅器１によって与えられる信号ＣＫ０
*に割り当てられた回線と置換される。反転増幅器１
は、電位Ｅ０およびＥ１を供給され、クロック信号ＣＫ
０を入力で受信する。したがって、信号ＣＫ０*は、ク
ロック信号ＣＫ０を補う（「補う(complementary) 」の
語は、論理機能の意味で理解されたい）信号を構成す
る。それぞれ２つの電位Ｅ０およびＥ１に等しいロー・
レベルおよびハー・レベルを信号ＣＫ０が有する通常の
場合は、したがって、補クロック信号ＣＫ０*は同じハ
イ・レベルおよびロー・レベルを有する。図４に関して
説明するように、バスＢ２にはない電源電位Ｅ０および
Ｅ１を信号ＣＫ０およびＣＫ０*から容易に再生するこ
とができる。
【００２６】信号ＣＫ０を直接使用して電源電位を再生
することができない場合、図３に示した代替実施例を採
用することができる。この変形例によれば、信号ＣＫ０
は、信号ＣＫ０の非反転増幅器によって与えられる信号
ＣＫ１と置換される。このためには、変換回路ＣＣで、
第１の反転増幅器にカスケード接続され、やはり電位Ｅ
０およびＥ１が供給される、第２の反転増幅器２を設け
れば十分である。したがって、反転増幅器２の出力信号
はクロック信号ＣＫ０と同位相の増幅されたクロック信
号ＣＫ１であり、したがってそのロー・レベルおよびハ
イ・レベルは電源電位Ｅ０およびＥ１によって決定され
る。したがって、この構成によって発生装置Ｈの負荷を
減らすことができ、ある種の技術に当てはまるようにか
なりの電流を通過させるような寸法が発生装置に与えら
れていない場合、または多数の装置をバスＢ２に接続す
ることを計画している場合に、このことが有用であるこ
とが分かろう。この構成によって、信号ＣＫ０*および
ＣＫ１のレベルを信号ＣＫ０のレベルから独立させるこ
ともできる。図１に概略的に示した電源回路Ａからくる
特定の電位２Ｅ０’およびＥ１’によってバスの電位Ｅ
０およびＥ１を置換することもできる。たとえば、それ
ぞれ電位Ｅ０およびＥ１より低い電位Ｅ０’およびＥ
１’を与えることによって、電源再生装置３によって誘
発される電圧降下を補償することができる。
することができない場合、図３に示した代替実施例を採
用することができる。この変形例によれば、信号ＣＫ０
は、信号ＣＫ０の非反転増幅器によって与えられる信号
ＣＫ１と置換される。このためには、変換回路ＣＣで、
第１の反転増幅器にカスケード接続され、やはり電位Ｅ
０およびＥ１が供給される、第２の反転増幅器２を設け
れば十分である。したがって、反転増幅器２の出力信号
はクロック信号ＣＫ０と同位相の増幅されたクロック信
号ＣＫ１であり、したがってそのロー・レベルおよびハ
イ・レベルは電源電位Ｅ０およびＥ１によって決定され
る。したがって、この構成によって発生装置Ｈの負荷を
減らすことができ、ある種の技術に当てはまるようにか
なりの電流を通過させるような寸法が発生装置に与えら
れていない場合、または多数の装置をバスＢ２に接続す
ることを計画している場合に、このことが有用であるこ
とが分かろう。この構成によって、信号ＣＫ０*および
ＣＫ１のレベルを信号ＣＫ０のレベルから独立させるこ
ともできる。図１に概略的に示した電源回路Ａからくる
特定の電位２Ｅ０’およびＥ１’によってバスの電位Ｅ
０およびＥ１を置換することもできる。たとえば、それ
ぞれ電位Ｅ０およびＥ１より低い電位Ｅ０’およびＥ
１’を与えることによって、電源再生装置３によって誘
発される電圧降下を補償することができる。
【００２７】図４は、図２による変換回路ＣＣに適合す
る適合回路ＣＡを示す。適合回路ＣＡは主として、バス
Ｂ２の回線を、関連する装置Ｕの対応する入力との通信
状態にするように単純な相互接続によって構成すべきで
ある。特に、クロック信号ＣＫ０は装置Ｕの対応するク
ロック入力に直接送信される。回路ＣＡは、説明中の例
では、クロック信号ＣＫ０および補クロック信号ＣＫ０
*を入力として受信する単純な整流回路４に限られる電
源再生装置３を有し、整流回路４の出力は、再生電源電
位Ｅ２およびＥ３を与え、これらの電位は次いで、装置
Ｕの対応する電源入力に印加される。
る適合回路ＣＡを示す。適合回路ＣＡは主として、バス
Ｂ２の回線を、関連する装置Ｕの対応する入力との通信
状態にするように単純な相互接続によって構成すべきで
ある。特に、クロック信号ＣＫ０は装置Ｕの対応するク
ロック入力に直接送信される。回路ＣＡは、説明中の例
では、クロック信号ＣＫ０および補クロック信号ＣＫ０
*を入力として受信する単純な整流回路４に限られる電
源再生装置３を有し、整流回路４の出力は、再生電源電
位Ｅ２およびＥ３を与え、これらの電位は次いで、装置
Ｕの対応する電源入力に印加される。
【００２８】回路Ａの一代替実施例を図５に示す。この
代替実施例は、図３の変換回路に適応されている。この
場合、電源再生装置３は、補クロック信号ＣＫ０および
増幅されたクロック信号ＣＫ１を入力で受信する整流回
路４も有する。クロック信号ＣＫ０を受信するように設
計された装置Ｕのクロック入力は、レベルを調整するた
めの要素５によって、増幅されたクロック信号ＣＫ１に
接続されている。要素５はたとえば、装置Ｕのクロック
入力用に受け入れられるハイ・レベルおよびロー・レベ
ルと電位Ｅ０およびＥ１があまりにも違い過ぎる場合に
信号ＣＫ１の振幅を制限するように設計された抵抗器ま
たはダイオード・アセンブリである。
代替実施例は、図３の変換回路に適応されている。この
場合、電源再生装置３は、補クロック信号ＣＫ０および
増幅されたクロック信号ＣＫ１を入力で受信する整流回
路４も有する。クロック信号ＣＫ０を受信するように設
計された装置Ｕのクロック入力は、レベルを調整するた
めの要素５によって、増幅されたクロック信号ＣＫ１に
接続されている。要素５はたとえば、装置Ｕのクロック
入力用に受け入れられるハイ・レベルおよびロー・レベ
ルと電位Ｅ０およびＥ１があまりにも違い過ぎる場合に
信号ＣＫ１の振幅を制限するように設計された抵抗器ま
たはダイオード・アセンブリである。
【００２９】同じ理由で、特に上述の補助電位Ｅ０’お
よびＥ１’を使用するときに整流回路４によって与えら
れる電位Ｅ２、Ｅ３を減衰するための抵抗器やダイオー
ド６、７などの手段を提供することもできる。
よびＥ１’を使用するときに整流回路４によって与えら
れる電位Ｅ２、Ｅ３を減衰するための抵抗器やダイオー
ド６、７などの手段を提供することもできる。
【００３０】図６は、ＭＯＳ技術での、整流回路４の典
型的な実施例を示す。この整流回路４は、それぞれのド
レインがゲートに接続された２つのｎチャネルＭＯＳト
ランジスタＮ１、Ｎ２によって形成されている。これら
のトランジスタのソースは互いに接続されており、基板
も同様に互いに接続されている。トランジスタＮ１およ
びＮ２のゲートはそれぞれクロック信号ＣＫ０およびク
ロック信号ＣＫ０*を受信する。トランジスタＮ１およ
びＮ２のソースは整流器の正の端子を構成し、同時に、
トランジスタの基板は負の端子を構成する。変形例とし
て、増幅された信号ＣＫ１によって信号ＣＫ０を置換す
ることができる。
型的な実施例を示す。この整流回路４は、それぞれのド
レインがゲートに接続された２つのｎチャネルＭＯＳト
ランジスタＮ１、Ｎ２によって形成されている。これら
のトランジスタのソースは互いに接続されており、基板
も同様に互いに接続されている。トランジスタＮ１およ
びＮ２のゲートはそれぞれクロック信号ＣＫ０およびク
ロック信号ＣＫ０*を受信する。トランジスタＮ１およ
びＮ２のソースは整流器の正の端子を構成し、同時に、
トランジスタの基板は負の端子を構成する。変形例とし
て、増幅された信号ＣＫ１によって信号ＣＫ０を置換す
ることができる。
【００３１】図６の回路の動作は、図７のタイミング図
を参照して説明することができる。タイミング図（ａ）
は、ロー・レベルおよびハイ・レベルがそれぞれＶ０お
よびＶ１である方形波パルスの形をもつ信号ＣＫ０を表
す。タイミング図（ｂ）は、図３の典型的な実施例での
補クロック信号ＣＫ０*を表す。信号ＣＫ０は、それぞ
れレベルＶ０およびＶ１と異なるとみなされる電位Ｅ０
とＥ１の間で変化している。もちろん、Ｅ０＝Ｖ０およ
びＶ１＝Ｅ１であってもよい。
を参照して説明することができる。タイミング図（ａ）
は、ロー・レベルおよびハイ・レベルがそれぞれＶ０お
よびＶ１である方形波パルスの形をもつ信号ＣＫ０を表
す。タイミング図（ｂ）は、図３の典型的な実施例での
補クロック信号ＣＫ０*を表す。信号ＣＫ０は、それぞ
れレベルＶ０およびＶ１と異なるとみなされる電位Ｅ０
とＥ１の間で変化している。もちろん、Ｅ０＝Ｖ０およ
びＶ１＝Ｅ１であってもよい。
【００３２】タイミング図（ｃ）は、整流回路によって
与えられる電位Ｅ２およびＥ３を示す。図で分かるよう
に、電位Ｅ２は、基板とトランジスタのチャネルの間の
ｐ−ｎ接合の電圧降下ｖｄを加えた信号ＣＫ０およびＣ
Ｋ０*の最低電位に等しい。電位Ｅ３は、トランジスタ
のチャネルの抵抗による電圧降下Ｖｄｓを引いた信号Ｃ
Ｋ０およびＣＫ０*の最高電位に等しい。ダイオードを
使用する全波整流器ブリッジと比較すると、提案したア
センブリはしたがって、０．６Ｖの大きさの電圧しきい
値を誘発する単一のｐ−ｎ接合が負荷と直列になる利点
を有する。
与えられる電位Ｅ２およびＥ３を示す。図で分かるよう
に、電位Ｅ２は、基板とトランジスタのチャネルの間の
ｐ−ｎ接合の電圧降下ｖｄを加えた信号ＣＫ０およびＣ
Ｋ０*の最低電位に等しい。電位Ｅ３は、トランジスタ
のチャネルの抵抗による電圧降下Ｖｄｓを引いた信号Ｃ
Ｋ０およびＣＫ０*の最高電位に等しい。ダイオードを
使用する全波整流器ブリッジと比較すると、提案したア
センブリはしたがって、０．６Ｖの大きさの電圧しきい
値を誘発する単一のｐ−ｎ接合が負荷と直列になる利点
を有する。
【００３３】クロック信号ＣＫ０の各半波での信号Ｅ２
およびＥ３の変動は基本的に、電位Ｅ０およびＥ１がそ
れぞれＶ０およびＶ１と異なるためのものである。この
現象が、これらの電位がそれぞれ等しい場合に存在しな
いことは明らかである。実際、これらの変動は、ＭＯＳ
技術での集積回路の構造キャパシタンスＣによる濾過効
果にかんがみてほとんど重要でない。
およびＥ３の変動は基本的に、電位Ｅ０およびＥ１がそ
れぞれＶ０およびＶ１と異なるためのものである。この
現象が、これらの電位がそれぞれ等しい場合に存在しな
いことは明らかである。実際、これらの変動は、ＭＯＳ
技術での集積回路の構造キャパシタンスＣによる濾過効
果にかんがみてほとんど重要でない。
【００３４】タイミング図（ｃ）は、電圧降下Ｖｄｓお
よびｖｄを容易に補償しようとする場合に補助電位Ｅ
０’およびＥ１’を使用することになぜ価値があるのか
を示す。
よびｖｄを容易に補償しようとする場合に補助電位Ｅ
０’およびＥ１’を使用することになぜ価値があるのか
を示す。
【００３５】本発明は、本明細書で説明した典型的な実
施例だけに限定されるものではない。そればかりか、他
のタイプのバス、特に、さらに第２のタイプのバスの回
線の数を減らすために使用できるいくつかの電源回線を
備えたものに適合させることができる。
施例だけに限定されるものではない。そればかりか、他
のタイプのバス、特に、さらに第２のタイプのバスの回
線の数を減らすために使用できるいくつかの電源回線を
備えたものに適合させることができる。
【図１】本発明によるシステムの概略図である。
【図２】本発明による変換回路の典型的な実施例を示す
図である。
図である。
【図３】第２図の回路の代替実施例を示す図である。
【図４】本発明による適合回路の典型的な実施例を示す
図である。
図である。
【図５】図４の回路の代替実施例を示す図である。
【図６】ＭＯＳ技術による全波整流器の典型的な実施例
を示す図である。
を示す図である。
【図７】図６の回路の動作を説明するために使用できる
タイミング図を示す。
タイミング図を示す。
Ｂ１ 第１の通信バス Ｍ 装置 Ｂ２ 第２の通信バス ＣＡ 適合回路 Ｕ 装置 ＣＩ 集積回路 ＣＴ 制御信号 ＡＤ アドレス信号 ＤＴ データ信号 ＳＣＬ クロック信号 Ａ 電源回路 Ｅ 電源電位 ＣＣ 変換回路
Claims (9)
- 【請求項１】 データ信号、アドレス信号、制御信号、
クロック信号などの機能信号の送信機と、電源回路と、
プロトコルに適合する複数の装置と、第１のタイプの通
信バスとを備えたシステムにおいて、前記第１のタイプ
のバスが、特に前記電源回路によって送られる電源電位
を運ぶように設計された２本の電源回線と、前記機能信
号の送信機によって送られる前記機能信号のうちの１つ
を運ぶように設計された少なくとも１本の機能回線を備
え、前記システムが、前記電源回線を除去するための第
１のタイプのバスの修正によって規定された第２のタイ
プの通信バスを少なくとも１本含み、前記機能信号を補
助する補機能回線が追加されており、システムの少なく
とも１つの装置が、前記機能信号および前記補機能信号
から再生電源電位を生成するための電源再生装置を備え
た適合回路によって第２のタイプの通信バスに接続され
ていることを特徴とするシステム。 - 【請求項２】 前記機能信号を入力で受信し、前記補機
能信号を出力で与える、前記電源電位を供給される反転
増幅器を含む変換回路を備えていることを特徴とする、
請求項１に記載のシステム。 - 【請求項３】 前記電源再生装置が、前記機能信号およ
び前記補機能信号を入力で受信し、前記再生電源電位を
出力で与える、全波整流回路を有することを特徴とす
る、請求項２に記載のシステム。 - 【請求項４】 変換回路が、前記機能信号を入力で受信
し、増幅された機能信号を出力で与える、前記電源電位
を供給される非反転増幅器を備え、前記電源再生装置
が、前記機能信号および前記補機能信号を入力で受信す
る全波整流回路を備えることを特徴とする、請求項２に
記載のシステム。 - 【請求項５】 前記電源再生装置が、それが与える電位
のレベルを調整するための手段を備えることを特徴とす
る、請求項１から４のいずれか一項に記載のシステム。 - 【請求項６】 前記第１のタイプのバスがＩ２Ｃ規格に
準じ、前記機能信号が、前記規格で明記されたクロック
信号であることを特徴とする、請求項１から５のいずれ
か一項に記載のシステム。 - 【請求項７】 前記装置のうちの１つと、関連する適合
回路とを組み込んだ少なくとも１つの集積回路を備える
ことを特徴とする、請求項１から６のいずれか一項に記
載のシステム。 - 【請求項８】 集積回路に含まれる装置が、電気的に消
去可能でプログラム可能なＥＥＰＲＯＭタイプのメモリ
であることを特徴とする、請求項７に記載のシステム。 - 【請求項９】 マイクロプロセッサ・ベースのカード読
取り装置を使用するシステムの作製への、請求項１から
８のいずれか一項に記載のシステムの適用。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9307728A FR2707025B1 (ja) | 1993-06-21 | 1993-06-21 | |
| FR9307728 | 1993-06-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07152463A true JPH07152463A (ja) | 1995-06-16 |
| JP3616661B2 JP3616661B2 (ja) | 2005-02-02 |
Family
ID=9448537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16269394A Expired - Fee Related JP3616661B2 (ja) | 1993-06-21 | 1994-06-21 | 回線の数が少ないバス・システム |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6523121B1 (ja) |
| EP (1) | EP0629957B1 (ja) |
| JP (1) | JP3616661B2 (ja) |
| DE (1) | DE69413455T2 (ja) |
| FR (1) | FR2707025B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7721155B2 (en) | 2007-06-27 | 2010-05-18 | International Business Machines Corporation | I2C failure detection, correction, and masking |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7832762B2 (en) * | 1995-06-07 | 2010-11-16 | Automotive Technologies International, Inc. | Vehicular bus including crash sensor or occupant protection system control module |
| DE19616293A1 (de) * | 1996-04-24 | 1997-10-30 | Bosch Gmbh Robert | Bussystem für die Übertragung von Nachrichten |
| EP0898230A1 (en) * | 1997-08-18 | 1999-02-24 | Hung-Che Chiu | Computer wireless receiver |
| FI981894A (fi) * | 1998-09-04 | 2000-03-05 | Nokia Multimedia Network Terminals Oy | Väylärakenne |
| US6622188B1 (en) * | 1998-09-30 | 2003-09-16 | International Business Machines Corporation | 12C bus expansion apparatus and method therefor |
| ATE514907T1 (de) † | 2002-03-01 | 2011-07-15 | Vkr Holding As | Verfahren und steuersystem zum kontrollierten betrieb von beweglichen gliedern |
| US20030184673A1 (en) * | 2002-04-02 | 2003-10-02 | Michael Skow | Automatic exposure control for digital imaging |
| US7286884B2 (en) | 2004-01-16 | 2007-10-23 | Medtronic, Inc. | Implantable lead including sensor |
| US20060075170A1 (en) * | 2004-09-30 | 2006-04-06 | International Business Machines Corporation | System and method for high voltage bidirectional communications interface |
| US8396563B2 (en) | 2010-01-29 | 2013-03-12 | Medtronic, Inc. | Clock synchronization in an implantable medical device system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56157516A (en) * | 1980-05-09 | 1981-12-04 | Toshiba Corp | Power supply control system |
| US4901217A (en) * | 1987-12-01 | 1990-02-13 | Apple Computer, Inc. | Digital input power supply and method |
| WO1992011678A1 (en) * | 1990-12-20 | 1992-07-09 | Fujitsu Limited | Circuit for generating auxiliary voltage |
| JPH09211678A (ja) | 1996-01-31 | 1997-08-15 | Fuji Photo Optical Co Ltd | タイトル設定モードを有するカメラ |
-
1993
- 1993-06-21 FR FR9307728A patent/FR2707025B1/fr not_active Expired - Fee Related
-
1994
- 1994-06-14 US US08/259,967 patent/US6523121B1/en not_active Expired - Lifetime
- 1994-06-17 DE DE69413455T patent/DE69413455T2/de not_active Expired - Fee Related
- 1994-06-17 EP EP94460018A patent/EP0629957B1/fr not_active Expired - Lifetime
- 1994-06-21 JP JP16269394A patent/JP3616661B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-23 US US08/786,348 patent/US5812802A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7721155B2 (en) | 2007-06-27 | 2010-05-18 | International Business Machines Corporation | I2C failure detection, correction, and masking |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2707025A1 (ja) | 1994-12-30 |
| US6523121B1 (en) | 2003-02-18 |
| DE69413455T2 (de) | 1999-04-01 |
| US5812802A (en) | 1998-09-22 |
| DE69413455D1 (de) | 1998-10-29 |
| EP0629957B1 (fr) | 1998-09-23 |
| JP3616661B2 (ja) | 2005-02-02 |
| EP0629957A1 (fr) | 1994-12-21 |
| FR2707025B1 (ja) | 1995-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6820163B1 (en) | Buffering data transfer between a chipset and memory modules | |
| JPH07152463A (ja) | 回線の数が少ないバス・システム | |
| US10120434B2 (en) | Semiconductor device chip package with electronic switching using dedicated ground pin coupled to a virtual ground node | |
| US20020140468A1 (en) | Semiconductor integrated circuit and method for generating internal supply voltage in semiconductor integrated circuit | |
| IE55824B1 (en) | Integrated semiconductor circuit device for generating a switching control signal | |
| US20210325951A1 (en) | System basis chip | |
| US4737663A (en) | Current source arrangement for three-level emitter-coupled logic and four-level current mode logic | |
| EP0291335B1 (en) | Generating clock pulses | |
| US6538584B2 (en) | Transition reduction encoder using current and last bit sets | |
| CN109524037B (zh) | 功率模块 | |
| JPS6243714A (ja) | 回路装置 | |
| US6747474B2 (en) | Integrated circuit stubs in a point-to-point system | |
| US4075606A (en) | Self-memorizing data bus system for random access data transfer | |
| JP2004510228A (ja) | Ｉ２ｃ環境に於いてプログラミング可能なアドレスを有する集積回路 | |
| AU689124B2 (en) | Feedforward control system, method and control module | |
| JP3440564B2 (ja) | 多重伝送装置 | |
| US6154070A (en) | Control circuit and semiconductor integrated circuit device | |
| JP2661305B2 (ja) | 集積回路 | |
| JP2007190975A (ja) | 通信装置 | |
| JP2001236127A (ja) | 電源回路 | |
| JPH0458206B2 (ja) | ||
| JP2000156084A (ja) | 半導体装置 | |
| JP3562524B2 (ja) | Ｉｃカード | |
| JPS59223829A (ja) | マイクロコンピユ−タシステム | |
| KR100487502B1 (ko) | 트리플 와이어 본딩을 이용한 마이크로컴퓨터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041012 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041108 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |