JPH07129477A - Error detection correcting device - Google Patents
Error detection correcting deviceInfo
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- JPH07129477A JPH07129477A JP5301046A JP30104693A JPH07129477A JP H07129477 A JPH07129477 A JP H07129477A JP 5301046 A JP5301046 A JP 5301046A JP 30104693 A JP30104693 A JP 30104693A JP H07129477 A JPH07129477 A JP H07129477A
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- Detection And Correction Of Errors (AREA)
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、データ記憶装置におけ
るデータのエラーを検出して訂正するエラー検出訂正装
置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error detection / correction device for detecting and correcting data errors in a data storage device.
【0002】[0002]
【従来の技術】従来、データ記憶装置におけるエラー検
出訂正の方法としては、ハミング符号等によるエラー検
出訂正コードであるチェックビットを用いて1ビットの
誤りを訂正し2ビットの誤りを検出する方法が使用され
ている。図2は、従来のエラー検出訂正回路の一構成例
を示すブロック図である。図示の回路は、データ処理装
置21、データ記憶装置22、エラー検出訂正回路23
から成る。エラー検出訂正回路23は、チェックビット
生成器3a、シンドローム生成器3b、エラー検出器3
c、読出し時の1ビットのエラーを訂正するエラー訂正
器3d、データラッチ3e、部分書込み時の1ビットの
エラーを訂正するエラー訂正器3f、メモリ側の入出力
バッファ3g、プロセッサ側の入出力バッファ3h、部
分書込み時の書込みデータと読出しデータのマージ回路
3iから成る。2. Description of the Related Art Conventionally, as a method of error detection and correction in a data storage device, there is a method of correcting a 1-bit error and detecting a 2-bit error by using a check bit which is an error detection and correction code such as a Hamming code. It is used. FIG. 2 is a block diagram showing a configuration example of a conventional error detection / correction circuit. The illustrated circuit includes a data processing device 21, a data storage device 22, an error detection / correction circuit 23.
Consists of. The error detection / correction circuit 23 includes a check bit generator 3a, a syndrome generator 3b, and an error detector 3
c, error corrector 3d for correcting 1-bit error during reading, data latch 3e, error corrector 3f for correcting 1-bit error during partial writing, memory side input / output buffer 3g, processor side input / output The buffer 3h includes a merge circuit 3i for writing data and reading data at the time of partial writing.
【0003】以下、この装置の通常の書込み時、読出し
時、部分書込み時の各動作を説明する。通常の書込み時
に、書込みデータ通過経路におけるマージ回路3iとエ
ラー訂正器3fはデータを通過させるだけである。即
ち、データ処理装置1からの書込みデータはマージ回路
3iを素通りした後、チェックビット生成器3aに入力
され、該生成器からチェックビットが出力される。その
後、前記書込みデータとチェックビットは1ビットエラ
ー訂正器3fを素通りした後、データ記憶装置22に出
力される。このようにして、図3に示すように書込みデ
ータにチェックビットが付加されてデータ記憶装置22
に格納される。The operations of this device during normal writing, reading and partial writing will be described below. During normal writing, the merge circuit 3i and the error corrector 3f in the write data passing path only pass the data. That is, the write data from the data processing device 1 is passed through the merge circuit 3i, then input to the check bit generator 3a, and the check bit is output from the generator. After that, the write data and the check bit pass through the 1-bit error corrector 3f and are output to the data storage device 22. In this way, the check bit is added to the write data as shown in FIG.
Stored in.
【0004】読出し時に、データ記憶装置22から読み
出された読出しデータ(訂正前)及びチェックビットは
データラッチ3eでラッチされた後、シンドローム生成
器3bに入力される。そして、該生成器からシンドロー
ムビットが出力される。これにより、1ビットエラー訂
正器3dに、前記読出しデータ(訂正前)とシンドロー
ムビットが入力される。そして、該訂正器からシンドロ
ームビットにより訂正された後の読出しデータが出力さ
れる。また、このシンドロームビットは、エラー検出器
3cにも入力される。これにより、該検出器から1ビッ
トエラー又は2ビットエラーの検出を示すエラー信号が
出力される。At the time of reading, read data (before correction) and check bits read from the data storage device 22 are latched by the data latch 3e and then input to the syndrome generator 3b. Then, the syndrome bit is output from the generator. As a result, the read data (before correction) and the syndrome bit are input to the 1-bit error corrector 3d. Then, the read data corrected by the syndrome bits is output from the corrector. Further, this syndrome bit is also input to the error detector 3c. As a result, the detector outputs an error signal indicating the detection of a 1-bit error or a 2-bit error.
【0005】部分書込み時は、エラー検出訂正回路23
のチェックビット生成単位より小さい書込みデータがデ
ータ処理装置21より出力された場合に行われる。部分
書込み時にはデータ記憶装置22から読み出されたチェ
ックビット及び読出しデータ(訂正前)がシンドローム
生成器3bに入力され、該生成器からシンドロームビッ
トが出力される。また、マージ回路3iにデータ処理装
置21からの書込み部分データと前記読出しデータ(訂
正前)が入力され、該回路から全書込みデータ(訂正
前)が出力される。そして、前記書込みデータ(訂正
前)はチェックビット生成器3aに入力され、該生成器
からチェックビットが出力される。その後、エラー訂正
器3fに前記シンドロームビット、書込みデータ(訂正
前)とチェックビットが入力され、該訂正器からデータ
記憶装置22からの読出しデータにおける1ビットエラ
ー及び関係するチェックビットが訂正された書込みデー
タが出力される。At the time of partial writing, the error detection / correction circuit 23
This is performed when the write data smaller than the check bit generation unit is output from the data processing device 21. At the time of partial writing, the check bit and read data (before correction) read from the data storage device 22 are input to the syndrome generator 3b, and the syndrome bit is output from the generator. Further, the write portion data from the data processing device 21 and the read data (before correction) are input to the merge circuit 3i, and all write data (before correction) are output from the circuit. Then, the write data (before correction) is input to the check bit generator 3a, and the check bit is output from the generator. Thereafter, the syndrome bit, the write data (before correction) and the check bit are input to the error corrector 3f, and the corrector writes a 1-bit error in the read data from the data storage device 22 and the related check bit. The data is output.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、上述し
た従来の装置には、以下のような課題があった。近年、
データ処理装置におけるデータ処理単位は64ビット単
位、128ビット単位といったように大きくなりつつあ
る。且つ、データ転送の高速化のためにデータ連送機構
を持つデータ処理装置が増加しており、データ記憶装置
における高速化が要求されている。上記構成の装置では
データ処理装置におけるデータ処理単位とエラー検出訂
正コードの作成単位が等しい。従って、その処理を一括
して行うために回路をゲートアレイ等に1つの集積回路
としてインプリメントする際、入出力のピンが多大なも
のとなり、インプリメントが困難になりつつある。例え
ば、64ビットのデータ処理単位を持つプロセッサのた
めのメモリ装置において、64ビットのエラー検出訂正
コード作成単位を持ち8ビットのチェックビットを扱う
エラー検出訂正回路を、図2で示した構成で1つの集積
回路として実現しようとすると、プロセッサとのデータ
受渡しのために64ピンが最低でも必要となり、メモリ
装置とのデータ受渡しのために64+8ピンが最低でも
必要となる。However, the above-mentioned conventional device has the following problems. recent years,
The data processing unit in the data processing device is becoming larger, such as a 64-bit unit or a 128-bit unit. In addition, the number of data processing devices having a data transmission mechanism is increasing in order to speed up data transfer, and there is a demand for speeding up of data storage devices. In the device having the above configuration, the data processing unit in the data processing device is the same as the error detection and correction code creation unit. Therefore, when the circuit is implemented as a single integrated circuit in a gate array or the like in order to perform the processing collectively, the number of input / output pins becomes large and the implementation is becoming difficult. For example, in a memory device for a processor having a 64-bit data processing unit, an error detection / correction circuit having a 64-bit error detection / correction code creation unit and handling 8-bit check bits has a configuration shown in FIG. If implemented as one integrated circuit, at least 64 pins are required for data transfer with the processor and at least 64 + 8 pins are required for data transfer with the memory device.
【0007】しかも、通常メモリのアクセス速度はプロ
セッサのデータ処理速度に比べてかなり遅いため、高速
なプロセッサに対応するためにメモリインタリーブ等の
手法により見かけのアクセス速度を速めるようにしてい
る。そのようなメモリインタリーブの実現のためにはイ
ンタリーブのバンク数だけエラー検出訂正の回路が必要
である。そのため、もし2ウェイ・インタリーブのメモ
リ装置にすると、メモリとのデータ受渡しのためのピン
は72×2=144ピンになり、データを送受するピン
だけで200ピン以上が必要となる。Moreover, since the access speed of the normal memory is much slower than the data processing speed of the processor, the apparent access speed is increased by a method such as memory interleaving in order to cope with a high-speed processor. In order to realize such memory interleaving, as many error detection and correction circuits as the interleaving banks are required. Therefore, if a two-way interleaved memory device is used, the number of pins for data transfer with the memory is 72 × 2 = 144 pins, and 200 pins or more are required only for transmitting / receiving data.
【0008】現在、一般的なゲートアレイ等のパッケー
ジにおいては、パッケージの種類に応じて次のような上
限がある。例えば、QFP(Quad Flat Package) では、
図4に示すように、パッケージの4つの側面からピンが
出ており、ピン数は最大200ピン強である。また、P
GA(Pin Grid Array)では、図5に示すようにパッケー
ジの底面から格子状にピンが出ており、ピン数は最大4
00ピン強である。そして、それらのピンのうち、使用
可能なI/O端子数は約9割である。従って、このよう
なエラー検出訂正回路のインプリメントには、QFPに
比べてかなり高価なPGAのパッケージが必要である。Currently, in general packages such as gate arrays, there are the following upper limits depending on the type of package. For example, in QFP (Quad Flat Package),
As shown in FIG. 4, pins are projected from four side surfaces of the package, and the number of pins is a little over 200 at maximum. Also, P
In GA (Pin Grid Array), as shown in FIG. 5, pins are arranged in a grid pattern from the bottom of the package, and the number of pins is 4 at maximum.
It is a little over 00 pins. Of those pins, the number of usable I / O terminals is about 90%. Therefore, implementation of such an error detection and correction circuit requires a package of PGA, which is considerably more expensive than QFP.
【0009】もちろん、データを小さな幅のデータに分
割して分割データの各々に対してチェックビットを生成
し、エラー検出訂正を行なうことは可能である。ところ
が、通常の1ビット誤り訂正2ビット誤り検出コードの
生成において、図3に示すようにデータのビット幅を
M、必要なチェックビットのビット幅をKとするとMと
Kの間には次式(1)が成立する。 2K-1 −1≧N (但しN=M+K) (1)Of course, it is possible to divide the data into data of a small width, generate check bits for each of the divided data, and perform error detection and correction. However, in the normal generation of a 1-bit error correction 2-bit error detection code, assuming that the data bit width is M and the necessary check bit bit width is K, as shown in FIG. (1) is established. 2 K-1 -1 ≧ N (however, N = M + K) (1)
【0010】この式により、例えば、32ビット幅のデ
ータに対してチェックビットは7ビット、64ビット幅
のデータに対してチェックビットは8ビット、128ビ
ット幅のデータに対してチェックビットは9ビット必要
である。即ち、Mが小さい時はMに対するKの割合が大
きい。つまり、エラー検出訂正コードのために必要な記
憶領域は一定量のデータに対してコードを生成するデー
タ記憶単位が大きいほど少なくなる。このため、大きな
ビット幅を持つデータに対するチェックビットを生成す
る方がチェックビットの保持のための記憶領域が減り、
コストの削減となる。それにもかかわらず、上述したピ
ン数の制約によりビット幅をあまり広げることができな
かった。本発明は、上術した課題を解決し、多ビット幅
のデータを扱うデータ記憶装置において、信号線数の増
大によるコストの増加をほとんど招かず、かつ処理速度
の低下もないエラー検出訂正装置を提供することを目的
とする。According to this formula, for example, the check bit is 7 bits for 32-bit width data, the check bit is 8 bits for 64-bit width data, and the check bit is 9 bits for 128-bit width data. is necessary. That is, when M is small, the ratio of K to M is large. That is, the storage area required for the error detection / correction code decreases as the data storage unit for generating the code for a fixed amount of data increases. Therefore, generating a check bit for data with a large bit width reduces the storage area for holding the check bit,
Cost reduction. Nevertheless, the bit width could not be increased so much due to the above-mentioned constraint on the number of pins. The present invention solves the above-mentioned problems, and in a data storage device that handles multi-bit width data, an error detection and correction device that hardly causes an increase in cost due to an increase in the number of signal lines and does not reduce the processing speed. The purpose is to provide.
【0011】[0011]
【課題を解決するための手段】本発明のエラー検出訂正
装置は、データをデータ幅方向に分割し、分割されたデ
ータをそれぞれ入力する複数のエラー検出訂正回路と、
当該各エラー検出訂正回路内に設けられ、データ処理装
置から連送される複数の分割されたデータを1つに合成
し、合成された全体のデータからチェックビットを生成
するための書込みラッチと、当該各エラー検出訂正回路
内に設けられ、データ記憶装置からチェックビットとと
もに読み出され、当該チェックビットにより訂正された
データを分割して連送するための読出しラッチとを備え
たことを特徴とするものである。An error detection / correction device of the present invention divides data in a data width direction and inputs a plurality of error detection / correction circuits, respectively.
A write latch provided in each of the error detection and correction circuits, for combining a plurality of divided data continuously sent from the data processing device into one, and generating a check bit from the combined whole data, And a read latch provided in each of the error detection / correction circuits for reading out together with the check bit from the data storage device and correcting and transmitting the data corrected by the check bit. It is a thing.
【0012】[0012]
【作用】本発明のエラー検出訂正装置においては、デー
タ処理装置からデータ記憶装置にデータが書き込まれる
際は、データがデータ幅方向に例えば2分割され、それ
ぞれ別個のエラー検出訂正回路に入力される。各エラー
検出訂正回路では、データ処理装置から連送される分割
データを書込みラッチで合成して例えば分割前と同じ幅
のデータを作る。そして、そのデータからハミング符号
等によりチェックビットを生成し、そのデータとチェッ
クビットを1セットとしてデータ記憶装置に書込む。一
方、データ記憶装置からデータ処理装置にデータが読み
出される際は、セット毎のデータとチェックビットが読
み出され、各エラー検出訂正回路に入力される。各エラ
ー検出訂正回路では、チェックビットからシンドローム
ビットが生成され、1ビットのエラーが含まれていると
きは当該シンドロームビットにより訂正される。そし
て、訂正されたデータは、読出しラッチで分割され、デ
ータ処理装置に連送される。この際、各エラー検出訂正
回路から出力されるデータが合成されて元のデータが復
元される。In the error detection / correction device of the present invention, when data is written from the data processing device to the data storage device, the data is divided into, for example, two in the data width direction, and the data is input to separate error detection / correction circuits. . In each error detection / correction circuit, the divided data continuously sent from the data processing device is combined by the write latch to form, for example, data having the same width as before the division. Then, a check bit is generated from the data by a Hamming code or the like, and the data and the check bit are written as one set in the data storage device. On the other hand, when data is read from the data storage device to the data processing device, the data and check bit for each set are read and input to each error detection and correction circuit. In each error detection / correction circuit, a syndrome bit is generated from the check bit, and when a 1-bit error is included, the syndrome bit is corrected by the syndrome bit. Then, the corrected data is divided by the read latch and sent to the data processing device. At this time, the data output from each error detection and correction circuit is combined to restore the original data.
【0013】[0013]
【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図1は、本発明のエラー検出訂正装置を備えた
システムの一実施例のブロック図である。図示の装置
は、プロセッサ1、メモリ2、エラー検出訂正回路3か
ら成る。プロセッサ1は、メモリ2に対するデータの書
込み及び読出しを行なう。このプロセッサ1は、64ビ
ットのデータ幅で2連送のデータ連送機構を持つ。メモ
リ2は、RAM(ランダム・アクセス・メモリ)から成
り、データとともにチェックビットを格納する。The present invention will be described in detail below with reference to the embodiments shown in the drawings. FIG. 1 is a block diagram of an embodiment of a system including an error detection / correction device of the present invention. The illustrated apparatus includes a processor 1, a memory 2, and an error detection / correction circuit 3. The processor 1 writes and reads data to and from the memory 2. The processor 1 has a data transmission mechanism of two consecutive transmissions with a data width of 64 bits. The memory 2 is composed of a RAM (random access memory) and stores check bits together with data.
【0014】エラー検出訂正回路3は、チェックビット
生成器3a、シンドローム生成器3b、エラー検出器3
c、読出し時の1ビットのエラーを訂正するエラー訂正
器3d、データラッチ3e、部分書込み時の1ビットの
エラーを訂正するエラー訂正器3f、メモリ側の入出力
バッファ3g、プロセッサ側の入出力バッファ3h、各
32ビット幅の読出しラッチ3k、読出しデータ選択器
3l、各32ビット幅の書込みラッチ3j、部分書込み
時の書込みデータと読出しデータのマージ回路3iから
成る。チェックビット生成器3aは、ハミング符号等に
より書き込み時のチェックビットを生成する。シンドロ
ーム生成器3bは、チェックビットにより1ビットのエ
ラーが検出された場合にその誤りを訂正するためのシン
ドロームビットを生成する。The error detection / correction circuit 3 includes a check bit generator 3a, a syndrome generator 3b, and an error detector 3.
c, error corrector 3d for correcting 1-bit error during reading, data latch 3e, error corrector 3f for correcting 1-bit error during partial writing, memory side input / output buffer 3g, processor side input / output It comprises a buffer 3h, a read latch 3k having a width of 32 bits, a read data selector 3l, a write latch 3j having a width of 32 bits, and a merge circuit 3i of write data and read data for partial writing. The check bit generator 3a generates a check bit at the time of writing using a Hamming code or the like. The syndrome generator 3b generates a syndrome bit for correcting the error when a 1-bit error is detected by the check bit.
【0015】エラー検出器3cは、1ビット又は2ビッ
トのエラーを検出してプロセッサ1にエラー信号を出力
する。エラー訂正器3dは、メモリ2から読み出したデ
ータに対し、シンドロームビットにより1ビットのエラ
ーを訂正する。データラッチ3eは、メモリ2から読み
出したデータをラッチする。エラー訂正器3fは、部分
書込み時に読み出したデータの1ビットエラーを訂正す
る。ここに、部分書込みとは、メモリ2への書込み単位
の一部に書込みを行なうことをいう。従って、部分書込
みを行なうときは、メモリ2からその単位のデータを読
み出し、その一部を書き換えて書き込む。入出力バッフ
ァ3g及び3hは、プロセッサ1がメモリ2に対し書込
み又は読出しを行なうデータ及びチェックビットを一時
的に格納する。The error detector 3c detects a 1-bit or 2-bit error and outputs an error signal to the processor 1. The error corrector 3d corrects a 1-bit error in the data read from the memory 2 by the syndrome bit. The data latch 3e latches the data read from the memory 2. The error corrector 3f corrects a 1-bit error of the data read during partial writing. Here, the partial writing refers to writing in a part of a writing unit to the memory 2. Therefore, when performing partial writing, the data in the unit is read from the memory 2 and a part of it is rewritten and written. The input / output buffers 3g and 3h temporarily store data and check bits that the processor 1 writes to or reads from the memory 2.
【0016】読出しラッチ3kは、例えば各32ビット
幅のラッチ回路から成り、プロセッサ1から連送される
32ビット幅のデータを一時的に格納して例えば64ビ
ット幅のデータに合成する。書込みラッチ3jは、例え
ば各32ビット幅のラッチ回路から成り、メモリ2から
読み出される32ビット幅のデータを一時的に格納して
例えば64ビット幅のデータに合成する。読出しデータ
選択器3lは、読出しラッチ3kの64ビット幅のデー
タを32ビット幅のデータに分割してプロセッサ1に送
るデータの一部を出力する。マージ回路3iは、部分書
込み時の書込みデータと読出しデータを合成して書込み
単位のデータを出力する。The read latch 3k is composed of, for example, a latch circuit of each 32 bit width, and temporarily stores the data of 32 bit width continuously sent from the processor 1 and synthesizes the data of 64 bit width. The write latch 3j is composed of, for example, a latch circuit having a width of 32 bits, and temporarily stores the data having a width of 32 bits read from the memory 2 and combines the data with a width of 64 bits, for example. The read data selector 3l divides the 64-bit width data of the read latch 3k into 32-bit width data and outputs a part of the data to be sent to the processor 1. The merge circuit 3i synthesizes the write data and the read data at the time of partial writing, and outputs the data of the write unit.
【0017】次に、データ書込み時、データ読出し時、
部分書込み時の動作を説明する。プロセッサ1のデータ
書込み時、プロセッサ1は図6(a)に示すように64
ビット幅のデータA、B等を2連送で送出するとする。
各送出において64ビット幅の書込みデータA、B等は
図6(b)に示すように32ビット幅のデータA1、A
2、B1、B2等に分割され、2つのエラー検出訂正回
路3に入力される。2連送により2回入力された書込み
データは2つの書込みラッチ3jに蓄積され、64ビッ
ト幅のデータA1、B1等にまとめられ、マージ回路3
iに入力される。Next, when writing data, when reading data,
The operation at the time of partial writing will be described. At the time of writing the data of the processor 1, the processor 1 is set to 64 as shown in FIG.
It is assumed that bit-width data A, B, etc. are transmitted in two consecutive transmissions.
In each transmission, the write data A, B having a 64-bit width is the data A1, A having a 32-bit width as shown in FIG. 6B.
It is divided into 2, B1, B2, etc. and input to the two error detection / correction circuits 3. The write data input twice by two consecutive transmissions are accumulated in the two write latches 3j and are combined into 64-bit width data A1, B1, etc., and the merge circuit 3
It is input to i.
【0018】この64ビット幅のデータA1、B1等
は、通常の書込み時、データを素通りさせるだけのマー
ジ回路3iを通過し、チェックビット生成器3aに入力
され、該生成器から8ビット幅のチェックビットCHが
出力される。その後、前記書込みデータA1、B1等と
チェックビットCHは、通常の書込み時、データを素通
りさせるだけの1ビットエラー訂正器3fを通過した
後、メモリ2に出力される。そして、2つのエラー検出
訂正回路3から出力された書込みデータA1、B1、A
2、B2等の64+64ビットとチェックビットCHの
8+8ビット、つまり全部で144ビットは一括してメ
モリ2に書き込まれる。The 64-bit wide data A1, B1 and the like pass through the merge circuit 3i, which simply allows the data to pass through during normal writing, are input to the check bit generator 3a, and have an 8-bit width from the generator. The check bit CH is output. After that, the write data A1, B1 and the like and the check bit CH are output to the memory 2 after passing through the 1-bit error corrector 3f, which simply allows the data to pass through during normal writing. The write data A1, B1, A output from the two error detection / correction circuits 3
64 + 64 bits of 2, 2, B2, etc. and 8 + 8 bits of the check bit CH, that is, 144 bits in total, are collectively written in the memory 2.
【0019】プロセッサ1のデータ読出し時、最初にメ
モリ2から図6(a)に示すデータA1、B1、A2、
B2等の64+64ビットとチェックビットCHの8+
8ビット、つまり全部で144ビットを一括して読み出
す。これらは2セットの対応する64ビット幅の読出し
データA1、B1等及びA2、B2等と8ビット幅のチ
ェックビットCHに分割され、セット毎に2つのエラー
検出訂正回路3に入力される。入力された64ビット幅
の読出しデータ(訂正前)と8ビット幅のチェックビッ
トはデータラッチ3eでラッチされる。そして、これら
はシンドローム生成器3bに入力され、該生成器からシ
ンドロームビットが出力される。その後、1ビットエラ
ー訂正器3dに、前記読出しデータ(訂正前)とシンド
ロームビットが入力され、該訂正器から読出しデータ
(訂正後)が出力される。これらの読出しデータは読出
しラッチ3kに32ビット幅で蓄積される。When the data is read by the processor 1, first, the data A1, B1, A2 shown in FIG.
64 + 64 bits such as B2 and 8+ check bits CH
Eight bits, that is, 144 bits in total, are collectively read. These are divided into two sets of corresponding read data A1, B1, etc. having a 64-bit width and A2, B2, etc. and a check bit CH having an 8-bit width, and are input to two error detection / correction circuits 3 for each set. The 64-bit wide read data (before correction) and the 8-bit wide check bit that have been input are latched by the data latch 3e. Then, these are input to the syndrome generator 3b, and the syndrome bits are output from the generator. After that, the read data (before correction) and the syndrome bit are input to the 1-bit error corrector 3d, and the read data (after correction) is output from the corrector. These read data are stored in the read latch 3k with a 32-bit width.
【0020】また、前記シンドロームビットはエラー検
出器3cにも入力され、該検出器3cから1ビットエラ
ー又は2ビットエラーの検出を示すエラー信号が出力さ
れる。読出しラッチ3kに蓄積されたデータはデータ選
択器3lによって選択され、2回に分けてプロセッサ1
に出力される。プロセッサ1は各エラー検出訂正回路3
から32ビットずつ、全部で64ビットの読出しデータ
を2連送で読み出す。この結果、図6(a)に示すデー
タが読み出される。The syndrome bits are also input to the error detector 3c, and the detector 3c outputs an error signal indicating the detection of a 1-bit error or a 2-bit error. The data stored in the read latch 3k is selected by the data selector 3l and is divided into two times, and the processor 1
Is output to. The processor 1 uses each error detection / correction circuit 3
Read data of 64 bits in total is read from each of 32 bits in two consecutive transmissions. As a result, the data shown in FIG. 6A is read.
【0021】部分書込み時には、メモリ2から読出しデ
ータ(訂正前)及びチェックビットがシンドローム生成
器3bに入力され、該生成器からシンドロームビットが
出力される。また、マージ回路3iにプロセッサ1から
の書込み部分データと前記読出しデータ(訂正前)が入
力され、該回路から全書込みデータ(訂正前)が出力さ
れる。この書込みデータ(訂正前)はチェックビット生
成器3aに入力され、該生成器からチェックビットが出
力される。そして、エラー訂正器3fに前記シンドロー
ムビット、書込みデータ(訂正前)とチェックビットが
入力され、該訂正器から前記読出しデータにおける1ビ
ットエラー及び関係するチェックビットが訂正された書
込みデータが出力され、メモリ2に書き込まれる。At the time of partial writing, read data (before correction) and check bits are input from the memory 2 to the syndrome generator 3b, and the syndrome bits are output from the generator. Further, the write partial data from the processor 1 and the read data (before correction) are input to the merge circuit 3i, and all write data (before correction) are output from the circuit. The write data (before correction) is input to the check bit generator 3a, and the check bit is output from the generator. Then, the syndrome bit, the write data (before correction) and the check bit are input to the error corrector 3f, and the corrector outputs the write data in which the 1-bit error in the read data and the related check bit are corrected, It is written in the memory 2.
【0022】図7は、本発明のエラー検出訂正装置を備
えたシステムの他の実施例のブロック図である。図示の
装置は、プロセッサ1、メモリ2、エラー検出訂正回路
3′、I/Oユニット4から成る。プロセッサ1は、6
4ビットのデータ幅で4連送のデータ連送機構を持つ。
メモリ2は、RAM(ランダム・アクセス・メモリ)か
ら成り、128ビット幅のデータ及び16ビット幅のチ
ェックビットを格納する。FIG. 7 is a block diagram of another embodiment of the system including the error detection / correction device of the present invention. The illustrated apparatus comprises a processor 1, a memory 2, an error detection / correction circuit 3 ', and an I / O unit 4. Processor 1 has 6
It has a 4-bit data transmission mechanism with 4-bit data width.
The memory 2 is composed of a RAM (random access memory) and stores 128-bit wide data and 16-bit wide check bits.
【0023】エラー検出訂正回路3′は、メモリ2のア
クセス時のデータのエラーを検出し、訂正する回路で、
プロセッサバスとI/Oバスのデータブリッジ回路を含
む。即ち、エラー検出訂正回路3′は、図1に示すエラ
ー検出訂正回路3と同様に、チェックビット生成器3
a、シンドローム生成器3b、エラー検出器3c、エラ
ー訂正器3d、データラッチ3e、エラー訂正器3f、
メモリ側の入出力バッファ3g、プロセッサバス側の入
出力バッファ3h′を備える。これらの図1と同様の構
成の部分については詳細な説明は前述と同様であるの
で、重複する説明を省略する。これに対し、エラー検出
訂正回路3′は、I/Oユニットとのデータブリッジを
行なうので、I/Oバス側の入出力バッファ3h″を備
えている。The error detection / correction circuit 3'is a circuit for detecting and correcting an error in the data when the memory 2 is accessed.
It includes a data bridge circuit for the processor bus and the I / O bus. That is, the error detection / correction circuit 3'is similar to the error detection / correction circuit 3 shown in FIG.
a, syndrome generator 3b, error detector 3c, error corrector 3d, data latch 3e, error corrector 3f,
The memory side input / output buffer 3g and the processor bus side input / output buffer 3h 'are provided. The detailed description of the parts having the same configurations as those in FIG. 1 is the same as the above description, and thus the duplicate description will be omitted. On the other hand, the error detection / correction circuit 3'is provided with the input / output buffer 3h "on the I / O bus side because it performs data bridge with the I / O unit.
【0024】また、エラー検出訂正回路3′は、部分書
込み時の書込みデータと読出しデータのマージ回路3
i、各32ビット幅のプロセッサバス側の書込みラッチ
3j′に加えて、各16ビット幅のI/Oバス側の書込
みラッチ3j″を備えている。同様に、各32ビット幅
のプロセッサバス側の読出しラッチ3k′の他に、各1
6ビット幅のI/Oバス側の読出しラッチ3k″を備え
ている。更に、プロセッサバス側の読出しデータ選択器
3l′の他に、I/Oバス側の読出しデータ選択器3
l″を備えている。The error detection / correction circuit 3'is a merge circuit 3 for writing data and reading data at the time of partial writing.
i, a write latch 3j 'on the side of the processor bus having a width of 32 bits, and a write latch 3j "on the side of the I / O bus having a width of 16 bits are provided. 1 in addition to the read latch 3k 'of
A read latch 3k ″ on the I / O bus side having a 6-bit width is provided. Further, in addition to the read data selector 3l ′ on the processor bus side, the read data selector 3 on the I / O bus side is provided.
l ″.
【0025】そして、プロセッサバス側とI/Oバス側
からの書込みデータ選択器3m、I/Oバス→プロセッ
サバス時のデータの選択器3n、プロセッサバスへのデ
ータの選択器3o、32ビット幅のデータを64ビット
幅のデータにまとめる書込みデータ選択・累積器3p、
プロセッサバス→I/Oバス時のデータの選択器3q、
I/Oバスへのデータの選択器3rを備えている。I/
Oユニット4は、ディスク装置等との入出力を行なうユ
ニットで、32ビットのデータ幅を持つ。The write data selector 3m from the processor bus side and the I / O bus side, the I / O bus → data selector 3n for the processor bus, the data selector 3o for the processor bus, and the 32-bit width Write data selector / accumulator 3p that collects the data of the above into 64 bit width data,
Processor bus → Data selector 3q for I / O bus
A data selector 3r for the I / O bus is provided. I /
The O unit 4 is a unit for performing input / output with a disk device or the like, and has a data width of 32 bits.
【0026】次に、上述した装置の書込み時、読出し
時、部分書込み時の動作を説明する。プロセッサ1のデ
ータ書込み時、プロセッサ1は64ビット幅のデータを
4連送で送出するとする。即ち、図6(a)におけるデ
ータA、B、C、Dが1回分の送出データとなる。各送
出において64ビット幅の書込みデータは、図6(b)
に示すように32ビット幅に分割され、2つのエラー検
出訂正回路3′に入力される。4回入力された書込みデ
ータは4つの書込みラッチ3j′に蓄積され、書込みデ
ータ選択・累積器3pによって64ビット幅のデータに
まとめられる。そして、この64ビット幅のデータは、
プロセッサバス側とI/Oバス側からの書込みデータ選
択器3mを通過した後、マージ回路3iに入力される。Next, the operations of the above-mentioned device during writing, reading and partial writing will be described. When writing data in the processor 1, it is assumed that the processor 1 sends 64-bit width data in four consecutive transmissions. That is, the data A, B, C, and D in FIG. 6A become the transmission data for one time. The write data of 64-bit width in each transmission is shown in FIG.
It is divided into 32 bit widths as shown in (2) and input to the two error detection / correction circuits 3 '. The write data input four times are accumulated in the four write latches 3j ', and are combined into 64-bit width data by the write data selector / accumulator 3p. And this 64-bit width data is
After passing through the write data selector 3m from the processor bus side and the I / O bus side, it is input to the merge circuit 3i.
【0027】この64ビット幅のデータは、通常書込み
時、データを素通りさせるだけのマージ回路3iを通過
し、チェックビット生成器3aに入力され、該生成器か
ら8ビット幅のチェックビットが出力される。その後、
前記書込みデータとチェックビットは、通常の書込み
時、データを素通りさせるだけのエラー訂正器3fを通
過した後、メモリ2に出力される。そして、2つのエラ
ー検出訂正回路3′から出力された書込みデータの64
+64ビットとチェックビットの8+8ビット、つまり
全部で144ビットは一括してメモリ2に書き込まれ
る。これは、プロセッサ1の64ビット幅のデータの2
連送分に値するため、4連送分の書込みデータは2回の
メモリ書込みで処理される。During the normal writing, this 64-bit wide data passes through the merge circuit 3i, which simply allows the data to pass through, and is input to the check bit generator 3a, which outputs 8-bit wide check bits. It afterwards,
The write data and the check bit are output to the memory 2 after passing through the error corrector 3f that allows the data to pass through during normal writing. Then, 64 of the write data output from the two error detection / correction circuits 3 '
8 + 8 bits of +64 bits and check bits, that is, 144 bits in total, are collectively written in the memory 2. This is 2 of 64-bit width data of processor 1.
Since it is worth the continuous transmission, the write data for four continuous transmissions is processed by two memory writes.
【0028】プロセッサ1のデータ読出し時は、最初に
メモリ2からデータの64+64ビットとチェックビッ
トの8+8ビット、つまり全部で144ビットを図6
(b)に示すように一括して読み出す。これらは2セッ
トの対応する64ビット幅の読出しデータと8ビット幅
のチェックビットに分割され、セット毎に2つのエラー
検出訂正回路3′に入力される。入力された64ビット
幅の読出しデータ(訂正前)と8ビット幅のチェックビ
ットは、データラッチ3eでラッチされる。そして、こ
れらはシンドローム生成器3bに入力され、該生成器か
らシンドロームビットが出力される。その後、エラー訂
正器3dに、前記読出しデータ(訂正前)とシンドロー
ムビットが入力され、該訂正器から読出しデータ(訂正
後)が出力される。この読出しデータは読出しラッチ3
k′に32ビット幅で蓄積される。When data is read by the processor 1, first, 64 + 64 bits of data and 8 + 8 bits of check bits from the memory 2, that is, 144 bits in total are shown in FIG.
As shown in (b), the data is collectively read. These are divided into two sets of corresponding read data of 64-bit width and check bits of 8-bit width, and are input to two error detection / correction circuits 3'for each set. The input read data of 64-bit width (before correction) and the input check bit of 8-bit width are latched by the data latch 3e. Then, these are input to the syndrome generator 3b, and the syndrome bits are output from the generator. Then, the read data (before correction) and the syndrome bit are input to the error corrector 3d, and the read data (after correction) is output from the corrector. This read data is read latch 3
It is stored in k'with a width of 32 bits.
【0029】また、前記シンドロームビットはエラー検
出器3cにも入力され、該検出器から1ビットエラー又
は2ビットエラーの検出を示すエラー信号が出力され
る。読出しラッチ3k′に蓄積されたデータはデータ選
択器3l′によって選択され、プロセッサバスへのデー
タ選択器3oを通過後、2回に分けてプロセッサ1に出
力される。この結果、図6(a)に示すデータが読み出
される。この場合、1回のメモリ読出しでプロセッサは
各エラー検出訂正回路から32ビットずつ、全部で64
ビットのデータを2連送分読み出すことによりデータ読
出しを行なう。従って、4連送分の読出しデータは2回
のメモリ読出しで処理される。The syndrome bits are also input to the error detector 3c, and the detector outputs an error signal indicating the detection of a 1-bit error or a 2-bit error. The data stored in the read latch 3k 'is selected by the data selector 3l', passes through the data selector 3o to the processor bus, and is then output to the processor 1 in two steps. As a result, the data shown in FIG. 6A is read. In this case, the processor reads 32 bits from each error detection / correction circuit in a single memory read, for a total of 64 bits.
Data reading is performed by reading bit data for two consecutive transmissions. Therefore, read data for four consecutive transmissions is processed by reading the memory twice.
【0030】I/Oユニット4のデータ書込み時、32
ビット幅の書込みデータは16ビット幅に分割され、2
つのエラー検出訂正回路3′に入力される。4回入力さ
れた書込みデータは4つの書込みラッチ3j″に蓄積さ
れ、プロセッサバス側とI/Oバス側からの書込みデー
タ選択器3mを通過した後、マージ回路3iに入力され
る。その後は、プロセッサの書込み時と同様である。I
/Oユニットの3回分以下の書込みデータは部分書込み
で処理される。When writing data to the I / O unit 4, 32
The write data of bit width is divided into 16 bit width and divided into 2
It is input to one error detection / correction circuit 3 '. The write data input four times is accumulated in the four write latches 3j ″, passes through the write data selector 3m from the processor bus side and the I / O bus side, and then is input to the merge circuit 3i. This is the same as when writing to the processor.
The write data for 3 times or less of the / O unit is processed by the partial write.
【0031】I/Oユニット4のデータ読出し時は、最
初にメモリ2からデータの64+64ビットとチェック
ビットの8+8ビット、全部で144ビットを一括して
読み出す。これらは2セットの対応する64ビット幅の
読出しデータと8ビット幅のチェックビットに分割さ
れ、セット毎に2つのエラー検出訂正回路3′に入力さ
れる。その後は、プロセッサ1の読出し時とほぼ同様で
ある。但し、読出しデータは読出しラッチ3k″に16
ビット幅で蓄積され、該ラッチに蓄積されたデータはデ
ータ選択器3l″によって選択され、I/Oバスへのデ
ータ選択器3oを通過した後、4回に分けてI/Oユニ
ット4に出力される。I/Oユニットは各エラー検出訂
正回路3′から16ビットずつ、全32ビットの読出し
データを読み込む。従って、1回のメモリ読出しで4回
分の読出しデータが処理される。When data is read from the I / O unit 4, first, 64 + 64 bits of data and 8 + 8 bits of check bits, that is, 144 bits in total, are collectively read. These are divided into two sets of corresponding read data of 64-bit width and check bits of 8-bit width, and are input to two error detection / correction circuits 3'for each set. After that, the process is almost the same as when the processor 1 reads. However, the read data is 16 in the read latch 3k ″.
The data accumulated in the bit width and stored in the latch is selected by the data selector 3l ″, passes through the data selector 3o to the I / O bus, and then is output to the I / O unit 4 in four times. The I / O unit reads a total of 32 bits of read data from each error detection / correction circuit 3'by 16 bits, so that one read of the memory processes four read data.
【0032】部分書込み時には、メモリ2から読出しデ
ータ(訂正前)及びチェックビットがシンドローム生成
器3bに入力され、該生成器からシンドロームビットが
出力される。また、マージ回路3iにプロセッサからの
書込み部分データと前記読出しデータ(訂正前)が入力
され、該回路から全書込みデータ(訂正前)が出力され
る。この書込みデータ(訂正前)はチェックビット生成
器3aに入力され、該生成器からチェックビットが出力
される。そして、エラー訂正器3fに前記シンドローム
ビット、書込みデータ(訂正前)とチェックビットが入
力され、該訂正器から前記読出しデータにおける1ビッ
トエラーに関係するデータ又はチェックビットのエラー
が訂正された書込みデータ(訂正後)が出力され、メモ
リ2に書き込まれる。At the time of partial writing, read data (before correction) and check bits are input from the memory 2 to the syndrome generator 3b, and the syndrome bits are output from the generator. Further, the write partial data from the processor and the read data (before correction) are input to the merge circuit 3i, and all write data (before correction) are output from the circuit. The write data (before correction) is input to the check bit generator 3a, and the check bit is output from the generator. Then, the syndrome bit, the write data (before correction) and the check bit are input to the error corrector 3f, and the write data in which the data related to the 1-bit error in the read data or the error of the check bit is corrected from the corrector. (Corrected) is output and written in the memory 2.
【0033】以上のようにして、大規模なエラー検出訂
正回路を分割して実現でき、各回路におけるデータ入出
力信号線数を適当なサイズにすることができる。従っ
て、全ハードウェアの量は従来とほとんど変わらず、デ
ータ記憶装置及びデータ処理装置につながるこの回路の
容量負荷も従来と変わることはない。また、インタリー
ブの手法を使用した場合のデータ記憶装置のアクセス速
度を損なうことなく、維持することができる。As described above, a large-scale error detection / correction circuit can be realized by being divided, and the number of data input / output signal lines in each circuit can be made an appropriate size. Therefore, the amount of all hardware is almost the same as before, and the capacity load of this circuit connected to the data storage device and the data processing device is not different from before. Further, the access speed of the data storage device when the interleaving method is used can be maintained without impairing it.
【0034】例えば、64ビット幅のデータ処理幅を持
つプロセッサのための、2ウェイ・インタリーブのメモ
リ装置におけるエラー検出訂正回路は、従来の構成では
データ信号線だけで、プロセッサ側64本、メモリ側
(64+8)×2=144本、合計208本を必要とす
る。この本数は、現在の集積回路のパッケージを考える
と、1つの集積回路として実現しにくいものである。と
ころが、本発明を適用し、2つのエラー検出訂正回路に
分割して構成すると、1つのエラー検出訂正回路のデー
タ信号線数は、プロセッサ側32本、メモリ側(64+
8)=72本、合計104本となり、1つの集積回路と
して容易に実現可能である。しかも、プロセッサから見
えるアクセス速度は同等であり、プロセッサ側及びメモ
リ側から見える該回路の負荷も同じである。For example, an error detection / correction circuit in a 2-way interleaved memory device for a processor having a data processing width of 64 bits has a conventional configuration with only data signal lines, 64 on the processor side, and on the memory side. (64 + 8) × 2 = 144, a total of 208 are required. This number is difficult to realize as one integrated circuit considering the current integrated circuit package. However, if the present invention is applied and divided into two error detection / correction circuits, the number of data signal lines in one error detection / correction circuit is 32 on the processor side and (64+) on the memory side.
8) = 72, totaling 104, which can be easily realized as one integrated circuit. Moreover, the access speeds seen from the processor are the same, and the loads on the circuit seen from the processor side and the memory side are the same.
【0035】また、64ビット幅のデータ処理幅を持つ
プロセッサのための、4ウェイ・インタリーブのメモリ
装置におけるエラー検出訂正回路は、従来の構成ではデ
ータ信号線だけで、プロセッサ側64本、メモリ側(6
4+8)×4=288本、合計352本を必要とする。
この本数は、現在の集積回路のパッケージを考えると、
1つの集積回路として実現し難いものである。ところ
が、本発明を適用し、4つのエラー検出訂正回路に分割
して構成すると、1つのエラー検出訂正回路のデータ信
号線数は、プロセッサ側16本、メモリ側(64+8)
=72本、合計98本となり、1つの集積回路として容
易に実現可能である。しかも、プロセッサから見えるア
クセス速度は同等であり、プロセッサ側及びメモリ側か
ら見える該回路の負荷も同じである。Further, the error detection and correction circuit in the 4-way interleaved memory device for the processor having the data processing width of 64 bits has only the data signal line in the conventional structure and has 64 lines on the processor side and the memory side. (6
4 + 8) × 4 = 288, which requires 352 in total.
Considering the current integrated circuit package, this number is
It is difficult to realize as one integrated circuit. However, if the present invention is applied and divided into four error detection / correction circuits and configured, the number of data signal lines in one error detection / correction circuit is 16 on the processor side and (64 + 8) on the memory side.
= 72, which is 98 in total, which can be easily realized as one integrated circuit. Moreover, the access speeds seen from the processor are the same, and the loads on the circuit seen from the processor side and the memory side are the same.
【0036】そして、128ビット幅のデータ処理幅を
持つプロセッサのための、4ウェイ・インタリーブのメ
モリ装置におけるエラー検出訂正回路は、従来の構成で
はデータ信号線だけで、プロセッサ側128本、メモリ
側(128+9)×4=548本、合計676本を必要
とする。この本数は、現在の集積回路のパッケージを考
えると、1つの集積回路として実現不可能である。とこ
ろが、本発明を適用し、4つのエラー検出訂正回路に分
割して構成すると、1つのエラー検出訂正回路のデータ
信号線数は、プロセッサ側32本、メモリ側(128+
9)=137本、合計169本となり、1つの集積回路
として容易に実現可能である。しかも、プロセッサから
見えるアクセス速度は同等であり、プロセッサ側及びメ
モリ側から見える該回路の負荷も同じである。An error detection / correction circuit in a 4-way interleaved memory device for a processor having a data processing width of 128 bits has 128 data lines on the processor side and 128 memory lines on the processor side in the conventional configuration. (128 + 9) × 4 = 548 lines, for a total of 676 lines. This number cannot be realized as one integrated circuit considering the current integrated circuit package. However, if the present invention is applied and divided into four error detection / correction circuits and configured, the number of data signal lines of one error detection / correction circuit is 32 on the processor side and 128+ on the memory side.
9) = 137, which is 169 in total, which can be easily realized as one integrated circuit. Moreover, the access speeds seen from the processor are the same, and the loads on the circuit seen from the processor side and the memory side are the same.
【0037】更に、64ビット幅のデータ処理幅を持つ
プロセッサのつながるプロセッサバスと、32ビット幅
のデータ処理幅を持つI/OユニットのつながるI/O
バスからのメモリアクセスを扱い、2ウェイ・インタリ
ーブに対応したエラー検出訂正回路は、従来の構成では
データ信号線だけでプロセッサバス側64本、I/Oバ
ス側32本、メモリ側(64+8)×2=144本、合
計240本を必要とする。この本数は、現在の集積回路
のパッケージを考えると、1つの集積回路として実現し
にくいものである。ところが、本発明を適用し、2つの
エラー検出訂正回路に分割して構成すると、1つのエラ
ー検出訂正回路のデータ信号線数は、プロセッサバス側
32本、I/Oバス側16本、メモリ側(64+8)=
72本、合計120本となり、1つの集積回路として容
易に実現可能である。しかも、プロセッサから見えるア
クセス速度は同等であり、プロセッサバス側及びメモリ
バス側から見える該回路の負荷も同じである。Further, a processor bus connected to a processor having a data processing width of 64 bits and an I / O connected to an I / O unit having a data processing width of 32 bits.
The error detection / correction circuit that handles memory access from the bus and is compatible with 2-way interleaving has 64 processor bus side, 32 I / O bus side, and memory side (64 + 8) with only the data signal line in the conventional configuration. 2 = 144, a total of 240 are required. This number is difficult to realize as one integrated circuit considering the current integrated circuit package. However, if the present invention is applied and divided into two error detection / correction circuits, the number of data signal lines of one error detection / correction circuit is 32 on the processor bus side, 16 on the I / O bus side, and on the memory side. (64 + 8) =
The total of 72 is 120, which can be easily realized as one integrated circuit. Moreover, the access speeds seen from the processor are the same, and the loads on the circuit seen from the processor bus side and the memory bus side are the same.
【0038】尚、データを小さな幅のデータに分割して
別々のエラー検出訂正回路に入力し、各エラー検出訂正
回路がチェックビット生成時にはチェックビットを、シ
ンドローム生成時にはシンドロームビットを各エラー検
出訂正回路同士で通信し合うことによって、もとのデー
タに対するチェックビット及びシンドロームを生成する
ことも可能である。つまり、もとのデータに対するチェ
ックビット生成及びシンドローム生成の処理を各エラー
検出訂正回路に分担させ、最終的に完成したチェックビ
ット及びシンドロームビットを全エラー検出訂正回路が
受け、処理を行なうようにすればよい。これによって
も、エラー検出訂正回路のピン数の制約の下に処理速度
を向上させることはできる。ただし、これらのエラー検
出訂正回路を別々の集積回路としてインプリメントする
場合、増加するピン数は最低(チェックビット+シンド
ロームビット)数で良いが、処理は別々の集積回路で通
信し合って行なうようにするため、1つの集積回路で閉
じている回路構成に比べて大変遅くなるし、その制御も
かなり複雑になる。The data is divided into data of a small width and input to different error detection / correction circuits, and each error detection / correction circuit outputs a check bit when generating a check bit and a syndrome bit when generating a syndrome. By communicating with each other, it is possible to generate the check bit and the syndrome for the original data. In other words, each error detection / correction circuit shares the processing of check bit generation and syndrome generation with respect to the original data, and all the error detection / correction circuits receive the finally completed check bit and syndrome bit and perform the processing. Good. This also makes it possible to improve the processing speed under the constraint of the number of pins of the error detection / correction circuit. However, when implementing these error detection and correction circuits as separate integrated circuits, the number of pins to be increased may be at least (check bits + syndrome bits), but processing should be performed by communicating with different integrated circuits. Therefore, it is much slower than the circuit configuration in which one integrated circuit is closed, and its control is considerably complicated.
【0039】尚、上述した実施例においては、エラー検
出訂正回路3′を2つ設けた場合について説明したが、
本発明はこれに限定されることなく、例えば、4つ、8
つ等いくつ設けるようにしてもよい。In the above embodiment, the case where two error detection / correction circuits 3'are provided has been described.
The present invention is not limited to this, for example, four, eight
Any number of two or more may be provided.
【0040】[0040]
【発明の効果】以上詳述したように、本発明のエラー検
出訂正装置によれば、大規模なエラー検出訂正回路を分
割して実現でき、各回路におけるデータ入出力信号線数
を適当なサイズにすることができる。従って、本発明に
係る回路において全ハードウェアの量は従来とほとんど
変わらず、データ記憶装置及びデータ処理装置につなが
るこの回路の容量負荷も従来と変わることはなく、ま
た、インタリーブの手法を使用した場合のデータ記憶装
置のアクセス速度を維持することができる。As described above in detail, according to the error detection / correction device of the present invention, a large-scale error detection / correction circuit can be divided and realized, and the number of data input / output signal lines in each circuit can be set to an appropriate size. Can be Therefore, the amount of total hardware in the circuit according to the present invention is almost the same as the conventional one, the capacity load of this circuit connected to the data storage device and the data processing device is not different from the conventional one, and the interleaving method is used. In this case, the access speed of the data storage device can be maintained.
【図1】本発明のエラー検出訂正装置の一実施例のブロ
ック図である。FIG. 1 is a block diagram of an embodiment of an error detection and correction device of the present invention.
【図2】従来のエラー検出訂正装置の一例のブロック図
である。FIG. 2 is a block diagram of an example of a conventional error detection and correction device.
【図3】データとチェックビットの関係の説明図であ
る。FIG. 3 is an explanatory diagram of a relationship between data and check bits.
【図4】QFPの説明図である。FIG. 4 is an explanatory diagram of QFP.
【図5】PGAの説明図である。FIG. 5 is an explanatory diagram of PGA.
【図6】データの書込み及び読出しの手順の説明図であ
る。FIG. 6 is an explanatory diagram of a data writing and reading procedure.
【図7】本発明のエラー検出訂正装置の他の実施例のブ
ロック図である。FIG. 7 is a block diagram of another embodiment of the error detection and correction device of the present invention.
1 プロセッサ(データ処理装置) 2 メモリ(データ記憶装置) 3、3′ エラー検出訂正回路 4 I/Oユニット(データ処理装置) 3j、3j′、3j″ 書込みラッチ 3k、3k′、3k″ 読出しラッチ 1 Processor (Data Processing Device) 2 Memory (Data Storage Device) 3, 3'Error Detection and Correction Circuit 4 I / O Unit (Data Processing Device) 3j, 3j ', 3j "Write Latch 3k, 3k', 3k" Read Latch
Claims (1)
れたデータをそれぞれ入力する複数のエラー検出訂正回
路と、 当該各エラー検出訂正回路内に設けられ、データ処理装
置から連送される複数の分割されたデータを1つに合成
し、合成された全体のデータからチェックビットを生成
するための書込みラッチと、 当該各エラー検出訂正回路内に設けられ、データ記憶装
置からチェックビットとともに読み出され、当該チェッ
クビットにより訂正されたデータを分割して連送するた
めの読出しラッチとを備えたことを特徴とするエラー検
出訂正装置。1. A plurality of error detection / correction circuits for dividing data in the data width direction and inputting the divided data respectively, and a plurality of error detection / correction circuits provided in each of the error detection / correction circuits and continuously transmitted from a data processing device. Write latch for synthesizing the divided data of 1 into 1 and generating check bits from the synthesized total data, and read and read from the data storage device together with the check bits provided in each error detection and correction circuit. And a read latch for dividing and transmitting the data corrected by the check bit, the error detecting and correcting apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5301046A JPH07129477A (en) | 1993-11-05 | 1993-11-05 | Error detection correcting device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5301046A JPH07129477A (en) | 1993-11-05 | 1993-11-05 | Error detection correcting device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07129477A true JPH07129477A (en) | 1995-05-19 |
Family
ID=17892214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5301046A Pending JPH07129477A (en) | 1993-11-05 | 1993-11-05 | Error detection correcting device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07129477A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005352985A (en) * | 2004-06-14 | 2005-12-22 | Sony Corp | Storage device |
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JP2019087020A (en) * | 2017-11-07 | 2019-06-06 | ルネサスエレクトロニクス株式会社 | Semiconductor device and semiconductor system comprising the same |
CN113655745A (en) * | 2021-08-19 | 2021-11-16 | 无锡中微亿芯有限公司 | FPGA for realizing automatic error detection and correction of configuration code stream |
-
1993
- 1993-11-05 JP JP5301046A patent/JPH07129477A/en active Pending
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