JPH07104925B2 - 画像記憶装置 - Google Patents
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- JPH07104925B2 JPH07104925B2 JP61019365A JP1936586A JPH07104925B2 JP H07104925 B2 JPH07104925 B2 JP H07104925B2 JP 61019365 A JP61019365 A JP 61019365A JP 1936586 A JP1936586 A JP 1936586A JP H07104925 B2 JPH07104925 B2 JP H07104925B2
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- Image Processing (AREA)
Description
【発明の詳細な説明】 ［概要］ パターン認識の位置合わせ等のため画像データを回転さ
せる場合、従来は一旦メモリに書き込んだ各画素の座標
を回転後の座標に変換して他のメモリ上に書き込むアフ
ィン（Fffine）変換と呼ばれる方式が採られていたが、
これは座標変換のための高精度の演算を必要とする上、
ハードウェア量も多くビディオ信号等の動的画像データ
を連続的に処理する装置を実現することが困難であっ
た。
せる場合、従来は一旦メモリに書き込んだ各画素の座標
を回転後の座標に変換して他のメモリ上に書き込むアフ
ィン（Fffine）変換と呼ばれる方式が採られていたが、
これは座標変換のための高精度の演算を必要とする上、
ハードウェア量も多くビディオ信号等の動的画像データ
を連続的に処理する装置を実現することが困難であっ
た。
本発明は、このような問題点を解決するため、同時にア
クセスすることが可能な複数のメモリによって構成され
た１枚の画像メモリを用いて、画像の自由回転の前処理
としての90度回転を少ないハードウェア量で、かつ高速
度に処理することができる画像記憶装置の構成方式と制
御についての技術を開示している。
クセスすることが可能な複数のメモリによって構成され
た１枚の画像メモリを用いて、画像の自由回転の前処理
としての90度回転を少ないハードウェア量で、かつ高速
度に処理することができる画像記憶装置の構成方式と制
御についての技術を開示している。
［産業上の利用分野］ 本発明は画像記憶装置の構成とその制御に関するもので
あって、特にビディオカメラの出力をディジタル化した
信号等の連続的な映像信号を効率的に90度回転して出力
することが可能であって、簡潔なハードウェアによって
経済的に実現し得る画像記憶装置に係る。
あって、特にビディオカメラの出力をディジタル化した
信号等の連続的な映像信号を効率的に90度回転して出力
することが可能であって、簡潔なハードウェアによって
経済的に実現し得る画像記憶装置に係る。
画像記憶装置は、半導技術（メモリ素子技術）の進歩に
伴に比較的小規模に実現できるようになってきた。この
ため、TVカメラ等から入力される映像をディジタル化し
非破壊検査、遠隔監視等の画像を扱った自動化に利用さ
れるようになってきた。このようなディジタル画像処理
の普及に伴い画像記憶装置は必要不可欠なものになって
いる。画像処理を利用し自動認識を実現しようとする
と、まず第１に画像の位置合わせを行なうための回転機
能が要求される。従来の方式で回転を行う場合には、精
度の高い加減乗除演算をしなければならずビデオレート
で実現するには困難を要する。そのため、斜軸変換を利
用した利用した回転方式が考えられるが、これは２回の
斜軸操作と２回の90度回転で実現できるものである。こ
の方式を実現するためには、まず90度回転をビデオレー
トで実現できる画像記憶装置が必要とされる。
伴に比較的小規模に実現できるようになってきた。この
ため、TVカメラ等から入力される映像をディジタル化し
非破壊検査、遠隔監視等の画像を扱った自動化に利用さ
れるようになってきた。このようなディジタル画像処理
の普及に伴い画像記憶装置は必要不可欠なものになって
いる。画像処理を利用し自動認識を実現しようとする
と、まず第１に画像の位置合わせを行なうための回転機
能が要求される。従来の方式で回転を行う場合には、精
度の高い加減乗除演算をしなければならずビデオレート
で実現するには困難を要する。そのため、斜軸変換を利
用した利用した回転方式が考えられるが、これは２回の
斜軸操作と２回の90度回転で実現できるものである。こ
の方式を実現するためには、まず90度回転をビデオレー
トで実現できる画像記憶装置が必要とされる。
［従来の技術］ 第９図は従来の画像記憶装置の構成の例を示す図であっ
て、51は読み出しアドレス生成回路、52は書込みアドレ
ス生成回路、53、54はそれぞれ画像メモリを表してい
る。
て、51は読み出しアドレス生成回路、52は書込みアドレ
ス生成回路、53、54はそれぞれ画像メモリを表してい
る。
第９図の画像記憶装置によって、画像データを回転させ
る場合にはアフィン（Affine）変換によって生成したア
ドレスを用いて、画像メモリ53から読み出した画素を画
像メモリ54に書き直すことにより行なわれる。
る場合にはアフィン（Affine）変換によって生成したア
ドレスを用いて、画像メモリ53から読み出した画素を画
像メモリ54に書き直すことにより行なわれる。
すなわち、（１）式の関係について、パラメータＡ〜Ｆ
を与えることにより、演算を行ない、転送すべき画像メ
モリ53のXold,Yoldなるアドレスから転送先の画像メモ
リ54のXnew,Ynewなるアドレスを生成する。
を与えることにより、演算を行ない、転送すべき画像メ
モリ53のXold,Yoldなるアドレスから転送先の画像メモ
リ54のXnew,Ynewなるアドレスを生成する。
（１）式において、Ａ〜Ｆはパラメータである。例え
ば、パラメータＡ〜Ｆをそれぞれ、Ａ＝0,B＝1,C＝0,D
＝−1,E＝0,F＝０として、第９図の読み出しアドレス生
成回路51でXold,Yoldをラスタ走査するためのアドレス
を発生し、書き込みアドレス生成回路52でXnew,Ynewの
アドレスを（１）式に従って生成することにより、時計
回りの90度回転を実現することができる。
ば、パラメータＡ〜Ｆをそれぞれ、Ａ＝0,B＝1,C＝0,D
＝−1,E＝0,F＝０として、第９図の読み出しアドレス生
成回路51でXold,Yoldをラスタ走査するためのアドレス
を発生し、書き込みアドレス生成回路52でXnew,Ynewの
アドレスを（１）式に従って生成することにより、時計
回りの90度回転を実現することができる。
［発明が解決しようとする問題点］ 従来の技術において、画像の90度回転を行なう場合に
は、上述したように、第９図に示すような画像記憶装置
を用いてアフィン変換を行なう構成を採る必要があり、
（１）式のパラメータＡ〜Ｆを固定化することによっ
て、常に画像を90度回転させ得る装置が得られるが、こ
のような従来の画像記憶装置においては、静止画像の処
理においても２組の画像メモリと２組のアドレス生成回
路を必要とし、ビディオカメラ出力のように連続的に出
力される画像データを処理する装置を実現しようとする
と、回路規模が大きくなるという問題点があった。
は、上述したように、第９図に示すような画像記憶装置
を用いてアフィン変換を行なう構成を採る必要があり、
（１）式のパラメータＡ〜Ｆを固定化することによっ
て、常に画像を90度回転させ得る装置が得られるが、こ
のような従来の画像記憶装置においては、静止画像の処
理においても２組の画像メモリと２組のアドレス生成回
路を必要とし、ビディオカメラ出力のように連続的に出
力される画像データを処理する装置を実現しようとする
と、回路規模が大きくなるという問題点があった。
本発明はこのような従来の問題点に鑑み、中速大容量の
ダイナミック・ランダムアクセスメモリ（Dynamic-RA
M）を効率的に使用することにより、１組のアドレス生
成回路と１組の画像メモリによる構成によって、ビディ
オカメラの出力のように連続的に出力される画像データ
を90度回転させることのできる画像記憶装置を提供する
ことを目的としている。
ダイナミック・ランダムアクセスメモリ（Dynamic-RA
M）を効率的に使用することにより、１組のアドレス生
成回路と１組の画像メモリによる構成によって、ビディ
オカメラの出力のように連続的に出力される画像データ
を90度回転させることのできる画像記憶装置を提供する
ことを目的としている。
［問題点を解決するための手段］ 本発明によれば、上述の目的は、前記特許請求の範囲に
記載した手段により達成される。すなわち、本発明は、
同時に複数画素データにアクセスすることが可能なるご
とく、所定数のモジュールに分割配置されていて横方向
縦方向の二次元座標をアドレスとして画像データを記憶
する画像メモリと、該画像メモリをラスタ走査によって
アクセスするためのアドレスを生成するアドレス発生回
路と、該画像メモリ上において上記所定数のモジュール
に記憶され、横方向及び縦方向に連続するデータの内、
任意の二つのデータは異なるモジュールに書き込まれる
ように、分割配置された各モジュールに書き込みデータ
を分配する第一のデータレジスタ回路と、分割配置され
た各モジュールから読み出したデータを再配置する第二
のデータレジスタ回路と、該第二のデータレジスタから
分割配置された画像の一つを選択するセレクタと、該セ
レクタにより選択された画像データを保持する出力レジ
スタとを具備し、あるアクセスサイクルで画像メモリに
書き込んだデータを、次のアクセスサイクルではアドレ
スのラスタ走査の方向を前記書き込み時とは90度回転さ
せて読み出すと共に、読み出したアドレスと同じアドレ
スに次のデータを書き込み、その次のサイクルでは、ア
ドレスのラスタ走査の方向を直前の読み出しおよび書き
込み時より更に90度前回と同方向に回転させて読み出す
と共に、読み出したアドレスと同じアドレスに書き込み
を行なうという動作を反復して行ない、その都度、読み
出されたデータを順次選択し並び替えることにより、画
像メモリに書き込まれた画像データをフレームごとに書
き込み時とは相対的に90度回転させて出力する画像記憶
装置である。
記載した手段により達成される。すなわち、本発明は、
同時に複数画素データにアクセスすることが可能なるご
とく、所定数のモジュールに分割配置されていて横方向
縦方向の二次元座標をアドレスとして画像データを記憶
する画像メモリと、該画像メモリをラスタ走査によって
アクセスするためのアドレスを生成するアドレス発生回
路と、該画像メモリ上において上記所定数のモジュール
に記憶され、横方向及び縦方向に連続するデータの内、
任意の二つのデータは異なるモジュールに書き込まれる
ように、分割配置された各モジュールに書き込みデータ
を分配する第一のデータレジスタ回路と、分割配置され
た各モジュールから読み出したデータを再配置する第二
のデータレジスタ回路と、該第二のデータレジスタから
分割配置された画像の一つを選択するセレクタと、該セ
レクタにより選択された画像データを保持する出力レジ
スタとを具備し、あるアクセスサイクルで画像メモリに
書き込んだデータを、次のアクセスサイクルではアドレ
スのラスタ走査の方向を前記書き込み時とは90度回転さ
せて読み出すと共に、読み出したアドレスと同じアドレ
スに次のデータを書き込み、その次のサイクルでは、ア
ドレスのラスタ走査の方向を直前の読み出しおよび書き
込み時より更に90度前回と同方向に回転させて読み出す
と共に、読み出したアドレスと同じアドレスに書き込み
を行なうという動作を反復して行ない、その都度、読み
出されたデータを順次選択し並び替えることにより、画
像メモリに書き込まれた画像データをフレームごとに書
き込み時とは相対的に90度回転させて出力する画像記憶
装置である。
［作用］ 第１図および第２図は本発明の原理を説明する図であっ
て、第１図（ａ）はラスタ走査、（ｂ）は画像メモリの
分割数が４である場合の画像メモリの割り付けを表して
いる。
て、第１図（ａ）はラスタ走査、（ｂ）は画像メモリの
分割数が４である場合の画像メモリの割り付けを表して
いる。
第１図（ｂ）における０〜３の数字はそれぞれ分割され
た画像メモリのモジュール番号を示すものであり、０〜
３のモジュールには同時にアクセスすることが可能であ
る。
た画像メモリのモジュール番号を示すものであり、０〜
３のモジュールには同時にアクセスすることが可能であ
る。
本発明による画像記憶装置においては、第１回目の書き
込みでは第１図（ｂ）に示すように１行目に（0,1,2,
3）（0,1,2,3）……のように４サイクルでモジュール番
号を割り付け、２行目においては、左へ１モジュール分
シフトして（1,2,3,0）（1,2,3,0）……のように、また
３行目においては（2,3,0,1），（2,3,0,1）……のよう
に、各行とも直前の行より左へ１モジュールづづシフト
して割り付ける。
込みでは第１図（ｂ）に示すように１行目に（0,1,2,
3）（0,1,2,3）……のように４サイクルでモジュール番
号を割り付け、２行目においては、左へ１モジュール分
シフトして（1,2,3,0）（1,2,3,0）……のように、また
３行目においては（2,3,0,1），（2,3,0,1）……のよう
に、各行とも直前の行より左へ１モジュールづづシフト
して割り付ける。
このようにモジュール番号を割り付けた場合、太枠内に
ある16個のレジスタへの読み書きは、第２図に説明され
る順序で行われる。
ある16個のレジスタへの読み書きは、第２図に説明され
る順序で行われる。
すなわち、第１回目のサイクルでは、第２図（ａ）の
に示すように、第一フレームを、（0,1,2,3）
（1,2,3,0）（2,3,0,1）（3,0,1,2）の順に書き込む。
に示すように、第一フレームを、（0,1,2,3）
（1,2,3,0）（2,3,0,1）（3,0,1,2）の順に書き込む。
そして、第２回目のサイクルでは、第一フレームの読み
出しと第二フレームの書き込みとを同時に行なうごとく
制御する。第２回目のサイクルにおいては、第２図
（ｂ）に示すのｙ方向に、（3,0,1,2）の順に第一フ
レームの第１行を読み出し、そこに第二フレームの第１
行を（3,0,1,2）の順に書き込む。
出しと第二フレームの書き込みとを同時に行なうごとく
制御する。第２回目のサイクルにおいては、第２図
（ｂ）に示すのｙ方向に、（3,0,1,2）の順に第一フ
レームの第１行を読み出し、そこに第二フレームの第１
行を（3,0,1,2）の順に書き込む。
同様に第３回目の読み出し・書き込みでは、第２図
（ｃ）に示すように直前の第２回目の角度から90度、す
なわち第１回目の角度から180度回転させて、第二フレ
ームを読み出すと共に、第三フレームを書き込む。
（ｃ）に示すように直前の第２回目の角度から90度、す
なわち第１回目の角度から180度回転させて、第二フレ
ームを読み出すと共に、第三フレームを書き込む。
第４回目の読み出し・書き込みでは、第２図（ｄ）に示
すように直前の第３回目の角度から90度、すなわち第１
回目の角度から270度回転させてフレームの読み書きを
行なう。
すように直前の第３回目の角度から90度、すなわち第１
回目の角度から270度回転させてフレームの読み書きを
行なう。
従って、各フレームの書き込み角度、読み出し角度、及
び入出力相対角度は、次の表の関係になるので、画像デ
ータは90度回転した状態で出力される。
び入出力相対角度は、次の表の関係になるので、画像デ
ータは90度回転した状態で出力される。
［実施例］ 第３図は本発明の１実施例のブロック図であって、１は
アドレス発生回路、２〜５はそれぞれレジスタ（Rg）で
２がRg0、３がRg1、４がRg2、５がRg3を表しており、６
は画像メモリ、７〜10はレジスタでレジスタ番号Rg8〜R
g11に対応しており、11は４入力信号中から１信号を選
び出すデータセレクタ、12は出力レジスタ、13はタイミ
ングジェネレータ、14〜17はレジスタ番号Rg4〜Rg7に対
応するレジスタを表している。画像メモリ６は二次元配
列の４バンク構成のメモリであり、アドレス発生回路１
は該メモリ６についてのアクセス用アドレスを生成する
もので、１回目はｘアドレスを＋１づつ、ｙアドレスを
＋１づつ増加させ、２回目はｘアドレスをｙ方向に＋１
づつ、ｙアドレスをｘ方向に終アドレスから−１づつ増
加させ、３回目はｘアドレスを終アドレスから−１づ
つ、ｙアドレスを終アドレスから−１づつ増加させ、４
回目はｘアドレスをｙ方向に終アドレスから−１づつ、
ｙアドレスをｘ方向に＋１づつ増加させる。このような
アドレスの生成は例えば特願昭60-80698号によって開示
されている方式のようにカウンタを制御することによっ
て実現される。
アドレス発生回路、２〜５はそれぞれレジスタ（Rg）で
２がRg0、３がRg1、４がRg2、５がRg3を表しており、６
は画像メモリ、７〜10はレジスタでレジスタ番号Rg8〜R
g11に対応しており、11は４入力信号中から１信号を選
び出すデータセレクタ、12は出力レジスタ、13はタイミ
ングジェネレータ、14〜17はレジスタ番号Rg4〜Rg7に対
応するレジスタを表している。画像メモリ６は二次元配
列の４バンク構成のメモリであり、アドレス発生回路１
は該メモリ６についてのアクセス用アドレスを生成する
もので、１回目はｘアドレスを＋１づつ、ｙアドレスを
＋１づつ増加させ、２回目はｘアドレスをｙ方向に＋１
づつ、ｙアドレスをｘ方向に終アドレスから−１づつ増
加させ、３回目はｘアドレスを終アドレスから−１づ
つ、ｙアドレスを終アドレスから−１づつ増加させ、４
回目はｘアドレスをｙ方向に終アドレスから−１づつ、
ｙアドレスをｘ方向に＋１づつ増加させる。このような
アドレスの生成は例えば特願昭60-80698号によって開示
されている方式のようにカウンタを制御することによっ
て実現される。
２〜５によって示されるレジスタ（Rg0〜Rg3）は入力デ
ータを格納するデータレジスタであり、制御クロックA,
B,C,Dによりデータのスキューが制御される。各制御ク
ロックA,B,C,D,Eとレジスタ（Rg0〜Rg7）の出力は第４
図〜第７図（ａ）として掲げたタイムチャートに示すよ
うに制御される。（第４図〜第７図において（ｂ）は走
査するメモリモジュールを斜線で示している）。
ータを格納するデータレジスタであり、制御クロックA,
B,C,Dによりデータのスキューが制御される。各制御ク
ロックA,B,C,D,Eとレジスタ（Rg0〜Rg7）の出力は第４
図〜第７図（ａ）として掲げたタイムチャートに示すよ
うに制御される。（第４図〜第７図において（ｂ）は走
査するメモリモジュールを斜線で示している）。
第２回目以降については各行ごとに第１表に示す各図に
示すタイムチャートが対応する。画像内の他の領域は、
これら１回目、２回目、３回目、４回目の繰り返しで同
様に制御される。
示すタイムチャートが対応する。画像内の他の領域は、
これら１回目、２回目、３回目、４回目の繰り返しで同
様に制御される。
画像メモリ６へのアクセスはタイミングジェネレータ13
の発生するタイミング信号により行なわれる。即ち、第
８図に示すように、書き込みアドレスと読み出しアドレ
スを１メモリアクセスのサイクル内で変化させずに、ま
ず信号Ｆによってメモリ素子から出力される読み出しデ
ータを第３図のレジスタ７〜10（Rg8〜Rg11）にラッチ
し、同じメモリアドレスにレジスタ14〜17（Rg4〜Rg7）
の内容を書き込みパルスWEによってメモリ素子に書き込
む。この操作は、FIFOの操作に相当するため、１枚分の
画像メモリだけで、ビデオレート90度回転を実現し得
る。
の発生するタイミング信号により行なわれる。即ち、第
８図に示すように、書き込みアドレスと読み出しアドレ
スを１メモリアクセスのサイクル内で変化させずに、ま
ず信号Ｆによってメモリ素子から出力される読み出しデ
ータを第３図のレジスタ７〜10（Rg8〜Rg11）にラッチ
し、同じメモリアドレスにレジスタ14〜17（Rg4〜Rg7）
の内容を書き込みパルスWEによってメモリ素子に書き込
む。この操作は、FIFOの操作に相当するため、１枚分の
画像メモリだけで、ビデオレート90度回転を実現し得
る。
次に、メモリから読み出したデータの扱いについて説明
する。
する。
１回目は １行目 0123の順に ２行目 1230の順に ３行目 2301の順に ４行目 3012の順に ２回目は １行目 3012の順に ２行目 2301の順に ３行目 1230の順に ４行目 0123の順に ３回目は １行目 2103の順に ２行目 1032の順に ３行目 0321の順に ４行目 3210の順に ４回目は １行目 3210の順に ２行目 0321の順に ３行目 1032の順に ４行目 2103の順に 以下この１回目〜４回目の繰り返しを行なうように、第
３図のセレクタ11（4 to 1データセレクタ）にSEL信号
を発生することで、出力レジスタ12に本発明の目的とす
る90度回転されたデータが表れる。
３図のセレクタ11（4 to 1データセレクタ）にSEL信号
を発生することで、出力レジスタ12に本発明の目的とす
る90度回転されたデータが表れる。
尚、このシステムクロックは、14MHZ〜8MHZ程度のもの
で、TV画像512×512をビデオレートで処理することがで
きる。
で、TV画像512×512をビデオレートで処理することがで
きる。
［発明の効果］ 以上説明したように本発明の画像記憶装置は、１組のア
ドレス生成回路と１枚分の画像メモリ素子による簡潔な
回路構成によって、ビディオカメラの出力のような連続
的に出力される画像データを容易に90度回転させること
ができるので、装置を経済的に実現し得る利点がある。
ドレス生成回路と１枚分の画像メモリ素子による簡潔な
回路構成によって、ビディオカメラの出力のような連続
的に出力される画像データを容易に90度回転させること
ができるので、装置を経済的に実現し得る利点がある。
第１図および第２図は本発明の原理を説明する図、第３
図は本発明の１実施例のブロック図、第４図、第５図、
第６図および第７図はタイムチャート、第８図は画像メ
モリへのアクセスを示すタイムチャート、第９図は従来
の画像記憶装置の構成の例を示す図である。 １、……アドレス発生回路、２〜５、７〜10、14〜17、
……レジスタ、６……画像メモリ、11……セレクタ、12
……出力レジスタ、13……タイミングジェネレータ
図は本発明の１実施例のブロック図、第４図、第５図、
第６図および第７図はタイムチャート、第８図は画像メ
モリへのアクセスを示すタイムチャート、第９図は従来
の画像記憶装置の構成の例を示す図である。 １、……アドレス発生回路、２〜５、７〜10、14〜17、
……レジスタ、６……画像メモリ、11……セレクタ、12
……出力レジスタ、13……タイミングジェネレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾崎 暢 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭52−16935（ＪＰ，Ａ)
Claims (1)
- 【請求項１】同時に複数画素データにアクセスすること
が可能なるごとく、所定数のモジュールに分割配置され
ていて横方向縦方向の二次元座標をアドレスとして画像
データを記憶する画像メモリと、 該画像メモリをラスタ走査によってアクセスするための
アドレスを生成するアドレス発生回路と、 該画像メモリ上において上記所定数のモジュールに記憶
され、横方向及び縦方向に連続するデータの内、任意の
二つのデータは異なるモジュールに書き込まれるよう
に、分割配置された各モジュールに書き込みデータを分
配する第一のデータレジスタ回路と、 分割配置された各モジュールから読み出したデータを再
配置する第二のデータレジスタ回路と、 該第二のデータレジスタから分割配置された画像の一つ
を選択するセレクタと、 該セレクタにより選択された画像データを保持する出力
レジスタとを具備し、 あるアクセスサイクルで画像メモリに書き込んだデータ
を、 次のアクセスサイクルではアドレスのラスタ走査の方向
を前記書き込み時とは90度回転させて読み出すと共に、
読み出したアドレスと同じアドレスに次のデータを書き
込み、 その次のサイクルでは、アドレスのラスタ走査の方向を
直前の読み出しおよび書き込み時より更に90度前回と同
方向に回転させて読み出すと共に、読み出したアドレス
と同じアドレスに書き込みを行なうという動作を反復し
て行ない、 その都度、読み出されたデータを順次選択し並び替える
ことにより、画像メモリに書き込まれた画像データをフ
レームごとに書き込み時とは相対的に90度回転させて出
力することを特徴とする画像記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019365A JPH07104925B2 (ja) | 1986-01-31 | 1986-01-31 | 画像記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61019365A JPH07104925B2 (ja) | 1986-01-31 | 1986-01-31 | 画像記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202275A JPS62202275A (ja) | 1987-09-05 |
| JPH07104925B2 true JPH07104925B2 (ja) | 1995-11-13 |
Family
ID=11997327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61019365A Expired - Fee Related JPH07104925B2 (ja) | 1986-01-31 | 1986-01-31 | 画像記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104925B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085450A (ja) * | 2006-09-26 | 2008-04-10 | Kyocera Mita Corp | 画像形成装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0582824A2 (en) * | 1992-07-31 | 1994-02-16 | E.I. Du Pont De Nemours And Company | Orthogonal image rotation using matrix transposition |
| JP4818854B2 (ja) * | 2006-09-06 | 2011-11-16 | 京セラ株式会社 | 画像表示装置、電子機器、表示制御装置、及び表示制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5216935A (en) * | 1975-07-30 | 1977-02-08 | Hitachi Ltd | Memory system |
-
1986
- 1986-01-31 JP JP61019365A patent/JPH07104925B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085450A (ja) * | 2006-09-26 | 2008-04-10 | Kyocera Mita Corp | 画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62202275A (ja) | 1987-09-05 |
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