JPH0685636A - Output circuit - Google Patents
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- JPH0685636A JPH0685636A JP4233883A JP23388392A JPH0685636A JP H0685636 A JPH0685636 A JP H0685636A JP 4233883 A JP4233883 A JP 4233883A JP 23388392 A JP23388392 A JP 23388392A JP H0685636 A JPH0685636 A JP H0685636A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、出力回路に関し、特
に、C−MOS集積回路の入力等の容量性負荷を駆動す
るのに有利な出力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit, and more particularly to an output circuit advantageous for driving a capacitive load such as an input of a C-MOS integrated circuit.
【0002】[0002]
【従来の技術】従来の出力回路は図5に示すように、出
力段と定電流回路と制御回路とにより構成されている。2. Description of the Related Art As shown in FIG. 5, a conventional output circuit is composed of an output stage, a constant current circuit and a control circuit.
【0003】この出力段は、PNPトランジスタ1のエ
ミッタを電源端子2に接続し、NPNトランジスタ3の
エミッタを接地端子4に接続し、PNPトランジスタ1
のコレクタとNPNトランジスタ3のコレクタを共通に
して出力端子5に接続し、各々のトランジスタのベース
を入力としている。In this output stage, the emitter of the PNP transistor 1 is connected to the power supply terminal 2, the emitter of the NPN transistor 3 is connected to the ground terminal 4, and the PNP transistor 1 is connected.
And the collector of the NPN transistor 3 are commonly connected to the output terminal 5, and the base of each transistor is used as an input.
【0004】定電流回路は、定電流源6をPNPトラン
ジスタ7のコレクタとベースに接続し、この点にPNP
トランジスタ8,9のベースを接続し、PNPトランジ
スタ7,8,9のエミッタは、各々抵抗10,11,1
2を介して電源端子2に接続して構成されている。The constant current circuit connects the constant current source 6 to the collector and base of the PNP transistor 7, and at this point the PNP is connected.
The bases of the transistors 8 and 9 are connected, and the emitters of the PNP transistors 7, 8 and 9 are resistors 10, 11, and 1, respectively.
It is configured to be connected to the power supply terminal 2 via 2.
【0005】制御回路は、入力端子13から抵抗14,
15を介してNPNトランジスタ16,17のベースと
各々接続し、NPNトランジスタ16,17のエミッタ
は各々抵抗18,19を介して接地端子4に接続し、N
PNトランジスタ16のコレクタはPNPトランジスタ
8のコレクタとNPNトランジスタ3のベースに接続
し、NPNトランジスタ17のコレクタは、PNPトラ
ンジスタ9のコレクタと、PNPトランジスタ1のベー
スに接続し、構成されている。なお、抵抗20は、PN
Pトランジスタ9の飽和によるPNPトランジスタ8の
駆動不足防止用として設けられている。The control circuit operates from the input terminal 13 to the resistor 14,
The NPN transistors 16 and 17 are connected to the bases of the NPN transistors 16 and 17, respectively, and the emitters of the NPN transistors 16 and 17 are connected to the ground terminal 4 via the resistors 18 and 19, respectively.
The collector of the PN transistor 16 is connected to the collector of the PNP transistor 8 and the base of the NPN transistor 3, and the collector of the NPN transistor 17 is connected to the collector of the PNP transistor 9 and the base of the PNP transistor 1. The resistor 20 is a PN
It is provided to prevent insufficient driving of the PNP transistor 8 due to saturation of the P transistor 9.
【0006】次に、この出力回路の動作としては、入力
端子13に入力されたパルス信号に同期した波形を出力
端子5に出力する。例えば、入力端子13が高レベルと
なると、NPNトランジスタ16がオンし、PNPトラ
ンジスタ8のコレクタ電流を引き、NPNトランジスタ
をオフさせる。一方、NPNトランジスタ17がオン
し、PNPトランジスタ1のベース電流を供給し、オン
し、出力端子5が高レベルとなる。Next, as the operation of this output circuit, a waveform synchronized with the pulse signal input to the input terminal 13 is output to the output terminal 5. For example, when the input terminal 13 becomes high level, the NPN transistor 16 is turned on, the collector current of the PNP transistor 8 is drawn, and the NPN transistor is turned off. On the other hand, the NPN transistor 17 turns on, supplies the base current of the PNP transistor 1 and turns on, and the output terminal 5 becomes high level.
【0007】なお、入力端子13が低レベルとなると、
前記動作の逆となり、NPNトランジスタ3がオンし
て、出力端子が低レベルとなる。When the input terminal 13 becomes low level,
The operation is reversed, the NPN transistor 3 is turned on, and the output terminal becomes low level.
【0008】[0008]
【発明が解決しようとする課題】この種の出力回路は、
負荷としてC−MOS型集積回路の入力段等が接続され
た場合、容量性負荷となるので、出力波形の立上り時間
tr,立ち下がり時間tfは次式のように、負荷容量C
Lと出力電圧変化幅ΔVを一定とすると、出力電流値に
より決まる。The output circuit of this type is
When an input stage of a C-MOS integrated circuit or the like is connected as a load, it becomes a capacitive load. Therefore, the rise time tr and the fall time tf of the output waveform are calculated by the load capacitance C
When L and the output voltage change width ΔV are constant, it is determined by the output current value.
【0009】 tr=(CL・ΔV)/Io source tf=(CL・ΔV)/Io sink {但し、CL:負荷容量(100PF)、ΔV:出力電
圧変化幅(10V)、Io source:出力吐出電
流、Io sink:出力吸込電流とする}出力波形の
立上り時間tr、立ち下がり時間tfが遅いと、出力端
子5にC−MOS型集積回路等の入力が接続された場
合、入力のスレッショルド付近でのノイズマージンが不
足し、外来ノイズ等により、後段の回路が誤動作してし
まう。Tr = (CL · ΔV) / Io source tf = (CL · ΔV) / Io sink {where CL: load capacity (100PF), ΔV: output voltage change width (10V), Io source: output discharge current , Io sink: output sink current} When the rise time tr and the fall time tf of the output waveform are slow, when an input such as a C-MOS integrated circuit is connected to the output terminal 5, the output voltage near the input threshold is The noise margin is insufficient, and external circuits or the like malfunction the circuits in the subsequent stages.
【0010】この対策として、出力電流値を大きくする
ため、定電流回路の電流値を大きくして、図6に出力端
子5の波形として点線で示すように出力波形の立上り、
立ち下がり時間を早くする方法がとられていたが、電源
端子2の電流、接地端子4の電流として図6に示される
ように、回路電流も点線の様に大きくなっていた。As a countermeasure against this, in order to increase the output current value, the current value of the constant current circuit is increased so that the output waveform rises as shown by the dotted line in FIG.
Although a method of shortening the fall time has been adopted, as shown in FIG. 6 as the current of the power supply terminal 2 and the current of the ground terminal 4, the circuit current is also large as shown by the dotted line.
【0011】このように、従来は、出力波形の立上り時
間、立ち下がり時間を早くするためには回路電流を増さ
なければならないという問題があった。また、回路電流
を少なくすると、出力端子5に接続された入力回路のス
レッショルド付近で、ノイズによる誤動作が発生すると
いう問題もあった。As described above, conventionally, there has been a problem that the circuit current must be increased in order to shorten the rise time and the fall time of the output waveform. Further, when the circuit current is reduced, there is also a problem that a malfunction occurs due to noise near the threshold of the input circuit connected to the output terminal 5.
【0012】従って本発明の目的は、回路電流を増すこ
となく、出力波形の立上り時間、立ち下がり時間を早め
ることのできる出力回路を提供することにある。Therefore, an object of the present invention is to provide an output circuit capable of advancing the rise time and fall time of an output waveform without increasing the circuit current.
【0013】[0013]
【課題を解決するための手段】前記目的を達成するため
に本発明では、出力端子が規定のレベルに達する間だ
け、出力段のトランジスタのベースに電流を供給する駆
動回路を接続することとした。To achieve the above object, in the present invention, a drive circuit for supplying a current to the base of the transistor in the output stage is connected only while the output terminal reaches a prescribed level. .
【0014】本発明ではまた、第1の出力段PNPトラ
ンジスタをNPNトランジスタに置き換えて構成し、こ
の第1の出力段としてのNPNトランジスタのエミッタ
と、第2の出力段NPNトランジスタのコレクタを出力
端子としたトーテムポール型出力段と、第1の出力段N
PNトランジスタと第2の出力段NPNトランジスタと
を相反する状態で反転動作させる制御回路を備えた。In the present invention, the first output stage PNP transistor is replaced with an NPN transistor, and the emitter of the NPN transistor as the first output stage and the collector of the second output stage NPN transistor are output terminals. Totem pole type output stage and the first output stage N
A control circuit for inverting the PN transistor and the second output-stage NPN transistor in opposite states is provided.
【0015】[0015]
【作用】従来の出力回路に、出力端子が規定のレベルま
で上昇、下降する区間だけ出力段トランジスタのベース
電流の供給をする。The base current of the output stage transistor is supplied to the conventional output circuit only in the section in which the output terminal rises and falls to a specified level.
【0016】[0016]
【実施例】本発明の出力回路は、第1の出力段PNPト
ランジスタと第2の出力段NPNトランジスタのエミッ
タを各々電源端子と接地端子に接続し、コレクタ共通と
して出力端子とした出力段と、第1の出力段PNPトラ
ンジスタと第2の出力段NPNトランジスタとを相反す
る状態で、動作させる制御回路を備えた出力回路におい
て、出力端子が規定のレベルまで上昇、下降する区間だ
け、当該出力段トランジスタのベース電流を追加供給す
る駆動回路を付加したことを特徴とする。BEST MODE FOR CARRYING OUT THE INVENTION The output circuit of the present invention includes an output stage in which the emitters of a first output stage PNP transistor and a second output stage NPN transistor are connected to a power supply terminal and a ground terminal, respectively, and an output terminal is used as a common collector. In an output circuit equipped with a control circuit for operating the first output stage PNP transistor and the second output stage NPN transistor in opposite states, the output stage is increased and decreased to a specified level only in the output stage. It is characterized in that a drive circuit for additionally supplying the base current of the transistor is added.
【0017】また、上記発明において、ベース電流を供
給する駆動回路は、第1の出力段PNPトランジスタの
コレクタにエミッタが、ベースにコレクタが接続された
NPNトランジスタと、エミッタを電源端子とし、ベー
スを出力段PNPトランジスタのベースと共通にし、コ
レクタはダイオードを0〜数個、通して前記NPNトラ
ンジスタに接続したPNPトランジスタで構成され、第
2の出力段NPNトランジスタのコレクタにエミッタ
が、ベースにコレクタが接続されたPNPトランジスタ
と、エミッタを接地端子とし、ベースを出力段NPNト
ランジスタのベースと共通にし、コレクタは、ダイオー
ド0〜数個、通して前記PNPトランジスタに接続した
NPNトランジスタで構成している。In the above invention, the drive circuit for supplying the base current uses the NPN transistor having the collector connected to the collector of the first output stage PNP transistor and the collector connected to the base, and the emitter as the power supply terminal, and the base connected to the base. The collector of the second output stage NPN transistor has a collector and the base of the second output stage NPN transistor has a collector common to the base of the output stage PNP transistor and has a collector connected to the NPN transistor through 0 to several diodes. The PNP transistor is connected, the emitter is a ground terminal, the base is common with the base of the output stage NPN transistor, and the collector is an NPN transistor connected to the PNP transistor through 0 to several diodes.
【0018】本発明の実施例について、図面を参照して
説明する。図1は本発明の一実施例にかかる回路図であ
る。図2は、その入出力波形図である。図3、図4は、
本発明の他の実施例の説明図である。なお、図5に示し
た従来例と同一部分には、同一符号を付して重複する説
明は省略する。Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram according to an embodiment of the present invention. FIG. 2 is an input / output waveform diagram thereof. 3 and 4 show
It is explanatory drawing of the other Example of this invention. Note that the same parts as those of the conventional example shown in FIG.
【0019】本実施例では、図1、図4に示すように、
第1の出力段PNPトランジスタ1のコレクタにエミッ
タ、ベースにコレクタを接続したNPNトランジスタ2
1と、このNPNトランジスタ21のベースにカソード
を接続したダイオード22を有する。In this embodiment, as shown in FIGS. 1 and 4,
NPN transistor 2 in which the collector of the first output stage PNP transistor 1 is connected to the emitter and the base is connected to the collector
1 and a diode 22 having a cathode connected to the base of the NPN transistor 21.
【0020】更に、このダイオード22のアノードにコ
レクタを接続し、エミッタは抵抗23を介して電源端子
2に、ベースは抵抗24を介し、第1の出力段PNPト
ランジスタ1のベースと共通に接続したPNPトランジ
スタ25を付加している。Further, a collector is connected to the anode of the diode 22, the emitter is connected to the power supply terminal 2 via the resistor 23, and the base is connected to the base of the first output stage PNP transistor 1 via the resistor 24 in common. A PNP transistor 25 is added.
【0021】同様に第2の出力段NPNトランジスタ3
のコレクタにエミッタ、ベースにコレクタを接続したP
NPトランジスタ26と、PNPトランジスタ26のベ
ースにアノードを接続したダイオード27と、このダイ
オード27のカソードにコレクタを接続し、エミッタは
抵抗28を介して接地端子4に、ベースは抵抗29を介
して第2の出力段NPNトランジスタ3のベースと共通
に接続したNPNトランジスタ30を付加している。Similarly, the second output stage NPN transistor 3
P with the emitter connected to the collector and the collector connected to the base
An NP transistor 26, a diode 27 having an anode connected to the base of the PNP transistor 26, a collector connected to the cathode of the diode 27, an emitter connected to the ground terminal 4 via a resistor 28, and a base connected to the ground terminal 4 via a resistor 29. An NPN transistor 30 connected in common with the base of the second output stage NPN transistor 3 is added.
【0022】本実施例の回路動作は従来例と同様である
が、入力端子13が低レベルから高レベルとなり、NP
Nトランジスタ17がオンし、PNPトランジスタ1が
オンし、出力端子5、5’が上昇するとき、PNPトラ
ンジスタ25もオンして、ダイオード22を介し、NP
Nトランジスタ21をオンさせ、PNPトランジスタ1
にベース電流をさらに供給し、出力端子5から負荷に流
れる吐出電流Io sourceを大きくして図2に入
力端子5の波形として示すような、立上り時間trの早
い出力波形を得る。The circuit operation of this embodiment is similar to that of the conventional example, but the input terminal 13 changes from low level to high level, and NP
When the N transistor 17 is turned on, the PNP transistor 1 is turned on, and the output terminals 5 and 5 ′ rise, the PNP transistor 25 is also turned on, and the NP transistor 25
The N-transistor 21 is turned on, and the PNP transistor 1
Is further supplied with a base current to increase the discharge current Io source flowing from the output terminal 5 to the load to obtain an output waveform with a fast rise time tr as shown by the waveform of the input terminal 5 in FIG.
【0023】また、出力端子5の電位が規定の電位V1
まで上昇する区間までNPNトランジスタ21が働いて
いる。規定のV1 は、ダイオード22をショート又は複
数個とすることで可変できる。またV1 はVcc−Vs
at−VBE21にほぼ等しい。(但し、Vcc:電源端子
2の電圧、Vsat :トランジスタ25の飽和電圧、
Vf :ダイオード22の順方向電圧、VBE21 :トラ
ンジスタ21のベース・エミッタ間の電圧とする)この
ため、出力端子5の電位がV1 より上昇すると、出力吐
出電流Io sourceが小さくなり、回路電流も少
なくなる。Further, the potential of the output terminal 5 is the prescribed potential V 1
The NPN transistor 21 is operating up to the section of rising. The prescribed V 1 can be changed by shorting the diode 22 or by making a plurality of diodes 22. V 1 is Vcc-Vs
is almost equal to at-V BE21 . (However, Vcc: voltage of power supply terminal 2, Vsat: saturation voltage of transistor 25,
(Vf: forward voltage of the diode 22, V BE21 : voltage between the base and emitter of the transistor 21) Therefore, when the potential of the output terminal 5 rises above V 1 , the output discharge current Io source becomes small and the circuit current Also less.
【0024】入力端子13が高レベルから低レベルとな
るときは、同様にNPNトランジスタ16がオフしてト
ランジスタ3がオンし、出力端子5が下降し、NPNト
ランジスタ30がオンし、PNPトランジスタ26がオ
ンし、NPNトランジスタ3にベース電流をさらに供給
し、出力端子5の立ち下がり時間tfを早くしている。
また、このときの規定の電位VはVsat+VBE26にほ
ぼ等しい。When the input terminal 13 changes from the high level to the low level, the NPN transistor 16 is turned off, the transistor 3 is turned on, the output terminal 5 is lowered, the NPN transistor 30 is turned on, and the PNP transistor 26 is turned on. When turned on, the base current is further supplied to the NPN transistor 3 to shorten the fall time tf of the output terminal 5.
Further, the specified potential V at this time is almost equal to Vsat + V BE26 .
【0025】(但し、Vsat : トランジスタ30
の飽和電圧、VBE26 : トランジスタ26のベース、
エミッタ間電圧とする)以上説明したように、本例は、
従来の出力回路に、出力端子が規定のレベルまで上昇、
下降する区間だけ出力段トランジスタのベース電流の供
給をするため、出力波形の立上り、立ち下がり時間を早
めるために必要なベース電流を供給することによる回路
電流が上昇することはない。また、立上り、立ち下がり
時間も十分早くすることができるので、出力端子5に接
続された回路のスレッショルド付近でのノイズによる誤
動作の解消を低消費電流のまま実現できる。(However, Vsat: transistor 30
Saturation voltage, V BE26 : base of transistor 26,
As described above, in this example,
In the conventional output circuit, the output terminal rises to the specified level,
Since the base current of the output-stage transistor is supplied only during the falling period, the circuit current does not rise due to the supply of the base current necessary for accelerating the rise and fall times of the output waveform. Further, the rise and fall times can be made sufficiently fast, so that malfunctions due to noise near the threshold of the circuit connected to the output terminal 5 can be eliminated with low current consumption.
【0026】図3に示す例では、図1、図4の例におけ
る第1の出力段PNPトランジスタ1をNPNトランジ
スタ39に置き換えて構成し、この第1の出力段として
のNPNトランジスタ39のエミッタと、第2の出力段
NPNトランジスタ3のコレクタを出力端子としたトー
テムポール型出力段と、第1の出力段NPNトランジス
タ39と第2の出力段NPNトランジスタ3とを相反す
る状態で反転動作させる制御回路を備えている。この制
御回路は、図3に示すように、PNPトランジスタ38
と、ダイオード22と、NPNトランジスタ37と、抵
抗35、36等からなる。In the example shown in FIG. 3, the first output stage PNP transistor 1 in the examples of FIGS. 1 and 4 is replaced with an NPN transistor 39, and the NPN transistor 39 serves as the emitter of the first output stage. , A control for reversing the totem pole type output stage using the collector of the second output stage NPN transistor 3 as an output terminal and the first output stage NPN transistor 39 and the second output stage NPN transistor 3 in opposite states. It has a circuit. This control circuit, as shown in FIG.
, A diode 22, an NPN transistor 37, resistors 35, 36 and the like.
【0027】[0027]
【発明の効果】回路電流を増すことなく、出力波形の立
上り時間、立ち下がり時間を早めることのできる出力回
路を提供することができる。As described above, it is possible to provide an output circuit capable of accelerating the rise time and the fall time of the output waveform without increasing the circuit current.
【図1】本発明に係る出力回路図を説明した図である。FIG. 1 is a diagram illustrating an output circuit diagram according to the present invention.
【図2】本発明に係る出力回路の入出力波形を説明した
図である。FIG. 2 is a diagram illustrating input / output waveforms of an output circuit according to the present invention.
【図3】本発明の他の実施例に係る出力回路図の説明図
である。FIG. 3 is an explanatory diagram of an output circuit diagram according to another embodiment of the present invention.
【図4】本発明の他の実施例に係る出力回路図の説明図
である。FIG. 4 is an explanatory diagram of an output circuit diagram according to another embodiment of the present invention.
【図5】従来技術に係る出力回路図の説明図である。FIG. 5 is an explanatory diagram of an output circuit diagram according to a conventional technique.
【図6】従来技術に係る出力回路の入出力波形を説明し
た図である。FIG. 6 is a diagram illustrating input / output waveforms of an output circuit according to a conventional technique.
1 PNPトランジスタ 2 電源端子 3 NPNトランジスタ 5 出力端子 13 入力端子 21 駆動回路を構成するNPNトランジスタ 26 駆動回路を構成するPNPトランジスタ DESCRIPTION OF SYMBOLS 1 PNP transistor 2 Power supply terminal 3 NPN transistor 5 Output terminal 13 Input terminal 21 NPN transistor 26 which comprises a drive circuit 26 PNP transistor which comprises a drive circuit
Claims (2)
ジスタと第2の出力段NPNトランジスタとを、電源端
子と接地端子との間に直列接続して設けると共に、該ト
ランジスタのコレクタを共通とし、出力端子とした出力
段と、第1の出力段PNPトランジスタと第2の出力段
NPNトランジスタのベースに入力端子のレベルに応じ
て駆動電流を供給して、第1の出力段PNPトランジス
タと、第2の出力段NPNトランジスタを相反する状態
で動作させる制御回路を備えた出力回路において、 出力端子が規定のレベルに達する間だけ、当該出力段の
トランジスタのベースに電流を供給する駆動回路を接続
したことを特徴とする出力回路。1. A constant current circuit, a first output stage PNP transistor, and a second output stage NPN transistor are provided in series between a power supply terminal and a ground terminal, and the collectors of the transistors are common. A drive current is supplied to the output stage used as the output terminal, the bases of the first output stage PNP transistor and the second output stage NPN transistor in accordance with the level of the input terminal, and the first output stage PNP transistor and , An output circuit having a control circuit for operating the second output stage NPN transistor in a contradictory state, a drive circuit for supplying current to the base of the transistor of the output stage only while the output terminal reaches a prescribed level. An output circuit characterized by being connected.
出力段PNPトランジスタをNPNトランジスタに置き
換えて構成し、この第1の出力段としてのNPNトラン
ジスタのエミッタと、第2の出力段NPNトランジスタ
のコレクタを出力端子としたトーテムポール型出力段
と、第1の出力段NPNトランジスタと第2の出力段N
PNトランジスタとを相反する状態で反転動作させる制
御回路を備えたことを特徴とする出力回路。2. The output circuit according to claim 1, wherein the first output stage PNP transistor is replaced by an NPN transistor, the emitter of the NPN transistor serving as the first output stage and the second output stage NPN. A totem pole type output stage having a collector of the transistor as an output terminal, a first output stage NPN transistor and a second output stage N
An output circuit comprising a control circuit for inverting a PN transistor in an opposite state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4233883A JPH0685636A (en) | 1992-09-01 | 1992-09-01 | Output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4233883A JPH0685636A (en) | 1992-09-01 | 1992-09-01 | Output circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0685636A true JPH0685636A (en) | 1994-03-25 |
Family
ID=16962058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4233883A Pending JPH0685636A (en) | 1992-09-01 | 1992-09-01 | Output circuit |
Country Status (1)
Country | Link |
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JP (1) | JPH0685636A (en) |
-
1992
- 1992-09-01 JP JP4233883A patent/JPH0685636A/en active Pending
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JPH06140848A (en) | Operational amplifier |
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Date | Code | Title | Description |
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A02 | Decision of refusal |
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