JPH0645601A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0645601A JPH0645601A JP5121254A JP12125493A JPH0645601A JP H0645601 A JPH0645601 A JP H0645601A JP 5121254 A JP5121254 A JP 5121254A JP 12125493 A JP12125493 A JP 12125493A JP H0645601 A JPH0645601 A JP H0645601A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract
(57)【要約】
【目的】 耐圧も電流駆動能力も十分大きい高耐圧半導
体装置と、抵抗値の製造ばらつきの小さいところの、高
耐圧、高精度の半導体抵抗装置を提供する。 【構成】 半導体基板30上の所望の領域31(ここで
は長方形の領域)内に高耐圧半導体装置が形成されてい
る。高耐圧半導体装置の中央部に不純物拡散層32が形
成されている。不純物拡散層32は、その長手方向の両
端が特定の曲率をもつ形状に形成されている。ここで不
純物拡散層32はドレインである。不純物拡散層32と
隣接して、その周辺に不純物拡散層33が形成されてい
る。不純物拡散層32の長手方向の辺に接した領域33
aに形成された不純物拡散層33の幅は、不純物拡散層
32の両端の半円形状の境界と接した領域33bに形成
された不純物拡散層33の幅より狭く形成されている。
体装置と、抵抗値の製造ばらつきの小さいところの、高
耐圧、高精度の半導体抵抗装置を提供する。 【構成】 半導体基板30上の所望の領域31(ここで
は長方形の領域)内に高耐圧半導体装置が形成されてい
る。高耐圧半導体装置の中央部に不純物拡散層32が形
成されている。不純物拡散層32は、その長手方向の両
端が特定の曲率をもつ形状に形成されている。ここで不
純物拡散層32はドレインである。不純物拡散層32と
隣接して、その周辺に不純物拡散層33が形成されてい
る。不純物拡散層32の長手方向の辺に接した領域33
aに形成された不純物拡散層33の幅は、不純物拡散層
32の両端の半円形状の境界と接した領域33bに形成
された不純物拡散層33の幅より狭く形成されている。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路の出力回
路に用いられる半導体装置およびその製造方法に関する
ものである。
路に用いられる半導体装置およびその製造方法に関する
ものである。
【0002】
【従来の技術】近年、マイクロコンピュータを用いて蛍
光表示管などを直接に駆動するための出力回路に高耐圧
半導体装置が利用されるようになってきた。
光表示管などを直接に駆動するための出力回路に高耐圧
半導体装置が利用されるようになってきた。
【0003】また、半導体集積回路の微細化が進むなか
で、高耐圧半導体装置においても微細化および性能向上
の要求が高まり、微細化しても耐圧の確保と同時に電流
駆動能力の大きい高耐圧半導体装置が要望されている。
で、高耐圧半導体装置においても微細化および性能向上
の要求が高まり、微細化しても耐圧の確保と同時に電流
駆動能力の大きい高耐圧半導体装置が要望されている。
【0004】さらに、半導体集積回路の高性能化に伴
い、高耐圧、高精度の半導体抵抗装置が要望されてい
る。特に蛍光表示管を直接駆動するため、マイクロコン
ピュータの入出力端子に設けられる半導体抵抗装置は、
通常のCMOSプロセスにできるだけ工程を追加するこ
となく高耐圧、高精度に実現される必要がある。
い、高耐圧、高精度の半導体抵抗装置が要望されてい
る。特に蛍光表示管を直接駆動するため、マイクロコン
ピュータの入出力端子に設けられる半導体抵抗装置は、
通常のCMOSプロセスにできるだけ工程を追加するこ
となく高耐圧、高精度に実現される必要がある。
【0005】図12は従来の高耐圧半導体装置の平面図
である。図13は図12に示した線分ABでの断面図で
ある。
である。図13は図12に示した線分ABでの断面図で
ある。
【0006】絶縁膜2は半導体基板1上に形成されてい
る。半導体基板1上に絶縁膜2を介してゲート電極3が
配置されている。ゲート電極3は環状形状をしている。
不純物拡散層4は半導体基板1の表面かつゲート電極3
の環状の内側に形成されている。また不純物拡散層4は
一定の幅をもち、かつ環状に形成されている。不純物拡
散層5は半導体基板1の表面で、かつ環状の不純物拡散
層4の内側に配置されている。不純物拡散層5はドレイ
ンである。不純物拡散層6は半導体基板1の表面で、か
つ環状の形状であるゲート電極3の外側に形成されてい
る。不純物拡散層6はソースである。
る。半導体基板1上に絶縁膜2を介してゲート電極3が
配置されている。ゲート電極3は環状形状をしている。
不純物拡散層4は半導体基板1の表面かつゲート電極3
の環状の内側に形成されている。また不純物拡散層4は
一定の幅をもち、かつ環状に形成されている。不純物拡
散層5は半導体基板1の表面で、かつ環状の不純物拡散
層4の内側に配置されている。不純物拡散層5はドレイ
ンである。不純物拡散層6は半導体基板1の表面で、か
つ環状の形状であるゲート電極3の外側に形成されてい
る。不純物拡散層6はソースである。
【0007】以上のように構成された高耐圧半導体装置
について、以下その動作を説明する。
について、以下その動作を説明する。
【0008】高耐圧半導体装置が非導通の状態で、不純
物拡散層5に高電圧を印加したとき、不純物濃度の比較
的低い不純物拡散層4が空乏化する。これによって不純
物拡散層4で電圧降下が発生する。その結果、半導体装
置の耐圧を規定する、環状のゲート電極3下の半導体基
板1と、不純物拡散層4とで生じるPN接合にかかる電
圧は、不純物拡散層5に印加された電圧より小さくな
り、高耐圧化が実現できる。ここで、不純物拡散層4で
の電圧降下は、不純物拡散層4の幅が狭くなるほど小さ
くなる。
物拡散層5に高電圧を印加したとき、不純物濃度の比較
的低い不純物拡散層4が空乏化する。これによって不純
物拡散層4で電圧降下が発生する。その結果、半導体装
置の耐圧を規定する、環状のゲート電極3下の半導体基
板1と、不純物拡散層4とで生じるPN接合にかかる電
圧は、不純物拡散層5に印加された電圧より小さくな
り、高耐圧化が実現できる。ここで、不純物拡散層4で
の電圧降下は、不純物拡散層4の幅が狭くなるほど小さ
くなる。
【0009】一方、高耐圧半導体装置が導通している状
態で、不純物拡散層5に高電圧を印加すると、電流は不
純物拡散層6から不純物拡散層4を経て不純物拡散層5
に達する。ここで、不純物拡散層4の幅が狭くなるほ
ど、この部分での寄生抵抗が小さくなり、高耐圧半導体
装置の電流駆動能力は大きくなる。
態で、不純物拡散層5に高電圧を印加すると、電流は不
純物拡散層6から不純物拡散層4を経て不純物拡散層5
に達する。ここで、不純物拡散層4の幅が狭くなるほ
ど、この部分での寄生抵抗が小さくなり、高耐圧半導体
装置の電流駆動能力は大きくなる。
【0010】次に、図14は特開平2−168671号
公報に記載された従来の半導体抵抗装置の製造方法を示
す工程順断面図である。半導体基板10に下敷酸化膜1
1を形成し、リンをイオン注入する。その後、酸化およ
びウェルドライブインを施し、ウェル領域12を形成す
る(図14(a))。
公報に記載された従来の半導体抵抗装置の製造方法を示
す工程順断面図である。半導体基板10に下敷酸化膜1
1を形成し、リンをイオン注入する。その後、酸化およ
びウェルドライブインを施し、ウェル領域12を形成す
る(図14(a))。
【0011】半導体基板10上の酸化膜を除去し、新た
に下敷酸化膜13とシリコン窒化膜14を形成する。こ
の上にレジスト15を塗布し、リソグラフィ技術によっ
てフィールド領域をパターニングする。次に、レジスト
15をマスクにしてシリコン窒化膜14をパターニング
する。この後、Nチャネルトランジスタの素子分離用チ
ャネルストップとしてボロンをイオン注入する(図14
(b))。
に下敷酸化膜13とシリコン窒化膜14を形成する。こ
の上にレジスト15を塗布し、リソグラフィ技術によっ
てフィールド領域をパターニングする。次に、レジスト
15をマスクにしてシリコン窒化膜14をパターニング
する。この後、Nチャネルトランジスタの素子分離用チ
ャネルストップとしてボロンをイオン注入する(図14
(b))。
【0012】次に、素子分離用のフィールド酸化膜16
を形成する。この際ボロンが拡散されて、抵抗体となる
不純物拡散層17が形成される。シリコン窒化膜14、
下敷酸化膜13を除去した上に、ゲート酸化膜18を形
成する。不純物拡散層17のうち、抵抗として用いる部
分のフィールド酸化膜19上をほぼ覆うようにポリシリ
コン20を形成する(図14(c))。
を形成する。この際ボロンが拡散されて、抵抗体となる
不純物拡散層17が形成される。シリコン窒化膜14、
下敷酸化膜13を除去した上に、ゲート酸化膜18を形
成する。不純物拡散層17のうち、抵抗として用いる部
分のフィールド酸化膜19上をほぼ覆うようにポリシリ
コン20を形成する(図14(c))。
【0013】この後、ボロンをイオン注入し、不純物拡
散層21を形成する。さらにその後、層間絶縁膜22を
形成し、不純物拡散層21上にアルミニウム電極23を
形成する(図14(d))。
散層21を形成する。さらにその後、層間絶縁膜22を
形成し、不純物拡散層21上にアルミニウム電極23を
形成する(図14(d))。
【0014】このようにして形成された半導体抵抗装置
の動作について説明する。微細化によりウェル領域12
の表面濃度が上がると、パンチスルーを防止するために
不純物拡散層17の不純物濃度を高くし、その結果拡散
深さが浅くなる。このとき、不純物拡散層17のPN接
合によって生じる空乏層は不純物拡散層17の領域を全
て空乏化する。これによって1MΩ以上の高抵抗を持
つ。そこで、ポリシリコン20に不純物拡散層17中に
多数キャリアを誘起させる電位を印加することによっ
て、たとえ不純物拡散層17が完全に空乏化しても電流
が流れるようにする。これによっていちじるしく高抵抗
となることを防止できる。このようなプロセスを用いる
ことで、通常のCMOSプロセスになんら新たな工程を
付加することなく、所望(約70kΩ)の高抵抗の半導
体抵抗装置を得ている。
の動作について説明する。微細化によりウェル領域12
の表面濃度が上がると、パンチスルーを防止するために
不純物拡散層17の不純物濃度を高くし、その結果拡散
深さが浅くなる。このとき、不純物拡散層17のPN接
合によって生じる空乏層は不純物拡散層17の領域を全
て空乏化する。これによって1MΩ以上の高抵抗を持
つ。そこで、ポリシリコン20に不純物拡散層17中に
多数キャリアを誘起させる電位を印加することによっ
て、たとえ不純物拡散層17が完全に空乏化しても電流
が流れるようにする。これによっていちじるしく高抵抗
となることを防止できる。このようなプロセスを用いる
ことで、通常のCMOSプロセスになんら新たな工程を
付加することなく、所望(約70kΩ)の高抵抗の半導
体抵抗装置を得ている。
【0015】また、特開昭60−109261号公報に
は、図15に示すように、抵抗体20をPウェル19内
にn型チャネルストップと同時に形成する方法が示され
ている。抵抗体20の一方の端部が入力端子21と電気
的に接続されており、他方の端部はドレイン領域となる
入力端子22と電気的に接続されている。
は、図15に示すように、抵抗体20をPウェル19内
にn型チャネルストップと同時に形成する方法が示され
ている。抵抗体20の一方の端部が入力端子21と電気
的に接続されており、他方の端部はドレイン領域となる
入力端子22と電気的に接続されている。
【0016】
【発明が解決しようとする課題】しかしながら、前記従
来の高耐圧半導体装置には、電流駆動能力の向上をはか
るために不純物拡散層4の幅を狭くすると、耐圧が低下
し、耐圧の向上をはかるために不純物拡散層4の幅を広
くすると、電流駆動能力が低下するといったことが認め
られた。
来の高耐圧半導体装置には、電流駆動能力の向上をはか
るために不純物拡散層4の幅を狭くすると、耐圧が低下
し、耐圧の向上をはかるために不純物拡散層4の幅を広
くすると、電流駆動能力が低下するといったことが認め
られた。
【0017】また、従来の半導体抵抗装置では、抵抗体
となる拡散層17上にフィールド酸化膜19を形成する
際、およびその後に熱処理をする際に偏析や拡散がおこ
り、抵抗値の製造ばらつきが大きくなるといったことが
確認された。すなわち、拡散層17に含有されたボロン
がフィールド酸化膜19に偏析する。このため、拡散層
17の表面での不純物濃度は約1桁程度低下する。
となる拡散層17上にフィールド酸化膜19を形成する
際、およびその後に熱処理をする際に偏析や拡散がおこ
り、抵抗値の製造ばらつきが大きくなるといったことが
確認された。すなわち、拡散層17に含有されたボロン
がフィールド酸化膜19に偏析する。このため、拡散層
17の表面での不純物濃度は約1桁程度低下する。
【0018】さらに図15においては、抵抗体20上が
全てフィールド酸化膜23であるため抵抗のばらつきが
大きくなり、形成後に抵抗値を補正しようとしてもフィ
ールド酸化膜23が存在するため不純物を注入すること
ができない。また抵抗体20の端部が入力端子21、2
2の拡散深さより浅いため、この構造で高耐圧化を図る
ことが困難である。
全てフィールド酸化膜23であるため抵抗のばらつきが
大きくなり、形成後に抵抗値を補正しようとしてもフィ
ールド酸化膜23が存在するため不純物を注入すること
ができない。また抵抗体20の端部が入力端子21、2
2の拡散深さより浅いため、この構造で高耐圧化を図る
ことが困難である。
【0019】本発明は前記従来の課題を解決するもの
で、耐圧も電流駆動能力も十分大きい高耐圧半導体装置
を提供することを目的としている。
で、耐圧も電流駆動能力も十分大きい高耐圧半導体装置
を提供することを目的としている。
【0020】また、抵抗値の製造ばらつきの小さいとこ
ろの、高耐圧、高精度の半導体抵抗装置およびその製造
方法を提供することを目的としている。
ろの、高耐圧、高精度の半導体抵抗装置およびその製造
方法を提供することを目的としている。
【0021】
【課題を解決するための手段】この目的を達成するため
に、本発明の半導体装置は、一導電型半導体基板上に絶
縁膜を介して配置されたゲート電極と、前記半導体基板
の表面かつ前記ゲート電極の内側に配置された、前記半
導体基板と逆導電型の第1の不純物拡散層と、前記半導
体基板の表面かつ前記第1の不純物拡散層の内側に配置
された、前記半導体基板と逆導電型の第2の不純物拡散
層と、前記第1の不純物拡散層と前記第2の不純物拡散
層との境界線の曲率の小さい部分の前記第1の拡散層の
幅より曲率の大きい部分の前記第1の拡散層の幅の方が
広い。
に、本発明の半導体装置は、一導電型半導体基板上に絶
縁膜を介して配置されたゲート電極と、前記半導体基板
の表面かつ前記ゲート電極の内側に配置された、前記半
導体基板と逆導電型の第1の不純物拡散層と、前記半導
体基板の表面かつ前記第1の不純物拡散層の内側に配置
された、前記半導体基板と逆導電型の第2の不純物拡散
層と、前記第1の不純物拡散層と前記第2の不純物拡散
層との境界線の曲率の小さい部分の前記第1の拡散層の
幅より曲率の大きい部分の前記第1の拡散層の幅の方が
広い。
【0022】また、前記第2の不純物拡散層は、その両
端が丸みを持った形状である。また、前記第2の不純物
拡散層の両端以外の領域の曲率がほぼゼロである。
端が丸みを持った形状である。また、前記第2の不純物
拡散層の両端以外の領域の曲率がほぼゼロである。
【0023】また、前記第2の不純物拡散層の両端の丸
みを持つ領域に接した前記第1の不純物拡散層の幅が、
前記第2の不純物拡散層の両端以外の領域に接した前記
第1の不純物拡散層の幅より大きい。
みを持つ領域に接した前記第1の不純物拡散層の幅が、
前記第2の不純物拡散層の両端以外の領域に接した前記
第1の不純物拡散層の幅より大きい。
【0024】さらに、前記第2の不純物拡散層の不純物
濃度が前記第1の不純物拡散層の不純物濃度より高い。
濃度が前記第1の不純物拡散層の不純物濃度より高い。
【0025】また、この目的を達成するために、本発明
の半導体装置は、一導電型半導体基板に周囲をフィール
ド酸化膜によって囲まれた領域に形成された逆導電型の
第1の不純物拡散層と、前記第1の不純物拡散層を覆う
ように前記第1の不純物拡散層より不純物濃度の低い逆
導電型の第2の不純物拡散層が形成されており、前記第
1の不純物拡散層表面に形成された複数の逆導電型の第
3の不純物拡散層と、前記第3の不純物拡散層に接続さ
れた電極とを備えている。
の半導体装置は、一導電型半導体基板に周囲をフィール
ド酸化膜によって囲まれた領域に形成された逆導電型の
第1の不純物拡散層と、前記第1の不純物拡散層を覆う
ように前記第1の不純物拡散層より不純物濃度の低い逆
導電型の第2の不純物拡散層が形成されており、前記第
1の不純物拡散層表面に形成された複数の逆導電型の第
3の不純物拡散層と、前記第3の不純物拡散層に接続さ
れた電極とを備えている。
【0026】また、この目的を達成するために、本発明
の半導体装置の製造方法は、一導電型半導体基板または
ウェルの表面に逆導電型の第1の不純物拡散層を形成す
る工程と、前記第1の不純物拡散層の周囲を囲むように
前記半導体基板上にフィールド酸化膜を形成する工程
と、前記第1の不純物拡散層に入らないようにイオン注
入を行い、チャネルストップを形成する工程と、前記第
1拡散層内表面に前記フィールド酸化膜をマスクにして
前記第1の不純物拡散層の不純物濃度より高い不純物濃
度を持つ逆導電型の第2の不純物拡散層を形成する工程
と、前記第2の不純物拡散層に複数の逆導電型の第3の
不純物拡散層を形成する工程と、前記第3の不純物拡散
層に接続する電極を形成する工程とを備えている。
の半導体装置の製造方法は、一導電型半導体基板または
ウェルの表面に逆導電型の第1の不純物拡散層を形成す
る工程と、前記第1の不純物拡散層の周囲を囲むように
前記半導体基板上にフィールド酸化膜を形成する工程
と、前記第1の不純物拡散層に入らないようにイオン注
入を行い、チャネルストップを形成する工程と、前記第
1拡散層内表面に前記フィールド酸化膜をマスクにして
前記第1の不純物拡散層の不純物濃度より高い不純物濃
度を持つ逆導電型の第2の不純物拡散層を形成する工程
と、前記第2の不純物拡散層に複数の逆導電型の第3の
不純物拡散層を形成する工程と、前記第3の不純物拡散
層に接続する電極を形成する工程とを備えている。
【0027】
【作用】前記の構成によって、本発明の半導体装置は、
不純物拡散層間の境界線のうち耐圧を主に規制する曲率
の大きい部分の不純物拡散層の幅を広くすることで、耐
圧を向上させることができる。また、電流駆動能力を主
に規定する曲率の小さい部分の不純物拡散層の幅を狭く
することで、素子の電流駆動能力を向上することができ
る。
不純物拡散層間の境界線のうち耐圧を主に規制する曲率
の大きい部分の不純物拡散層の幅を広くすることで、耐
圧を向上させることができる。また、電流駆動能力を主
に規定する曲率の小さい部分の不純物拡散層の幅を狭く
することで、素子の電流駆動能力を向上することができ
る。
【0028】またこの構成によって、半導体抵抗装置は
2つの不純物拡散層を並列に接続した抵抗となる。ま
た、抵抗値の主なばらつきはより低抵抗である不純物拡
散層のばらつきで規定される。このため、この不純物拡
散層の不純物濃度を濃くし、さらに不純物拡散層の抵抗
値のばらつきをできるだけ抑制することができる。
2つの不純物拡散層を並列に接続した抵抗となる。ま
た、抵抗値の主なばらつきはより低抵抗である不純物拡
散層のばらつきで規定される。このため、この不純物拡
散層の不純物濃度を濃くし、さらに不純物拡散層の抵抗
値のばらつきをできるだけ抑制することができる。
【0029】また、不純物拡散層と半導体基板またはウ
ェルとの境界部上にフィールド酸化膜を設けることで、
高耐圧の半導体抵抗装置を実現することができる。
ェルとの境界部上にフィールド酸化膜を設けることで、
高耐圧の半導体抵抗装置を実現することができる。
【0030】さらに、不純物拡散層をフィールド酸化膜
をマスクにして形成することで通常のCMOSを形成す
るプロセスに、イオン注入工程を追加するだけで高耐
圧、高精度の半導体抵抗装置を実現することができる。
をマスクにして形成することで通常のCMOSを形成す
るプロセスに、イオン注入工程を追加するだけで高耐
圧、高精度の半導体抵抗装置を実現することができる。
【0031】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【0032】図1は本発明の一実施例における高耐圧半
導体装置の平面図である。図2は図1に示された線分A
Bでの断面図である。
導体装置の平面図である。図2は図1に示された線分A
Bでの断面図である。
【0033】半導体基板30上の所望の領域31(ここ
では長方形の領域)内に高耐圧半導体装置が形成されて
いる。高耐圧半導体装置の中央部に不純物拡散層32が
形成されている。不純物拡散層32は、その長手方向の
両端が特定の曲率をもつ形状に形成されている。ここで
不純物拡散層32はドレインである。
では長方形の領域)内に高耐圧半導体装置が形成されて
いる。高耐圧半導体装置の中央部に不純物拡散層32が
形成されている。不純物拡散層32は、その長手方向の
両端が特定の曲率をもつ形状に形成されている。ここで
不純物拡散層32はドレインである。
【0034】不純物拡散層32と隣接して、その周辺に
不純物拡散層33が形成されている。不純物拡散層32
の長手方向の辺に接した領域33aに形成された不純物
拡散層33の幅は、不純物拡散層32の両端の半円形状
の境界と接した領域33bに形成された不純物拡散層3
3の幅より狭く形成されている。ここで、長手方向の辺
の曲率は、不純物拡散層32の両端での曲率よりも小さ
く形成されている。すなわち、曲率の小さい領域に接し
た領域33aの不純物拡散層33の幅は、それより曲率
の大きい領域に接した領域33bの不純物拡散層33の
幅と比べて狭くなっている。ここでは、不純物拡散層3
3の曲率の小さい領域での幅は3μm、曲率の大きい領
域での幅は4μmとしている。
不純物拡散層33が形成されている。不純物拡散層32
の長手方向の辺に接した領域33aに形成された不純物
拡散層33の幅は、不純物拡散層32の両端の半円形状
の境界と接した領域33bに形成された不純物拡散層3
3の幅より狭く形成されている。ここで、長手方向の辺
の曲率は、不純物拡散層32の両端での曲率よりも小さ
く形成されている。すなわち、曲率の小さい領域に接し
た領域33aの不純物拡散層33の幅は、それより曲率
の大きい領域に接した領域33bの不純物拡散層33の
幅と比べて狭くなっている。ここでは、不純物拡散層3
3の曲率の小さい領域での幅は3μm、曲率の大きい領
域での幅は4μmとしている。
【0035】このように曲率の違いによって形成される
不純物拡散層33の幅を変えているのは、不純物拡散層
32の両端における曲率の大きい領域の耐圧が曲率の小
さい領域の耐圧より小さくなることを発明者らが見い出
したからである。このため、従来のように各不純物拡散
層を矩形形状とし、中心部に形成された矩形の不純物拡
散層から等距離に形成すると、矩形の4端は他の辺に比
べて曲率が大きいため、その端部に電界が集中してしま
う。このように高耐圧半導体装置の耐圧は、この端部で
規定されるため本実施例のごとくその耐圧を高くできな
い。
不純物拡散層33の幅を変えているのは、不純物拡散層
32の両端における曲率の大きい領域の耐圧が曲率の小
さい領域の耐圧より小さくなることを発明者らが見い出
したからである。このため、従来のように各不純物拡散
層を矩形形状とし、中心部に形成された矩形の不純物拡
散層から等距離に形成すると、矩形の4端は他の辺に比
べて曲率が大きいため、その端部に電界が集中してしま
う。このように高耐圧半導体装置の耐圧は、この端部で
規定されるため本実施例のごとくその耐圧を高くできな
い。
【0036】図3は不純物拡散層32の一端の拡大図で
ある。また、不純物拡散層32の端部は曲率Rである。
このとき、不純物拡散層32の端部には半径Rである半
円が形成されている。この半円と長辺とが接続される点
をDとすると、領域33aあるいはゲート電極34の紙
面に左右方向のくびれた部分Cの位置は、半円の中心と
点Dを結ぶ直線の延長線上にあるか、あるいはCの位置
がその延長線より長辺寄りであればよい。ここでは長手
方向の曲率は0であり、端部の曲率は0.625×106
m-1である。
ある。また、不純物拡散層32の端部は曲率Rである。
このとき、不純物拡散層32の端部には半径Rである半
円が形成されている。この半円と長辺とが接続される点
をDとすると、領域33aあるいはゲート電極34の紙
面に左右方向のくびれた部分Cの位置は、半円の中心と
点Dを結ぶ直線の延長線上にあるか、あるいはCの位置
がその延長線より長辺寄りであればよい。ここでは長手
方向の曲率は0であり、端部の曲率は0.625×106
m-1である。
【0037】また、不純物拡散層32の外周部には、幅
が一定であるゲート電極34が形成されている。さらに
ゲート電極34の外周部に不純物拡散層35が形成され
ている。
が一定であるゲート電極34が形成されている。さらに
ゲート電極34の外周部に不純物拡散層35が形成され
ている。
【0038】さらに、図2を用いて本発明の半導体装置
についてより詳細に説明する。半導体基板40は不純物
濃度が4×1015cm-3程度、面方位(100)のN型
シリコン基板を用いる。ここで半導体基板40の不純物
濃度は所定の高耐圧(本実施例では−60V程度)を実
現するために薄くしてある。さらに、以下で述べる不純
物拡散層43と不純物拡散層44とが、この素子を駆動
させたときに、パンチスルーしない程度に濃くする。こ
のため、必要に応じて所望の不純物濃度を得るため、イ
オン注入などによって不純物濃度を制御している。図4
に耐圧と不純物濃度の関係を示す。これより−60V程
度の耐圧を得るためには、不純物濃度を約4×1015c
m-3にすることが必要である。また、これより耐圧の値
を4×1014〜4×1016cm-3の範囲で用いること
で、−20V以上の耐圧を持つ半導体装置を得ることが
できる。
についてより詳細に説明する。半導体基板40は不純物
濃度が4×1015cm-3程度、面方位(100)のN型
シリコン基板を用いる。ここで半導体基板40の不純物
濃度は所定の高耐圧(本実施例では−60V程度)を実
現するために薄くしてある。さらに、以下で述べる不純
物拡散層43と不純物拡散層44とが、この素子を駆動
させたときに、パンチスルーしない程度に濃くする。こ
のため、必要に応じて所望の不純物濃度を得るため、イ
オン注入などによって不純物濃度を制御している。図4
に耐圧と不純物濃度の関係を示す。これより−60V程
度の耐圧を得るためには、不純物濃度を約4×1015c
m-3にすることが必要である。また、これより耐圧の値
を4×1014〜4×1016cm-3の範囲で用いること
で、−20V以上の耐圧を持つ半導体装置を得ることが
できる。
【0039】半導体基板40上に絶縁膜41が形成され
ている。絶縁膜41の膜厚は50nm程度である。ゲー
ト電極42は半導体基板40上に絶縁膜41を介して配
置されている。ゲート電極42の膜厚は400nm程度
で、ポリシリコンで形成されている。ゲート電極42は
環状形状をしている。
ている。絶縁膜41の膜厚は50nm程度である。ゲー
ト電極42は半導体基板40上に絶縁膜41を介して配
置されている。ゲート電極42の膜厚は400nm程度
で、ポリシリコンで形成されている。ゲート電極42は
環状形状をしている。
【0040】絶縁膜41の膜厚は、高耐圧半導体装置の
経時変化によって生じるしきい値電圧の変動や、ドレイ
ン電流の変動を抑制できる程度に厚くしている。
経時変化によって生じるしきい値電圧の変動や、ドレイ
ン電流の変動を抑制できる程度に厚くしている。
【0041】図5に絶縁膜41の膜厚に対するしきい値
電圧のシフト量との関係を示す。膜厚が増加するに従っ
て、しきい値電圧のシフト量は少なくなることが分か
る。また、高耐圧半導体装置の経時変化を抑えられる膜
厚は30〜100nm程度である。ここで、環状のゲー
ト電極42のゲート長は、十分な電流駆動能力を与えか
つ不純物拡散層43と不純物拡散層44の間で生じるパ
ンチスルーを防止するために、2μmにしている。ただ
し、ゲート長とは、不純物拡散層43の側端部からそれ
と対向した不純物拡散層44の側端部までの距離であ
る。また、ゲート長と電流駆動能力とは反比例の関係に
あり、ここでは電流駆動能力は約−30μA/μmとな
る。
電圧のシフト量との関係を示す。膜厚が増加するに従っ
て、しきい値電圧のシフト量は少なくなることが分か
る。また、高耐圧半導体装置の経時変化を抑えられる膜
厚は30〜100nm程度である。ここで、環状のゲー
ト電極42のゲート長は、十分な電流駆動能力を与えか
つ不純物拡散層43と不純物拡散層44の間で生じるパ
ンチスルーを防止するために、2μmにしている。ただ
し、ゲート長とは、不純物拡散層43の側端部からそれ
と対向した不純物拡散層44の側端部までの距離であ
る。また、ゲート長と電流駆動能力とは反比例の関係に
あり、ここでは電流駆動能力は約−30μA/μmとな
る。
【0042】半導体基板40の表面でかつ環状のゲート
電極42の内側に不純物拡散層43が配置されている。
不純物拡散層43の不純物濃度は5×1016cm-3程度
である。ここで、不純物拡散層43の不純物濃度は耐圧
を規制する大きな要因の1つである。すなわち不純物拡
散層43内に発生する電界分布が、不純物拡散層43の
水平方向で均等になるようにすることで、耐圧が最大に
なるように設定できる。すなわち、不純物拡散層43内
に発生する電界分布は、図2の紙面に対して左右方向に
均一となる。半導体基板40や不純物拡散層43の不純
物濃度が一定であれば、不純物拡散層43の幅がこの素
子の耐圧を決定する。不純物拡散層43の水平方向(不
純物拡散層44から不純物拡散層45への方向)の電圧
降下は最大で−30V/μm程度である。
電極42の内側に不純物拡散層43が配置されている。
不純物拡散層43の不純物濃度は5×1016cm-3程度
である。ここで、不純物拡散層43の不純物濃度は耐圧
を規制する大きな要因の1つである。すなわち不純物拡
散層43内に発生する電界分布が、不純物拡散層43の
水平方向で均等になるようにすることで、耐圧が最大に
なるように設定できる。すなわち、不純物拡散層43内
に発生する電界分布は、図2の紙面に対して左右方向に
均一となる。半導体基板40や不純物拡散層43の不純
物濃度が一定であれば、不純物拡散層43の幅がこの素
子の耐圧を決定する。不純物拡散層43の水平方向(不
純物拡散層44から不純物拡散層45への方向)の電圧
降下は最大で−30V/μm程度である。
【0043】以上の条件を満たす不純物拡散層43の不
純物濃度と耐圧との関係を図6に示す。耐圧は不純物濃
度に対して上に凸の曲線となる。最大の耐圧(−60
V)を実現するためには、約1×1017cm-3程度の不
純物濃度にすればよい。また、耐圧の20V程度以上に
するためには、不純物濃度を5×1016〜3×1017c
m-3の範囲で用いるとよい。この際、不純物濃度の値に
よって耐圧が規定される場所が異なる。不純物濃度が3
×1017cm-3以上では図2の点Fの部分での耐圧が最
も低くなり、5×1016cm-3以下では点Gの部分で耐
圧が最も低くなる。また、不純物拡散層43の幅を短く
すると耐圧は低下するような比例関係にある。このた
め、−60V程度の高耐圧を実現するために不純物拡散
層43の幅は少なくとも2μm以上なければならず、本
実施例では余裕をみて3μm以上にしてある。
純物濃度と耐圧との関係を図6に示す。耐圧は不純物濃
度に対して上に凸の曲線となる。最大の耐圧(−60
V)を実現するためには、約1×1017cm-3程度の不
純物濃度にすればよい。また、耐圧の20V程度以上に
するためには、不純物濃度を5×1016〜3×1017c
m-3の範囲で用いるとよい。この際、不純物濃度の値に
よって耐圧が規定される場所が異なる。不純物濃度が3
×1017cm-3以上では図2の点Fの部分での耐圧が最
も低くなり、5×1016cm-3以下では点Gの部分で耐
圧が最も低くなる。また、不純物拡散層43の幅を短く
すると耐圧は低下するような比例関係にある。このた
め、−60V程度の高耐圧を実現するために不純物拡散
層43の幅は少なくとも2μm以上なければならず、本
実施例では余裕をみて3μm以上にしてある。
【0044】不純物拡散層45は半導体基板40の表面
で、かつ不純物拡散層43の内側に配置されている。ま
た、不純物拡散層45はドレインとなり、低濃度のP-
型拡散層である。不純物拡散層44は半導体基板7の表
面かつ環状の電極9の外側に配置されている。不純物拡
散層44はソースとなり、比較的高濃度のP+型拡散層
である。
で、かつ不純物拡散層43の内側に配置されている。ま
た、不純物拡散層45はドレインとなり、低濃度のP-
型拡散層である。不純物拡散層44は半導体基板7の表
面かつ環状の電極9の外側に配置されている。不純物拡
散層44はソースとなり、比較的高濃度のP+型拡散層
である。
【0045】以上のように構成された本実施例の高耐圧
半導体装置について、以下その動作を説明する。
半導体装置について、以下その動作を説明する。
【0046】高耐圧半導体装置が非導通の状態に、不純
物拡散層45に高電圧を印加した場合、不純物拡散層4
3が空乏化し、不純物拡散層43で電圧降下が発生す
る。その結果、半導体装置の耐圧を規制している、環状
のゲート電極42下での半導体基板40領域と不純物拡
散層43とのPN接合、すなわち図2の点Fを含む不純
物拡散層43の側壁にかかる電圧は、不純物拡散層45
に印加される電圧より不純物拡散層43での電圧降下分
だけ小さくなり、高耐圧化が実現できる。
物拡散層45に高電圧を印加した場合、不純物拡散層4
3が空乏化し、不純物拡散層43で電圧降下が発生す
る。その結果、半導体装置の耐圧を規制している、環状
のゲート電極42下での半導体基板40領域と不純物拡
散層43とのPN接合、すなわち図2の点Fを含む不純
物拡散層43の側壁にかかる電圧は、不純物拡散層45
に印加される電圧より不純物拡散層43での電圧降下分
だけ小さくなり、高耐圧化が実現できる。
【0047】ここで、耐圧を規制しているのは、不純物
拡散層43の形状において、その曲率が小さい領域では
なく、それより曲率の大きい領域に形成された不純物拡
散層43の幅によるものである。本実施例では曲率の小
さい領域に形成された不純物拡散層43の幅を3μm、
曲率の大きい領域のそれを4μmとした。曲率の大きい
領域のそれを3μmから4μmにすることで、−60V
以上の高耐圧を製造上のばらつきも少なく安定して実現
される。
拡散層43の形状において、その曲率が小さい領域では
なく、それより曲率の大きい領域に形成された不純物拡
散層43の幅によるものである。本実施例では曲率の小
さい領域に形成された不純物拡散層43の幅を3μm、
曲率の大きい領域のそれを4μmとした。曲率の大きい
領域のそれを3μmから4μmにすることで、−60V
以上の高耐圧を製造上のばらつきも少なく安定して実現
される。
【0048】次に高耐圧半導体装置が導通している状態
では、不純物拡散層45に高電圧を印加した場合、電流
は不純物拡散層44から不純物拡散層43を経て不純物
拡散層45に達する。電流は主に図1で示した領域33
aの長さが長く、幅が狭く寄生抵抗の小さい、すなわち
不純物拡散層43の曲率の広い領域と比較して、不純物
拡散層43の曲率の小さい領域を流れるため、高耐圧半
導体装置の電流駆動能力は大きくなる。本実施例では環
状のゲート電極42のゲート長を2μm、不純物拡散層
43で曲率の小さい領域の幅を3μmとすることによっ
て、電流駆動能力−30μA/μmを実現している。
では、不純物拡散層45に高電圧を印加した場合、電流
は不純物拡散層44から不純物拡散層43を経て不純物
拡散層45に達する。電流は主に図1で示した領域33
aの長さが長く、幅が狭く寄生抵抗の小さい、すなわち
不純物拡散層43の曲率の広い領域と比較して、不純物
拡散層43の曲率の小さい領域を流れるため、高耐圧半
導体装置の電流駆動能力は大きくなる。本実施例では環
状のゲート電極42のゲート長を2μm、不純物拡散層
43で曲率の小さい領域の幅を3μmとすることによっ
て、電流駆動能力−30μA/μmを実現している。
【0049】なお、本実施例では不純物拡散層43の曲
率の大きい領域を紙面に対して上下方向と左右方向の二
方向とに広くしたものであったが、図7に示すように紙
面に対して左右方向にだけ広くしてもよい。
率の大きい領域を紙面に対して上下方向と左右方向の二
方向とに広くしたものであったが、図7に示すように紙
面に対して左右方向にだけ広くしてもよい。
【0050】また、本実施例では環状のゲート電極42
によって不純物拡散層45と不純物拡散層44の間に流
れる電流を制御することで高耐圧を持つ半導体装置を実
現している。しかし、図4に示すように高耐圧半導体装
置の不純物拡散層32、45の不純物濃度を調整し、不
純物拡散層32、45の両端に端子を設け、この2端子
間での電圧降下を利用することで高耐圧の拡散抵抗とし
て用いることができる。
によって不純物拡散層45と不純物拡散層44の間に流
れる電流を制御することで高耐圧を持つ半導体装置を実
現している。しかし、図4に示すように高耐圧半導体装
置の不純物拡散層32、45の不純物濃度を調整し、不
純物拡散層32、45の両端に端子を設け、この2端子
間での電圧降下を利用することで高耐圧の拡散抵抗とし
て用いることができる。
【0051】以下、本発明の実施例について、図面を参
照しながら説明する。図8(a)、(b)は本発明の実
施例における半導体抵抗装置を示す平面図および断面図
である。図8に沿って半導体抵抗装置の構造について説
明する。
照しながら説明する。図8(a)、(b)は本発明の実
施例における半導体抵抗装置を示す平面図および断面図
である。図8に沿って半導体抵抗装置の構造について説
明する。
【0052】不純物拡散層52は面方位(100)のN
型シリコンの半導体基板51(比抵抗10Ωcm)表面
に設けられた半導体抵抗装置の母体となるP型拡散層で
ある。不純物拡散層52の不純物濃度は1×1015〜1
×1017cm-3程度、その拡散深さは3〜5μm程度で
ある。半導体基板51表面での半導体基板51と不純物
拡散層52のPN接合はフィールド酸化膜53の下に位
置している。これにより、半導体基板51と不純物拡散
層52との間の耐圧を−80V程度に高耐圧化してい
る。このとき、半導体基板51はVCC電源(+5V)に
接続されている。ここで、不純物拡散層52の不純物濃
度や深さをこのような範囲で用いることで、抵抗値が約
100kΩ、耐圧が約−60V程度のものが得られる。
型シリコンの半導体基板51(比抵抗10Ωcm)表面
に設けられた半導体抵抗装置の母体となるP型拡散層で
ある。不純物拡散層52の不純物濃度は1×1015〜1
×1017cm-3程度、その拡散深さは3〜5μm程度で
ある。半導体基板51表面での半導体基板51と不純物
拡散層52のPN接合はフィールド酸化膜53の下に位
置している。これにより、半導体基板51と不純物拡散
層52との間の耐圧を−80V程度に高耐圧化してい
る。このとき、半導体基板51はVCC電源(+5V)に
接続されている。ここで、不純物拡散層52の不純物濃
度や深さをこのような範囲で用いることで、抵抗値が約
100kΩ、耐圧が約−60V程度のものが得られる。
【0053】活性領域54は不純物拡散層52上でフィ
ールド酸化膜53で覆われていない領域である。活性領
域54中にP型の中程度の不純物濃度を持つ不純物拡散
層55を設ける。不純物拡散層55の不純物濃度は1×
1017cm-3程度で、不純物拡散層52の表面不純物濃
度より高く、その拡散深さは0.5μm程度である。こ
こで、特に不純物拡散層55の不純物濃度は、抵抗値を
100kΩにするために、この範囲で用いることがよい
が、その値は不純物拡散層52より高く、不純物拡散層
56、57より低くする必要がある。
ールド酸化膜53で覆われていない領域である。活性領
域54中にP型の中程度の不純物濃度を持つ不純物拡散
層55を設ける。不純物拡散層55の不純物濃度は1×
1017cm-3程度で、不純物拡散層52の表面不純物濃
度より高く、その拡散深さは0.5μm程度である。こ
こで、特に不純物拡散層55の不純物濃度は、抵抗値を
100kΩにするために、この範囲で用いることがよい
が、その値は不純物拡散層52より高く、不純物拡散層
56、57より低くする必要がある。
【0054】活性領域54中に不純物拡散層55を介し
て、P型の高い不純物濃度を持つ不純物拡散層56、5
7を設ける。不純物拡散層56、57は不純物拡散層5
2と不純物拡散層55とに電気的なオーミックコンタク
トをとるために設置されている。不純物拡散層56、5
7の不純物濃度は1×1021cm-3程度である。
て、P型の高い不純物濃度を持つ不純物拡散層56、5
7を設ける。不純物拡散層56、57は不純物拡散層5
2と不純物拡散層55とに電気的なオーミックコンタク
トをとるために設置されている。不純物拡散層56、5
7の不純物濃度は1×1021cm-3程度である。
【0055】アルミニウム電極64は層間膜63を介し
て第3拡散層56、57に接続している。この半導体抵
抗装置は不純物拡散層52と不純物拡散層55とからな
る2つの抵抗を並列に接続したものと見なせる。ここ
で、不純物拡散層52の抵抗値とばらつきをR1、ΔR1
とし、不純物拡散層55の抵抗値とばらつきをR2、Δ
R2とする。これら2つの合成抵抗の抵抗値とばらつき
をR0、ΔR0とする。R0は式(1)のように表せる。
よって、各要素のばらつき(ΔR1、ΔR2)の全体のば
らつき(ΔR0)への伝播は式(2)で表せられる。
て第3拡散層56、57に接続している。この半導体抵
抗装置は不純物拡散層52と不純物拡散層55とからな
る2つの抵抗を並列に接続したものと見なせる。ここ
で、不純物拡散層52の抵抗値とばらつきをR1、ΔR1
とし、不純物拡散層55の抵抗値とばらつきをR2、Δ
R2とする。これら2つの合成抵抗の抵抗値とばらつき
をR0、ΔR0とする。R0は式(1)のように表せる。
よって、各要素のばらつき(ΔR1、ΔR2)の全体のば
らつき(ΔR0)への伝播は式(2)で表せられる。
【0056】 R0 =R1・R2/(R1+R2) ……………… (1) ΔR0 2=(∂R0/∂R1)2×ΔR1 2+(∂R0/∂R2)2×ΔR2 2 ={R2/(R1+R2)}4×ΔR1 2 +{R1/(R1+R2)}4×ΔR2 2 ……………… (2) ここでR1>R2と設定することで、ΔR0は主にΔR2で
支配されるようになり、さらにΔR1>ΔR2と設定する
ことで、不純物拡散層52あるいは不純物拡散層55を
単独に設置したときのばらつきより小さくできる。
支配されるようになり、さらにΔR1>ΔR2と設定する
ことで、不純物拡散層52あるいは不純物拡散層55を
単独に設置したときのばらつきより小さくできる。
【0057】つまり、不純物拡散層52の抵抗値がばら
ついても、不純物拡散層55の不純物濃度を不純物拡散
層52より濃くし、不純物拡散層55の抵抗値のばらつ
きをできるだけ抑制することで、全体としてばらつきの
小さい半導体抵抗装置を実現することができる。
ついても、不純物拡散層55の不純物濃度を不純物拡散
層52より濃くし、不純物拡散層55の抵抗値のばらつ
きをできるだけ抑制することで、全体としてばらつきの
小さい半導体抵抗装置を実現することができる。
【0058】図9は本発明の実施例における半導体抵抗
装置の製造方法を示す工程順断面図である。図9に沿っ
て製造方法について説明する。
装置の製造方法を示す工程順断面図である。図9に沿っ
て製造方法について説明する。
【0059】半導体基板61はN型シリコン(比抵抗1
0Ωcm)である。半導体基板61を900℃で熱酸化
して約20nmの保護酸化膜62を形成する。レジスト
63を塗布し、リソグラフィ技術でパターニングする。
レジスト63をマスクにして、1.0×1013cm-2程
度のボロンを注入する。ここでイオン注入の加速電圧は
20〜50keVで用いる。加速電圧が20keV以下
ではイオンが基板61に十分打ち込まれず、50keV
以上では基板61表面の不純物濃度が不安定になる。レ
ジスト63を剥離後、1050〜1200℃程度の酸化
およびウェルドライブインを施してボロンを熱拡散し、
不純物拡散層64を形成する(図9(a))。不純物拡
散層64の不純物濃度は5×1016cm-3程度、その拡
散深さは3μm程度である。ここで不純物拡散層64は
トランジスタなどを形成するP型ウェルと同時に、すな
わち不純物拡散層64を形成するためのマスクキング工
程やイオン注入工程を行なう必要がなくなるので、工程
の簡略化が図れ、低コスト化することができる。
0Ωcm)である。半導体基板61を900℃で熱酸化
して約20nmの保護酸化膜62を形成する。レジスト
63を塗布し、リソグラフィ技術でパターニングする。
レジスト63をマスクにして、1.0×1013cm-2程
度のボロンを注入する。ここでイオン注入の加速電圧は
20〜50keVで用いる。加速電圧が20keV以下
ではイオンが基板61に十分打ち込まれず、50keV
以上では基板61表面の不純物濃度が不安定になる。レ
ジスト63を剥離後、1050〜1200℃程度の酸化
およびウェルドライブインを施してボロンを熱拡散し、
不純物拡散層64を形成する(図9(a))。不純物拡
散層64の不純物濃度は5×1016cm-3程度、その拡
散深さは3μm程度である。ここで不純物拡散層64は
トランジスタなどを形成するP型ウェルと同時に、すな
わち不純物拡散層64を形成するためのマスクキング工
程やイオン注入工程を行なう必要がなくなるので、工程
の簡略化が図れ、低コスト化することができる。
【0060】保護酸化膜62をエッチングにより取り除
き、新たに下敷酸化膜65を形成し、CVD法によって
シリコン窒化膜66を形成する。次いでレジスト67を
塗布し、リソグラフィ技術でフィールド領域をパターニ
ングする。レジスト67をマスクにしてシリコン窒化膜
66をパターニングする。Pチャネルトランジスタの素
子分離用チャネルストップとして0.5×1012〜1.0
×1012cm-2程度のリンを注入する。半導体抵抗装置
の耐圧を−60V以上にするためにはリンのドーズ量は
この範囲が適切である。
き、新たに下敷酸化膜65を形成し、CVD法によって
シリコン窒化膜66を形成する。次いでレジスト67を
塗布し、リソグラフィ技術でフィールド領域をパターニ
ングする。レジスト67をマスクにしてシリコン窒化膜
66をパターニングする。Pチャネルトランジスタの素
子分離用チャネルストップとして0.5×1012〜1.0
×1012cm-2程度のリンを注入する。半導体抵抗装置
の耐圧を−60V以上にするためにはリンのドーズ量は
この範囲が適切である。
【0061】一方、Nチャネルトランジスタの素子分離
用チャネルストップのボロン注入は不純物拡散層64に
入らないようにする。従来例のように半導体抵抗装置を
チャネルストップの不純物拡散層で形成するのではな
く、本発明では半導体抵抗装置を不純物拡散層64と不
純物拡散層69で形成する。レジスト67を剥離後、熱
酸化により素子分離用の約500nmのフィールド酸化
膜68を形成する(図9(b))。
用チャネルストップのボロン注入は不純物拡散層64に
入らないようにする。従来例のように半導体抵抗装置を
チャネルストップの不純物拡散層で形成するのではな
く、本発明では半導体抵抗装置を不純物拡散層64と不
純物拡散層69で形成する。レジスト67を剥離後、熱
酸化により素子分離用の約500nmのフィールド酸化
膜68を形成する(図9(b))。
【0062】次にシリコン窒化膜66、下敷酸化膜65
をエッチングにより取り除く。その後2.0×1012c
m-2程度のボロンを図1に示した活性領域54にフィー
ルド酸化膜68をマスクにして注入し、不純物拡散層6
9を形成する(図9(c))。
をエッチングにより取り除く。その後2.0×1012c
m-2程度のボロンを図1に示した活性領域54にフィー
ルド酸化膜68をマスクにして注入し、不純物拡散層6
9を形成する(図9(c))。
【0063】ここで不純物拡散層69の不純物濃度は
1.0×1017cm-3程度、その拡散深さは0.3μm程
度である。不純物拡散層69の形成後には900℃を越
える高温の熱処理はない。このため熱処理による偏析や
拡散などがなくなり、不純物拡散層69の抵抗値のばら
つきを小さく抑えることができる。
1.0×1017cm-3程度、その拡散深さは0.3μm程
度である。不純物拡散層69の形成後には900℃を越
える高温の熱処理はない。このため熱処理による偏析や
拡散などがなくなり、不純物拡散層69の抵抗値のばら
つきを小さく抑えることができる。
【0064】また不純物拡散層69をリソグラフィ工程
によって形成したマスクで形成するのではなく、フィー
ルド酸化膜68をマスクにして自己整合で形成できるた
め、通常のCMOSプロセスに1回のイオン注入工程を
追加するだけでよい。
によって形成したマスクで形成するのではなく、フィー
ルド酸化膜68をマスクにして自己整合で形成できるた
め、通常のCMOSプロセスに1回のイオン注入工程を
追加するだけでよい。
【0065】このあとレジストを塗布しリソグラフィ技
術によってP型ドレイン拡散層をパターニングする。レ
ジストをマスクにして1.0×1015cm-2程度のBF2
を注入し、不純物拡散層70、71を形成する。その上
に層間絶縁膜72を形成し、不純物拡散層70、71上
にアルミニウム電極73を形成する(図9(d))。
術によってP型ドレイン拡散層をパターニングする。レ
ジストをマスクにして1.0×1015cm-2程度のBF2
を注入し、不純物拡散層70、71を形成する。その上
に層間絶縁膜72を形成し、不純物拡散層70、71上
にアルミニウム電極73を形成する(図9(d))。
【0066】発明者の実験によれば、以上の製造方法に
おいて、不純物拡散層64の幅を12μm、活性領域の
幅を3μm、不純物拡散層70、71との間の距離が5
0μmのとき、抵抗値は40±3kΩ、耐圧は−80V
と高耐圧で、抵抗値のばらつきの小さい半導体抵抗装置
が得られた。抵抗値のばらつきは不純物拡散層69がな
く不純物拡散層64のみで形成したときと比べて半分以
下になった。この結果を図10に示す。横軸は不純物拡
散層64の不純物濃度、縦軸は抵抗値のばらつきを示
す。また、図中の○印は不純物拡散層69が存在しない
場合、△印は不純物拡散層69が存在する場合である。
これより抵抗値のばらつきは不純物拡散層64の不純物
濃度に依存し、不純物濃度の増加に伴ってばらつきが小
さくなる傾向にある。また、不純物拡散層69が存在す
る場合と、存在しない場合とでは、存在していないほう
が抵抗値のばらつきが大きいことが分かる。すなわち、
不純物拡散層69を形成することで抵抗値のばらつきを
抑えることができる。
おいて、不純物拡散層64の幅を12μm、活性領域の
幅を3μm、不純物拡散層70、71との間の距離が5
0μmのとき、抵抗値は40±3kΩ、耐圧は−80V
と高耐圧で、抵抗値のばらつきの小さい半導体抵抗装置
が得られた。抵抗値のばらつきは不純物拡散層69がな
く不純物拡散層64のみで形成したときと比べて半分以
下になった。この結果を図10に示す。横軸は不純物拡
散層64の不純物濃度、縦軸は抵抗値のばらつきを示
す。また、図中の○印は不純物拡散層69が存在しない
場合、△印は不純物拡散層69が存在する場合である。
これより抵抗値のばらつきは不純物拡散層64の不純物
濃度に依存し、不純物濃度の増加に伴ってばらつきが小
さくなる傾向にある。また、不純物拡散層69が存在す
る場合と、存在しない場合とでは、存在していないほう
が抵抗値のばらつきが大きいことが分かる。すなわち、
不純物拡散層69を形成することで抵抗値のばらつきを
抑えることができる。
【0067】次に図11に沿ってこの半導体抵抗装置を
用いる入出力回路について説明する。Pチャネルトラン
ジスタ100のソースはVCC電源(+5V)に接続され
ている。ドレインは出力端子102と半導体抵抗装置1
01とに接続されている。半導体抵抗装置101のもう
一端はVPP電源(−30V)に接続されている。出力端
子102は蛍光表示管に接続されている。蛍光表示管は
等価的に容量104と見なせる。
用いる入出力回路について説明する。Pチャネルトラン
ジスタ100のソースはVCC電源(+5V)に接続され
ている。ドレインは出力端子102と半導体抵抗装置1
01とに接続されている。半導体抵抗装置101のもう
一端はVPP電源(−30V)に接続されている。出力端
子102は蛍光表示管に接続されている。蛍光表示管は
等価的に容量104と見なせる。
【0068】Pチャネルトランジスタ100が導通状態
のとき、出力端子102の電位はV CC近くまで上昇す
る。非導通のときにはVPPまで降下する。通常の動作で
は出力端子102の電位は+5〜−30Vの範囲にある
が、端子間の容量性のスパイクノイズにより出力端子1
02の電位はVPPの2倍、つまり−60Vまで降下す
る。このため半導体抵抗装置の耐圧を−60V以上にし
ておくことが必要である。
のとき、出力端子102の電位はV CC近くまで上昇す
る。非導通のときにはVPPまで降下する。通常の動作で
は出力端子102の電位は+5〜−30Vの範囲にある
が、端子間の容量性のスパイクノイズにより出力端子1
02の電位はVPPの2倍、つまり−60Vまで降下す
る。このため半導体抵抗装置の耐圧を−60V以上にし
ておくことが必要である。
【0069】また、Pチャネルトランジスタ100が導
通しているときに、VCCからVPPへ流れる貫通電流をな
るべく小さくするためには、半導体抵抗装置101の抵
抗値を大きくしているのがよい。一方、Pチャネルトラ
ンジスタ100が非導通のとき、容量104に蓄積され
た電荷を早く放電する必要があるので、半導体抵抗装置
101の抵抗値は小さい方がよい。以上の理由から半導
体抵抗装置101の耐圧は−60V以上、抵抗値は20
〜150kΩ程度にしておくことがよい。
通しているときに、VCCからVPPへ流れる貫通電流をな
るべく小さくするためには、半導体抵抗装置101の抵
抗値を大きくしているのがよい。一方、Pチャネルトラ
ンジスタ100が非導通のとき、容量104に蓄積され
た電荷を早く放電する必要があるので、半導体抵抗装置
101の抵抗値は小さい方がよい。以上の理由から半導
体抵抗装置101の耐圧は−60V以上、抵抗値は20
〜150kΩ程度にしておくことがよい。
【0070】図8における半導体抵抗装置は図11の半
導体抵抗装置101に相当する。すなわち高電圧を出力
するインバータ回路の高耐圧、高精度の半導体抵抗装置
として使用される。
導体抵抗装置101に相当する。すなわち高電圧を出力
するインバータ回路の高耐圧、高精度の半導体抵抗装置
として使用される。
【0071】なお、抵抗値の安定化のため不純物拡散層
64上に少なくともフィールド酸化膜68を介してポリ
シリコンゲートあるいはアルミニウムゲートを設置して
もよい。また、本実施例では半導体基板61上に半導体
抵抗装置を形成したが、ウェル上に形成してもよい。ま
た、本実施例では半導体抵抗装置はP型拡散層で形成し
たが、N型拡散層で形成してもよく、このとき半導体基
板61あるいはウェルはP型となり、電源の極性は逆に
なる。
64上に少なくともフィールド酸化膜68を介してポリ
シリコンゲートあるいはアルミニウムゲートを設置して
もよい。また、本実施例では半導体基板61上に半導体
抵抗装置を形成したが、ウェル上に形成してもよい。ま
た、本実施例では半導体抵抗装置はP型拡散層で形成し
たが、N型拡散層で形成してもよく、このとき半導体基
板61あるいはウェルはP型となり、電源の極性は逆に
なる。
【0072】
【発明の効果】本発明によれば、曲率の違いに合わせて
不純物拡散層の幅を変えることで、耐圧ならびに電流駆
動能力を十分に大きくできる優れた高耐圧半導体装置を
実現でき、高耐圧半導体装置の高耐圧化、高集積化に大
きく寄与するものである。
不純物拡散層の幅を変えることで、耐圧ならびに電流駆
動能力を十分に大きくできる優れた高耐圧半導体装置を
実現でき、高耐圧半導体装置の高耐圧化、高集積化に大
きく寄与するものである。
【0073】また、抵抗値の製造ばらつきの小さい優れ
た半導体抵抗装置を実現できるものである。さらに、不
純物拡散層とウェルとを同時に形成することにより、C
MOSプロセスの延長線上での形成が可能となり、抵抗
値の製造ばらつきの小さい優れた半導体抵抗装置の製造
方法を実現できるものである。
た半導体抵抗装置を実現できるものである。さらに、不
純物拡散層とウェルとを同時に形成することにより、C
MOSプロセスの延長線上での形成が可能となり、抵抗
値の製造ばらつきの小さい優れた半導体抵抗装置の製造
方法を実現できるものである。
【図1】本発明の一実施例における半導体装置の平面図
【図2】本発明の一実施例における半導体装置の断面図
【図3】本発明の一実施例における半導体装置の不純物
拡散層の拡大図
拡散層の拡大図
【図4】本発明の半導体装置の耐圧と不純物濃度の関係
を示す図
を示す図
【図5】本発明の半導体装置の絶縁膜の膜厚としきい値
電圧のシフト量の関係を示す図
電圧のシフト量の関係を示す図
【図6】本発明の半導体装置の不純物拡散層の不純物濃
度と耐圧の関係を示す図
度と耐圧の関係を示す図
【図7】本発明の別の一実施例における半導体装置の平
面図
面図
【図8】本発明の別の一実施例における半導体装置の平
面図
面図
【図9】本発明の別の一実施例における半導体装置の断
面図
面図
【図10】本発明の半導体装置の不純物拡散層の不純物
濃度と抵抗値のばらつきとの関係を示す図
濃度と抵抗値のばらつきとの関係を示す図
【図11】本発明の半導体装置を用いた入出力回路を示
す図
す図
【図12】従来の高耐圧半導体装置の平面図
【図13】従来の高耐圧半導体装置の断面図
【図14】従来の高耐圧半導体装置の断面図
【図15】従来の高耐圧半導体装置の断面図
30 半導体基板 32 不純物拡散層 33 不純物拡散層 33a 不純物拡散層33のうちで曲率の小さい部分 33b 不純物拡散層33のうちで曲率の大きい部分 34 ゲート電極 35 不純物拡散層 41 絶縁膜
Claims (7)
- 【請求項1】一導電型半導体基板上に絶縁膜を介して配
置されたゲート電極と、前記半導体基板の表面かつ前記
ゲート電極の内側に配置された、前記半導体基板と逆導
電型の第1の不純物拡散層と、前記半導体基板の表面か
つ前記第1の不純物拡散層の内側に配置された、前記半
導体基板と逆導電型の第2の不純物拡散層と、前記第1
の不純物拡散層と前記第2の不純物拡散層との境界線の
曲率の小さい部分の前記第1の拡散層の幅より曲率の大
きい部分の前記第1の拡散層の幅の方が広いことを特徴
とする半導体装置。 - 【請求項2】前記第2の不純物拡散層は、その両端が丸
みを持った形状であることを特徴とする請求項1記載の
半導体装置。 - 【請求項3】前記第2の不純物拡散層の両端以外の領域
の曲率がほぼゼロであることを特徴とする請求項1記載
の半導体装置。 - 【請求項4】前記第2の不純物拡散層の両端の丸みを持
つ領域に接した前記第1の不純物拡散層の幅が、前記第
2の不純物拡散層の両端以外の領域に接した前記第1の
不純物拡散層の幅より広いことを特徴とする請求項1記
載の半導体装置。 - 【請求項5】前記第2の不純物拡散層の不純物濃度が前
記第1の不純物拡散層の不純物濃度より高いことを特徴
とする請求項1記載の半導体装置。 - 【請求項6】一導電型半導体基板に周囲をフィールド酸
化膜によって囲まれた領域に形成された逆導電型の第1
の不純物拡散層と、前記第1の不純物拡散層を覆うよう
に前記第1の不純物拡散層より不純物濃度の低い逆導電
型の第2の不純物拡散層が形成されており、前記第1の
不純物拡散層表面に形成された複数の逆導電型の第3の
不純物拡散層と、前記第3の不純物拡散層に接続された
電極とを備えたことを特徴とする半導体装置。 - 【請求項7】一導電型半導体基板またはウェルの表面に
逆導電型の第1の不純物拡散層を形成する工程と、前記
第1の不純物拡散層の周囲を囲むように前記半導体基板
上にフィールド酸化膜を形成する工程と、前記第1の不
純物拡散層に入らないようにイオン注入を行い、チャネ
ルストップを形成する工程と、前記第1拡散層内表面に
前記フィールド酸化膜をマスクにして前記第1の不純物
拡散層の不純物濃度より高い不純物濃度を持つ逆導電型
の第2の不純物拡散層を形成する工程と、前記第2の不
純物拡散層に複数の逆導電型の第3の不純物拡散層を形
成する工程と、前記第3の不純物拡散層に接続する電極
を形成する工程とを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5121254A JPH0645601A (ja) | 1992-05-25 | 1993-05-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4-132195 | 1992-05-25 | ||
JP13219592 | 1992-05-25 | ||
JP5121254A JPH0645601A (ja) | 1992-05-25 | 1993-05-24 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0645601A true JPH0645601A (ja) | 1994-02-18 |
Family
ID=26458672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5121254A Pending JPH0645601A (ja) | 1992-05-25 | 1993-05-24 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0645601A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5982019A (en) * | 1996-04-19 | 1999-11-09 | Matsushita Electronics Corporation | Semiconductor device with a diffused resistor |
JP2004063955A (ja) * | 2002-07-31 | 2004-02-26 | Sanyo Electric Co Ltd | 半導体装置 |
JP2004342897A (ja) * | 2003-05-16 | 2004-12-02 | Renesas Technology Corp | 半導体装置 |
JP2012212842A (ja) * | 2011-03-23 | 2012-11-01 | Toshiba Corp | 半導体装置 |
-
1993
- 1993-05-24 JP JP5121254A patent/JPH0645601A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5982019A (en) * | 1996-04-19 | 1999-11-09 | Matsushita Electronics Corporation | Semiconductor device with a diffused resistor |
JP2004063955A (ja) * | 2002-07-31 | 2004-02-26 | Sanyo Electric Co Ltd | 半導体装置 |
JP2004342897A (ja) * | 2003-05-16 | 2004-12-02 | Renesas Technology Corp | 半導体装置 |
JP2012212842A (ja) * | 2011-03-23 | 2012-11-01 | Toshiba Corp | 半導体装置 |
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