JPH06350044A - メモリ素子 - Google Patents
メモリ素子Info
- Publication number
- JPH06350044A JPH06350044A JP5140331A JP14033193A JPH06350044A JP H06350044 A JPH06350044 A JP H06350044A JP 5140331 A JP5140331 A JP 5140331A JP 14033193 A JP14033193 A JP 14033193A JP H06350044 A JPH06350044 A JP H06350044A
- Authority
- JP
- Japan
- Prior art keywords
- quantum dot
- information
- memory
- data line
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 claims abstract description 5
- 239000002096 quantum dot Substances 0.000 abstract description 32
- 238000003860 storage Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 description 8
- 230000010354 integration Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000006386 memory function Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/7613—Single electron transistors; Coulomb blockade devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/08—Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory
Landscapes
- Engineering & Computer Science (AREA)
- Nanotechnology (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 新規なメモリ素子の構造、さらに詳述すれば
単一電子トンネリング現象を利用した高性能メモリ素子
の提供。 【構成】 メモリを構成する素子として、単一電子トラ
ンジスタ（Single Electron Transistor:ＳＥＴ）を用
いることにより、より高性能でかつ高密度なメモリ素子
を実現する。
単一電子トンネリング現象を利用した高性能メモリ素子
の提供。 【構成】 メモリを構成する素子として、単一電子トラ
ンジスタ（Single Electron Transistor:ＳＥＴ）を用
いることにより、より高性能でかつ高密度なメモリ素子
を実現する。
Description
【０００１】
【産業上の利用分野】本発明は新規なメモリ素子の構造
に関し、さらに詳述すれば単一電子トンネリング現象を
利用した高性能メモリ素子に関するものである。
に関し、さらに詳述すれば単一電子トンネリング現象を
利用した高性能メモリ素子に関するものである。
【０００２】
【従来の技術】従来の半導体メモリにおいては、ダイナ
ミック型あるいはスタチック型のメモリ素子を使用して
いた。
ミック型あるいはスタチック型のメモリ素子を使用して
いた。
【０００３】
【発明が解決しようとする課題】しかしながらこれらの
メモリ素子構造では、加工寸法の縮小に伴い、以下のよ
うな問題点が明らかになってきた。
メモリ素子構造では、加工寸法の縮小に伴い、以下のよ
うな問題点が明らかになってきた。
【０００４】（１）最小加工寸法によってメモリセル面
積が決まってしまうため、集積可能な規模が制限され
る。
積が決まってしまうため、集積可能な規模が制限され
る。
【０００５】（２）メモリの動作速度はほぼ最小加工寸
法と集積度に依存するため、高速化にも制限がある。
法と集積度に依存するため、高速化にも制限がある。
【０００６】（３）ダイナミック型では電荷蓄積容量、
スタチック型では負荷抵抗を寸法縮小に伴って縮小でき
ないため、高密度化が阻まれる。
スタチック型では負荷抵抗を寸法縮小に伴って縮小でき
ないため、高密度化が阻まれる。
【０００７】このために、従来のメモリ構造では、一層
の高性能化が不可能になってきつつあり、その限界は
０．１μｍ程度であると考えられている。
の高性能化が不可能になってきつつあり、その限界は
０．１μｍ程度であると考えられている。
【０００８】
【課題を解決するための手段】本発明は従来の半導体メ
モリ素子の問題点を解決するためになされたものであ
る。すなわち、メモリを構成する素子として、従来の半
導体トランジスタではなく、単一電子トランジスタ（Si
ngle Electron Transistor:ＳＥＴ）を用いることによ
り、より高性能でかつ高密度なメモリ素子を実現するも
のである。
モリ素子の問題点を解決するためになされたものであ
る。すなわち、メモリを構成する素子として、従来の半
導体トランジスタではなく、単一電子トランジスタ（Si
ngle Electron Transistor:ＳＥＴ）を用いることによ
り、より高性能でかつ高密度なメモリ素子を実現するも
のである。
【０００９】
【作用】ＳＥＴを用いることにより、従来の半導体トラ
ンジスタでは実現できなかった超高密度集積が可能にな
る理由は、デバイス寸法を従来の半導体トランジスタと
比較し、同一機能を持たせたまま大幅に小さくできるた
めである。すなわち半導体トランジスタでは所定の性能
を持たせるために、０．１μｍ以上のチャネル長を必要
とするが、ＳＥＴではチャネルに対応する量子ドット寸
法を小さくした方が性能を向上できるためである。たと
えば量子ドット寸法を１ｎｍ程度とすれば、動作速度を
１テラＨｚ（１０12Ｈｚ）以上にすることが可能にな
り、半導体トランジスタと比較して１００倍近い高性能
化を達成できる。さらにデバイス寸法を小さくできる分
だけ高集積化が可能になる。特にこれらの特性は、メモ
リデバイスとしてＳＥＴを用いたときに有効に作用す
る。
ンジスタでは実現できなかった超高密度集積が可能にな
る理由は、デバイス寸法を従来の半導体トランジスタと
比較し、同一機能を持たせたまま大幅に小さくできるた
めである。すなわち半導体トランジスタでは所定の性能
を持たせるために、０．１μｍ以上のチャネル長を必要
とするが、ＳＥＴではチャネルに対応する量子ドット寸
法を小さくした方が性能を向上できるためである。たと
えば量子ドット寸法を１ｎｍ程度とすれば、動作速度を
１テラＨｚ（１０12Ｈｚ）以上にすることが可能にな
り、半導体トランジスタと比較して１００倍近い高性能
化を達成できる。さらにデバイス寸法を小さくできる分
だけ高集積化が可能になる。特にこれらの特性は、メモ
リデバイスとしてＳＥＴを用いたときに有効に作用す
る。
【００１０】
【実施例】（実施例１）本実施例では、まず単一電子ト
ランジスタのメモリ作用について開示する。図１は量子
ドット１１、トンネル接合１２、１３、ゲート１４、電
極１５、１６からなるＳＥＴの基本構造を模式的に示し
たものである。図１において、電極１５からトンネル接
合１２を介して量子ドット１１に注入された電子は、該
量子ドットのエネルギを △Ｅ＝ｅ2／２Ｃ （１） だけ増大させる。但しここで△Ｅはエネルギの増大分、
ｅは電子の素電荷、Ｃは量子ドットの容量である。
ランジスタのメモリ作用について開示する。図１は量子
ドット１１、トンネル接合１２、１３、ゲート１４、電
極１５、１６からなるＳＥＴの基本構造を模式的に示し
たものである。図１において、電極１５からトンネル接
合１２を介して量子ドット１１に注入された電子は、該
量子ドットのエネルギを △Ｅ＝ｅ2／２Ｃ （１） だけ増大させる。但しここで△Ｅはエネルギの増大分、
ｅは電子の素電荷、Ｃは量子ドットの容量である。
【００１１】したがって、Ｃが十分に小さければ、該量
子ドットのエネルギ増加分は十分に大きくなり、室温に
おいても電子一個で情報を保持するのに十分なエネルギ
である２５ｍｅＶを蓄えられる。この時の該量子ドット
の寸法は約５ｎｍになることが、発明者等の検討で分か
った。
子ドットのエネルギ増加分は十分に大きくなり、室温に
おいても電子一個で情報を保持するのに十分なエネルギ
である２５ｍｅＶを蓄えられる。この時の該量子ドット
の寸法は約５ｎｍになることが、発明者等の検討で分か
った。
【００１２】この現象をメモリに用いるためには、蓄え
られたエネルギを電圧、電流等の電気信号として読みだ
せば良い。すなわち本発明の骨子は、この量子ドットに
蓄わえられたエネルギの読みだし方法にある。
られたエネルギを電圧、電流等の電気信号として読みだ
せば良い。すなわち本発明の骨子は、この量子ドットに
蓄わえられたエネルギの読みだし方法にある。
【００１３】図１に示したＳＥＴを実現するためには、
通常の半導体集積回路製造技術を用いれば良い。すなわ
ち特願平５−８７１０４に開示されているように、量子
ドット、トンネル接合、ゲート、電極等は、超微細加工
技術、超薄膜形成技術により実現可能である。
通常の半導体集積回路製造技術を用いれば良い。すなわ
ち特願平５−８７１０４に開示されているように、量子
ドット、トンネル接合、ゲート、電極等は、超微細加工
技術、超薄膜形成技術により実現可能である。
【００１４】（実施例２）本実施例では一つの単一電子
トランジスタからなるメモリセルを開示する。図２は量
子ドット２１、トンネル接合２２、２３、ゲート２４か
らなる単一電子トランジスタ２５において、量子ドット
２１と、トンネル接合２３、２６を介してもう一つの量
子ドット２７を接続した状態を示す。本メモリセルの動
作原理は、以下のごとくである。情報の書き込みは、ゲ
ート２４のポテンシャルを変化させることにより、単一
電子トランジスタ２５の電導度を変化させ、トンネル接
合２２に接続されたデータ線２８から記憶情報をトンネ
ル接合２３を介して量子ドット２７に書き込むことによ
って行われる。一方情報の読み出しは、量子ドット２７
に蓄積された情報を、ゲート２４のポテンシャルを変化
させることにより、データ線２８に引き出すことにより
行われる。
トランジスタからなるメモリセルを開示する。図２は量
子ドット２１、トンネル接合２２、２３、ゲート２４か
らなる単一電子トランジスタ２５において、量子ドット
２１と、トンネル接合２３、２６を介してもう一つの量
子ドット２７を接続した状態を示す。本メモリセルの動
作原理は、以下のごとくである。情報の書き込みは、ゲ
ート２４のポテンシャルを変化させることにより、単一
電子トランジスタ２５の電導度を変化させ、トンネル接
合２２に接続されたデータ線２８から記憶情報をトンネ
ル接合２３を介して量子ドット２７に書き込むことによ
って行われる。一方情報の読み出しは、量子ドット２７
に蓄積された情報を、ゲート２４のポテンシャルを変化
させることにより、データ線２８に引き出すことにより
行われる。
【００１５】（実施例３）本実施例では三個の単一電子
トランジスタからなるメモリセルを開示する。図３は単
一電子トランジスタ３０、３１、３２からなるメモリセ
ルにおいて、データ線３３、書き込み線３４、読み出し
線３５を各々図示したごとくに接続する。情報の書き込
みは、データ線３３に所定の情報を与えながら、書き込
み線３４を選択し、書き込み用電子トランジスタ３０を
動作させることにより行う。書き込まれた情報は、単一
電子トランジスタ３０を経て単一電子トランジスタ３１
のゲート部分を構成する情報保持部３６に蓄積され、単
一電子トランジスタ３１の電導度を所望の値に制御す
る。読み出しは、読み出し線３５を選択し、単一電子ト
ランジスタ３２の電導度を変化させ、単一電子トランジ
スタ３１の電導度にしたがった情報をデータ線３３に出
力することによって行う。
トランジスタからなるメモリセルを開示する。図３は単
一電子トランジスタ３０、３１、３２からなるメモリセ
ルにおいて、データ線３３、書き込み線３４、読み出し
線３５を各々図示したごとくに接続する。情報の書き込
みは、データ線３３に所定の情報を与えながら、書き込
み線３４を選択し、書き込み用電子トランジスタ３０を
動作させることにより行う。書き込まれた情報は、単一
電子トランジスタ３０を経て単一電子トランジスタ３１
のゲート部分を構成する情報保持部３６に蓄積され、単
一電子トランジスタ３１の電導度を所望の値に制御す
る。読み出しは、読み出し線３５を選択し、単一電子ト
ランジスタ３２の電導度を変化させ、単一電子トランジ
スタ３１の電導度にしたがった情報をデータ線３３に出
力することによって行う。
【００１６】本実施例によれば、情報保持部３６の容量
を式（１）に対応して十分小さくすることにより、電子
一個を情報保持部３６に蓄積するだけで、情報を識別可
能であった。すなわち、情報保持部３６の寸法を約１ｎ
ｍとすることにより、式（１）の△Ｅを約２００ｅｍＶ
とすることが可能になり、室温の熱エネルギである２５
ｍｅＶを十分に上回る値とすることが出来た。１ｎｍの
量子ドットは超高分解能電子線描画装置によって描画、
加工した。
を式（１）に対応して十分小さくすることにより、電子
一個を情報保持部３６に蓄積するだけで、情報を識別可
能であった。すなわち、情報保持部３６の寸法を約１ｎ
ｍとすることにより、式（１）の△Ｅを約２００ｅｍＶ
とすることが可能になり、室温の熱エネルギである２５
ｍｅＶを十分に上回る値とすることが出来た。１ｎｍの
量子ドットは超高分解能電子線描画装置によって描画、
加工した。
【００１７】以上の例から明らかなように、本実施例で
は量子ドットに蓄積された電子によって、単一電子トラ
ンジスタのゲートのポテンシャルを制御し、情報を蓄
積、読み出しする方式を開示した。
は量子ドットに蓄積された電子によって、単一電子トラ
ンジスタのゲートのポテンシャルを制御し、情報を蓄
積、読み出しする方式を開示した。
【００１８】（実施例４）本実施例では多数の単一電子
トランジスタからなるメモリセルを開示する。図４は少
なくとも４個の単一電子トランジスタ４１、４２、４
３、４４からなるメモリセルにおいて、電源線４５、接
地線４６、入出力線４７、４８を接続した状態を示す。
本実施例に開示した構造において、単一電子トランジス
タ４２、４４のゲート領域は量子ドットとなっており、
この領域に電子を蓄積することにより、メモリの状態を
制御する。即ち、入出力線４７に接続された量子ドット
（単一電子トランジスタ４２のゲート領域）と、入出力
線４８に接続された量子ドット（単一電子トランジスタ
４４のゲート領域）に蓄積される電子数は、互いに相補
的になっており、一方が蓄積状態であれば他方は欠乏状
態となる。
トランジスタからなるメモリセルを開示する。図４は少
なくとも４個の単一電子トランジスタ４１、４２、４
３、４４からなるメモリセルにおいて、電源線４５、接
地線４６、入出力線４７、４８を接続した状態を示す。
本実施例に開示した構造において、単一電子トランジス
タ４２、４４のゲート領域は量子ドットとなっており、
この領域に電子を蓄積することにより、メモリの状態を
制御する。即ち、入出力線４７に接続された量子ドット
（単一電子トランジスタ４２のゲート領域）と、入出力
線４８に接続された量子ドット（単一電子トランジスタ
４４のゲート領域）に蓄積される電子数は、互いに相補
的になっており、一方が蓄積状態であれば他方は欠乏状
態となる。
【００１９】したがって、単一電子トランジスタ４２、
４４の導電状態は、一方が導通状態になれば他方は絶縁
状態となる。したがって入出力線４７、４８は、一方
が"High"、他方が"Low"の状態を示し、これらの値は十
分に安定状態となる。
４４の導電状態は、一方が導通状態になれば他方は絶縁
状態となる。したがって入出力線４７、４８は、一方
が"High"、他方が"Low"の状態を示し、これらの値は十
分に安定状態となる。
【００２０】この状態を反転させるためには、入出力４
７線あるいは４８線から異なる信号を入力すればよい。
すなわち入出力４７線が"High"、入出力線４８が"Low"
である場合には、入出力線４８に"High"、入出力線４７
に"Low"を入力することにより、入出力線４８を"Hig
h"、入出力線４７を"Low"にできる。入出力部には、別
の単電子トランジスタを接続し、情報の入出力を制御で
きる。
７線あるいは４８線から異なる信号を入力すればよい。
すなわち入出力４７線が"High"、入出力線４８が"Low"
である場合には、入出力線４８に"High"、入出力線４７
に"Low"を入力することにより、入出力線４８を"Hig
h"、入出力線４７を"Low"にできる。入出力部には、別
の単電子トランジスタを接続し、情報の入出力を制御で
きる。
【００２１】（実施例５）本実施例では多数の単一電子
トランジスタからなる電荷移送素子を開示する。図５は
複数の量子ドット５１−５６を、３相の信号線５７、５
８、５９に各々接続した状態を示す。このような構成に
することにより、量子ドット５１上に存在した情報は、
量子ドット５２、５３、５４、５５と転送され、量子ド
ット５６に到達する。各量子ドットの寸法を十分に小さ
くし、式（１）に示した関係で示されるエネルギを十分
に大きくすることにより、室温動作の可能な電荷移送素
子を実現できる。このような構成をとれば、各量子ドッ
トに蓄積される電荷量を電子一個まで減らせるため、非
常に高性能、高速なメモリ素子を提供可能である。
トランジスタからなる電荷移送素子を開示する。図５は
複数の量子ドット５１−５６を、３相の信号線５７、５
８、５９に各々接続した状態を示す。このような構成に
することにより、量子ドット５１上に存在した情報は、
量子ドット５２、５３、５４、５５と転送され、量子ド
ット５６に到達する。各量子ドットの寸法を十分に小さ
くし、式（１）に示した関係で示されるエネルギを十分
に大きくすることにより、室温動作の可能な電荷移送素
子を実現できる。このような構成をとれば、各量子ドッ
トに蓄積される電荷量を電子一個まで減らせるため、非
常に高性能、高速なメモリ素子を提供可能である。
【００２２】
【発明の効果】以上の実施例からも明らかなように、本
発明によれば従来の半導体メモリに比較し、高集積、高
速動作を可能にする単一電子トランジスタからなるメモ
リを実現可能であり、その工業的効果は大きい。
発明によれば従来の半導体メモリに比較し、高集積、高
速動作を可能にする単一電子トランジスタからなるメモ
リを実現可能であり、その工業的効果は大きい。
【図１】単一電子トランジスタのメモリ作用を示す図。
【図２】一つの単一電子トランジスタからなるメモリセ
ル。
ル。
【図３】三個の単一電子トランジスタからなるメモリセ
ル。
ル。
【図４】多数の単一電子トランジスタからなるメモリセ
ル。
ル。
【図５】多数の単一電子トランジスタからなる電荷移送
素子。
素子。
１１、２１、２７、５１−５６：量子ドット、１２、１
３、２２、２３、２６：トンネル接合、１４、２４：ゲ
ート、１５、１６：電極、２５、３０、３１、３２、４
１、４２、４３、４４：単一電子トランジスタ、２８、
３３：データ線、３４：書き込み線、３５：読み出し
線、４５：電源線、４６：接地線、４７、４８：入出力
線、５７、５８、５９：信号線、情報保持部３６。
３、２２、２３、２６：トンネル接合、１４、２４：ゲ
ート、１５、１６：電極、２５、３０、３１、３２、４
１、４２、４３、４４：単一電子トランジスタ、２８、
３３：データ線、３４：書き込み線、３５：読み出し
線、４５：電源線、４６：接地線、４７、４８：入出力
線、５７、５８、５９：信号線、情報保持部３６。
Claims (3)
- 【請求項１】量子効果によりエネルギレベルが分離して
いる領域を少なくとも一部に持つことを特徴とするメモ
リ素子。 - 【請求項２】量子効果によりエネルギレベルが分離して
いる領域を少なくとも一部に持つ単一電子トランジスタ
を、少なくとも一つ用いることを特徴とするメモリ素
子。 - 【請求項３】量子効果によりエネルギレベルが分離して
いる領域を少なくとも一部に持つ単一電子トランジスタ
を、複数個用いることを特徴とするメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140331A JPH06350044A (ja) | 1993-06-11 | 1993-06-11 | メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140331A JPH06350044A (ja) | 1993-06-11 | 1993-06-11 | メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350044A true JPH06350044A (ja) | 1994-12-22 |
Family
ID=15266343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5140331A Pending JPH06350044A (ja) | 1993-06-11 | 1993-06-11 | メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350044A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300967B1 (ko) * | 1999-08-11 | 2001-11-01 | 윤종용 | 휘발성 단일전자 트랜지스터 메모리 |
| KR100468818B1 (ko) * | 1997-05-26 | 2005-03-16 | 삼성전자주식회사 | 단일전자트랜지스터 |
| WO2006083085A1 (en) * | 2005-02-07 | 2006-08-10 | Excel Semiconductor Inc. | Memory cell employing single electron transistor and memory device using the same |
-
1993
- 1993-06-11 JP JP5140331A patent/JPH06350044A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468818B1 (ko) * | 1997-05-26 | 2005-03-16 | 삼성전자주식회사 | 단일전자트랜지스터 |
| KR100300967B1 (ko) * | 1999-08-11 | 2001-11-01 | 윤종용 | 휘발성 단일전자 트랜지스터 메모리 |
| WO2006083085A1 (en) * | 2005-02-07 | 2006-08-10 | Excel Semiconductor Inc. | Memory cell employing single electron transistor and memory device using the same |
| KR100673408B1 (ko) * | 2005-02-07 | 2007-01-24 | 최중범 | 싱글 일렉트론 트랜지스터를 채용하는 메모리 셀 및 그메모리 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4937444B2 (ja) | 半導体デバイスを動作させる方法 | |
| US5673230A (en) | Semiconductor memory device capable of operating at high speed and stably even under low power supply voltage | |
| US6064590A (en) | Non-volatile static random access memory device | |
| KR0184281B1 (ko) | 소메모리 면적에서 고안정성을 갖는 반도체기억장치 | |
| EP1158536A3 (en) | Semiconductor memory device | |
| US5677637A (en) | Logic device using single electron coulomb blockade techniques | |
| US4809224A (en) | Read only memory device with memory cells each storing one of three states | |
| JPH07254685A (ja) | 半導体記憶装置 | |
| US6317362B1 (en) | Semiconductor memory device | |
| JPH05251670A (ja) | 半導体装置 | |
| US4788662A (en) | Semiconductor memory device using resonant-tunneling hot electron transistor | |
| JPH06350044A (ja) | メモリ素子 | |
| EP0220020B1 (en) | Multiple-value logic circuitry | |
| Mizuta et al. | Nanoscale Coulomb blockade memory and logic devices | |
| JPS5922359A (ja) | 集積化半導体記憶装置 | |
| US6829179B2 (en) | Semiconductor storage device having substrate potential control | |
| Katayama et al. | Design and analysis of high-speed random access memory with coulomb blockade charge confinement | |
| US5038326A (en) | Static RAM having a precharge operation which exhibits reduced hot electron stress | |
| JP2827641B2 (ja) | 原子スイッチ | |
| JPH1092954A (ja) | 半導体記憶装置 | |
| JP2586795B2 (ja) | 単一電子帯電効果を利用した記憶回路とその製造方法 | |
| JP2702798B2 (ja) | 半導体記憶装置 | |
| JP3247734B2 (ja) | 原子細線による論理回路 | |
| Mishra et al. | Fast Accessing Non-volatile, High Performance-High Density, Optimized Array for Machine Learning Processor | |
| JP3706220B2 (ja) | 情報処理方法及び情報処理装置 |