JPH06350044A - メモリ素子 - Google Patents
メモリ素子Info
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- JPH06350044A JPH06350044A JP5140331A JP14033193A JPH06350044A JP H06350044 A JPH06350044 A JP H06350044A JP 5140331 A JP5140331 A JP 5140331A JP 14033193 A JP14033193 A JP 14033193A JP H06350044 A JPH06350044 A JP H06350044A
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- 239000002096 quantum dot Substances 0.000 abstract description 32
- 238000003860 storage Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 description 8
- 230000010354 integration Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000006386 memory function Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
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- 230000000295 complement effect Effects 0.000 description 1
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- 238000010894 electron beam technology Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/7613—Single electron transistors; Coulomb blockade devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/08—Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory
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Abstract
(57)【要約】
【目的】 新規なメモリ素子の構造、さらに詳述すれば
単一電子トンネリング現象を利用した高性能メモリ素子
の提供。 【構成】 メモリを構成する素子として、単一電子トラ
ンジスタ(Single Electron Transistor:SET)を用
いることにより、より高性能でかつ高密度なメモリ素子
を実現する。
単一電子トンネリング現象を利用した高性能メモリ素子
の提供。 【構成】 メモリを構成する素子として、単一電子トラ
ンジスタ(Single Electron Transistor:SET)を用
いることにより、より高性能でかつ高密度なメモリ素子
を実現する。
Description
【0001】
【産業上の利用分野】本発明は新規なメモリ素子の構造
に関し、さらに詳述すれば単一電子トンネリング現象を
利用した高性能メモリ素子に関するものである。
に関し、さらに詳述すれば単一電子トンネリング現象を
利用した高性能メモリ素子に関するものである。
【0002】
【従来の技術】従来の半導体メモリにおいては、ダイナ
ミック型あるいはスタチック型のメモリ素子を使用して
いた。
ミック型あるいはスタチック型のメモリ素子を使用して
いた。
【0003】
【発明が解決しようとする課題】しかしながらこれらの
メモリ素子構造では、加工寸法の縮小に伴い、以下のよ
うな問題点が明らかになってきた。
メモリ素子構造では、加工寸法の縮小に伴い、以下のよ
うな問題点が明らかになってきた。
【0004】(1)最小加工寸法によってメモリセル面
積が決まってしまうため、集積可能な規模が制限され
る。
積が決まってしまうため、集積可能な規模が制限され
る。
【0005】(2)メモリの動作速度はほぼ最小加工寸
法と集積度に依存するため、高速化にも制限がある。
法と集積度に依存するため、高速化にも制限がある。
【0006】(3)ダイナミック型では電荷蓄積容量、
スタチック型では負荷抵抗を寸法縮小に伴って縮小でき
ないため、高密度化が阻まれる。
スタチック型では負荷抵抗を寸法縮小に伴って縮小でき
ないため、高密度化が阻まれる。
【0007】このために、従来のメモリ構造では、一層
の高性能化が不可能になってきつつあり、その限界は
0.1μm程度であると考えられている。
の高性能化が不可能になってきつつあり、その限界は
0.1μm程度であると考えられている。
【0008】
【課題を解決するための手段】本発明は従来の半導体メ
モリ素子の問題点を解決するためになされたものであ
る。すなわち、メモリを構成する素子として、従来の半
導体トランジスタではなく、単一電子トランジスタ(Si
ngle Electron Transistor:SET)を用いることによ
り、より高性能でかつ高密度なメモリ素子を実現するも
のである。
モリ素子の問題点を解決するためになされたものであ
る。すなわち、メモリを構成する素子として、従来の半
導体トランジスタではなく、単一電子トランジスタ(Si
ngle Electron Transistor:SET)を用いることによ
り、より高性能でかつ高密度なメモリ素子を実現するも
のである。
【0009】
【作用】SETを用いることにより、従来の半導体トラ
ンジスタでは実現できなかった超高密度集積が可能にな
る理由は、デバイス寸法を従来の半導体トランジスタと
比較し、同一機能を持たせたまま大幅に小さくできるた
めである。すなわち半導体トランジスタでは所定の性能
を持たせるために、0.1μm以上のチャネル長を必要
とするが、SETではチャネルに対応する量子ドット寸
法を小さくした方が性能を向上できるためである。たと
えば量子ドット寸法を1nm程度とすれば、動作速度を
1テラHz(1012Hz)以上にすることが可能にな
り、半導体トランジスタと比較して100倍近い高性能
化を達成できる。さらにデバイス寸法を小さくできる分
だけ高集積化が可能になる。特にこれらの特性は、メモ
リデバイスとしてSETを用いたときに有効に作用す
る。
ンジスタでは実現できなかった超高密度集積が可能にな
る理由は、デバイス寸法を従来の半導体トランジスタと
比較し、同一機能を持たせたまま大幅に小さくできるた
めである。すなわち半導体トランジスタでは所定の性能
を持たせるために、0.1μm以上のチャネル長を必要
とするが、SETではチャネルに対応する量子ドット寸
法を小さくした方が性能を向上できるためである。たと
えば量子ドット寸法を1nm程度とすれば、動作速度を
1テラHz(1012Hz)以上にすることが可能にな
り、半導体トランジスタと比較して100倍近い高性能
化を達成できる。さらにデバイス寸法を小さくできる分
だけ高集積化が可能になる。特にこれらの特性は、メモ
リデバイスとしてSETを用いたときに有効に作用す
る。
【0010】
【実施例】(実施例1)本実施例では、まず単一電子ト
ランジスタのメモリ作用について開示する。図1は量子
ドット11、トンネル接合12、13、ゲート14、電
極15、16からなるSETの基本構造を模式的に示し
たものである。図1において、電極15からトンネル接
合12を介して量子ドット11に注入された電子は、該
量子ドットのエネルギを △E=e2/2C (1) だけ増大させる。但しここで△Eはエネルギの増大分、
eは電子の素電荷、Cは量子ドットの容量である。
ランジスタのメモリ作用について開示する。図1は量子
ドット11、トンネル接合12、13、ゲート14、電
極15、16からなるSETの基本構造を模式的に示し
たものである。図1において、電極15からトンネル接
合12を介して量子ドット11に注入された電子は、該
量子ドットのエネルギを △E=e2/2C (1) だけ増大させる。但しここで△Eはエネルギの増大分、
eは電子の素電荷、Cは量子ドットの容量である。
【0011】したがって、Cが十分に小さければ、該量
子ドットのエネルギ増加分は十分に大きくなり、室温に
おいても電子一個で情報を保持するのに十分なエネルギ
である25meVを蓄えられる。この時の該量子ドット
の寸法は約5nmになることが、発明者等の検討で分か
った。
子ドットのエネルギ増加分は十分に大きくなり、室温に
おいても電子一個で情報を保持するのに十分なエネルギ
である25meVを蓄えられる。この時の該量子ドット
の寸法は約5nmになることが、発明者等の検討で分か
った。
【0012】この現象をメモリに用いるためには、蓄え
られたエネルギを電圧、電流等の電気信号として読みだ
せば良い。すなわち本発明の骨子は、この量子ドットに
蓄わえられたエネルギの読みだし方法にある。
られたエネルギを電圧、電流等の電気信号として読みだ
せば良い。すなわち本発明の骨子は、この量子ドットに
蓄わえられたエネルギの読みだし方法にある。
【0013】図1に示したSETを実現するためには、
通常の半導体集積回路製造技術を用いれば良い。すなわ
ち特願平5−87104に開示されているように、量子
ドット、トンネル接合、ゲート、電極等は、超微細加工
技術、超薄膜形成技術により実現可能である。
通常の半導体集積回路製造技術を用いれば良い。すなわ
ち特願平5−87104に開示されているように、量子
ドット、トンネル接合、ゲート、電極等は、超微細加工
技術、超薄膜形成技術により実現可能である。
【0014】(実施例2)本実施例では一つの単一電子
トランジスタからなるメモリセルを開示する。図2は量
子ドット21、トンネル接合22、23、ゲート24か
らなる単一電子トランジスタ25において、量子ドット
21と、トンネル接合23、26を介してもう一つの量
子ドット27を接続した状態を示す。本メモリセルの動
作原理は、以下のごとくである。情報の書き込みは、ゲ
ート24のポテンシャルを変化させることにより、単一
電子トランジスタ25の電導度を変化させ、トンネル接
合22に接続されたデータ線28から記憶情報をトンネ
ル接合23を介して量子ドット27に書き込むことによ
って行われる。一方情報の読み出しは、量子ドット27
に蓄積された情報を、ゲート24のポテンシャルを変化
させることにより、データ線28に引き出すことにより
行われる。
トランジスタからなるメモリセルを開示する。図2は量
子ドット21、トンネル接合22、23、ゲート24か
らなる単一電子トランジスタ25において、量子ドット
21と、トンネル接合23、26を介してもう一つの量
子ドット27を接続した状態を示す。本メモリセルの動
作原理は、以下のごとくである。情報の書き込みは、ゲ
ート24のポテンシャルを変化させることにより、単一
電子トランジスタ25の電導度を変化させ、トンネル接
合22に接続されたデータ線28から記憶情報をトンネ
ル接合23を介して量子ドット27に書き込むことによ
って行われる。一方情報の読み出しは、量子ドット27
に蓄積された情報を、ゲート24のポテンシャルを変化
させることにより、データ線28に引き出すことにより
行われる。
【0015】(実施例3)本実施例では三個の単一電子
トランジスタからなるメモリセルを開示する。図3は単
一電子トランジスタ30、31、32からなるメモリセ
ルにおいて、データ線33、書き込み線34、読み出し
線35を各々図示したごとくに接続する。情報の書き込
みは、データ線33に所定の情報を与えながら、書き込
み線34を選択し、書き込み用電子トランジスタ30を
動作させることにより行う。書き込まれた情報は、単一
電子トランジスタ30を経て単一電子トランジスタ31
のゲート部分を構成する情報保持部36に蓄積され、単
一電子トランジスタ31の電導度を所望の値に制御す
る。読み出しは、読み出し線35を選択し、単一電子ト
ランジスタ32の電導度を変化させ、単一電子トランジ
スタ31の電導度にしたがった情報をデータ線33に出
力することによって行う。
トランジスタからなるメモリセルを開示する。図3は単
一電子トランジスタ30、31、32からなるメモリセ
ルにおいて、データ線33、書き込み線34、読み出し
線35を各々図示したごとくに接続する。情報の書き込
みは、データ線33に所定の情報を与えながら、書き込
み線34を選択し、書き込み用電子トランジスタ30を
動作させることにより行う。書き込まれた情報は、単一
電子トランジスタ30を経て単一電子トランジスタ31
のゲート部分を構成する情報保持部36に蓄積され、単
一電子トランジスタ31の電導度を所望の値に制御す
る。読み出しは、読み出し線35を選択し、単一電子ト
ランジスタ32の電導度を変化させ、単一電子トランジ
スタ31の電導度にしたがった情報をデータ線33に出
力することによって行う。
【0016】本実施例によれば、情報保持部36の容量
を式(1)に対応して十分小さくすることにより、電子
一個を情報保持部36に蓄積するだけで、情報を識別可
能であった。すなわち、情報保持部36の寸法を約1n
mとすることにより、式(1)の△Eを約200emV
とすることが可能になり、室温の熱エネルギである25
meVを十分に上回る値とすることが出来た。1nmの
量子ドットは超高分解能電子線描画装置によって描画、
加工した。
を式(1)に対応して十分小さくすることにより、電子
一個を情報保持部36に蓄積するだけで、情報を識別可
能であった。すなわち、情報保持部36の寸法を約1n
mとすることにより、式(1)の△Eを約200emV
とすることが可能になり、室温の熱エネルギである25
meVを十分に上回る値とすることが出来た。1nmの
量子ドットは超高分解能電子線描画装置によって描画、
加工した。
【0017】以上の例から明らかなように、本実施例で
は量子ドットに蓄積された電子によって、単一電子トラ
ンジスタのゲートのポテンシャルを制御し、情報を蓄
積、読み出しする方式を開示した。
は量子ドットに蓄積された電子によって、単一電子トラ
ンジスタのゲートのポテンシャルを制御し、情報を蓄
積、読み出しする方式を開示した。
【0018】(実施例4)本実施例では多数の単一電子
トランジスタからなるメモリセルを開示する。図4は少
なくとも4個の単一電子トランジスタ41、42、4
3、44からなるメモリセルにおいて、電源線45、接
地線46、入出力線47、48を接続した状態を示す。
本実施例に開示した構造において、単一電子トランジス
タ42、44のゲート領域は量子ドットとなっており、
この領域に電子を蓄積することにより、メモリの状態を
制御する。即ち、入出力線47に接続された量子ドット
(単一電子トランジスタ42のゲート領域)と、入出力
線48に接続された量子ドット(単一電子トランジスタ
44のゲート領域)に蓄積される電子数は、互いに相補
的になっており、一方が蓄積状態であれば他方は欠乏状
態となる。
トランジスタからなるメモリセルを開示する。図4は少
なくとも4個の単一電子トランジスタ41、42、4
3、44からなるメモリセルにおいて、電源線45、接
地線46、入出力線47、48を接続した状態を示す。
本実施例に開示した構造において、単一電子トランジス
タ42、44のゲート領域は量子ドットとなっており、
この領域に電子を蓄積することにより、メモリの状態を
制御する。即ち、入出力線47に接続された量子ドット
(単一電子トランジスタ42のゲート領域)と、入出力
線48に接続された量子ドット(単一電子トランジスタ
44のゲート領域)に蓄積される電子数は、互いに相補
的になっており、一方が蓄積状態であれば他方は欠乏状
態となる。
【0019】したがって、単一電子トランジスタ42、
44の導電状態は、一方が導通状態になれば他方は絶縁
状態となる。したがって入出力線47、48は、一方
が"High"、他方が"Low"の状態を示し、これらの値は十
分に安定状態となる。
44の導電状態は、一方が導通状態になれば他方は絶縁
状態となる。したがって入出力線47、48は、一方
が"High"、他方が"Low"の状態を示し、これらの値は十
分に安定状態となる。
【0020】この状態を反転させるためには、入出力4
7線あるいは48線から異なる信号を入力すればよい。
すなわち入出力47線が"High"、入出力線48が"Low"
である場合には、入出力線48に"High"、入出力線47
に"Low"を入力することにより、入出力線48を"Hig
h"、入出力線47を"Low"にできる。入出力部には、別
の単電子トランジスタを接続し、情報の入出力を制御で
きる。
7線あるいは48線から異なる信号を入力すればよい。
すなわち入出力47線が"High"、入出力線48が"Low"
である場合には、入出力線48に"High"、入出力線47
に"Low"を入力することにより、入出力線48を"Hig
h"、入出力線47を"Low"にできる。入出力部には、別
の単電子トランジスタを接続し、情報の入出力を制御で
きる。
【0021】(実施例5)本実施例では多数の単一電子
トランジスタからなる電荷移送素子を開示する。図5は
複数の量子ドット51−56を、3相の信号線57、5
8、59に各々接続した状態を示す。このような構成に
することにより、量子ドット51上に存在した情報は、
量子ドット52、53、54、55と転送され、量子ド
ット56に到達する。各量子ドットの寸法を十分に小さ
くし、式(1)に示した関係で示されるエネルギを十分
に大きくすることにより、室温動作の可能な電荷移送素
子を実現できる。このような構成をとれば、各量子ドッ
トに蓄積される電荷量を電子一個まで減らせるため、非
常に高性能、高速なメモリ素子を提供可能である。
トランジスタからなる電荷移送素子を開示する。図5は
複数の量子ドット51−56を、3相の信号線57、5
8、59に各々接続した状態を示す。このような構成に
することにより、量子ドット51上に存在した情報は、
量子ドット52、53、54、55と転送され、量子ド
ット56に到達する。各量子ドットの寸法を十分に小さ
くし、式(1)に示した関係で示されるエネルギを十分
に大きくすることにより、室温動作の可能な電荷移送素
子を実現できる。このような構成をとれば、各量子ドッ
トに蓄積される電荷量を電子一個まで減らせるため、非
常に高性能、高速なメモリ素子を提供可能である。
【0022】
【発明の効果】以上の実施例からも明らかなように、本
発明によれば従来の半導体メモリに比較し、高集積、高
速動作を可能にする単一電子トランジスタからなるメモ
リを実現可能であり、その工業的効果は大きい。
発明によれば従来の半導体メモリに比較し、高集積、高
速動作を可能にする単一電子トランジスタからなるメモ
リを実現可能であり、その工業的効果は大きい。
【図1】単一電子トランジスタのメモリ作用を示す図。
【図2】一つの単一電子トランジスタからなるメモリセ
ル。
ル。
【図3】三個の単一電子トランジスタからなるメモリセ
ル。
ル。
【図4】多数の単一電子トランジスタからなるメモリセ
ル。
ル。
【図5】多数の単一電子トランジスタからなる電荷移送
素子。
素子。
11、21、27、51−56:量子ドット、12、1
3、22、23、26:トンネル接合、14、24:ゲ
ート、15、16:電極、25、30、31、32、4
1、42、43、44:単一電子トランジスタ、28、
33:データ線、34:書き込み線、35:読み出し
線、45:電源線、46:接地線、47、48:入出力
線、57、58、59:信号線、情報保持部36。
3、22、23、26:トンネル接合、14、24:ゲ
ート、15、16:電極、25、30、31、32、4
1、42、43、44:単一電子トランジスタ、28、
33:データ線、34:書き込み線、35:読み出し
線、45:電源線、46:接地線、47、48:入出力
線、57、58、59:信号線、情報保持部36。
Claims (3)
- 【請求項1】量子効果によりエネルギレベルが分離して
いる領域を少なくとも一部に持つことを特徴とするメモ
リ素子。 - 【請求項2】量子効果によりエネルギレベルが分離して
いる領域を少なくとも一部に持つ単一電子トランジスタ
を、少なくとも一つ用いることを特徴とするメモリ素
子。 - 【請求項3】量子効果によりエネルギレベルが分離して
いる領域を少なくとも一部に持つ単一電子トランジスタ
を、複数個用いることを特徴とするメモリ素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5140331A JPH06350044A (ja) | 1993-06-11 | 1993-06-11 | メモリ素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5140331A JPH06350044A (ja) | 1993-06-11 | 1993-06-11 | メモリ素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06350044A true JPH06350044A (ja) | 1994-12-22 |
Family
ID=15266343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5140331A Pending JPH06350044A (ja) | 1993-06-11 | 1993-06-11 | メモリ素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06350044A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100300967B1 (ko) * | 1999-08-11 | 2001-11-01 | 윤종용 | 휘발성 단일전자 트랜지스터 메모리 |
KR100468818B1 (ko) * | 1997-05-26 | 2005-03-16 | 삼성전자주식회사 | 단일전자트랜지스터 |
WO2006083085A1 (en) * | 2005-02-07 | 2006-08-10 | Excel Semiconductor Inc. | Memory cell employing single electron transistor and memory device using the same |
-
1993
- 1993-06-11 JP JP5140331A patent/JPH06350044A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100468818B1 (ko) * | 1997-05-26 | 2005-03-16 | 삼성전자주식회사 | 단일전자트랜지스터 |
KR100300967B1 (ko) * | 1999-08-11 | 2001-11-01 | 윤종용 | 휘발성 단일전자 트랜지스터 메모리 |
WO2006083085A1 (en) * | 2005-02-07 | 2006-08-10 | Excel Semiconductor Inc. | Memory cell employing single electron transistor and memory device using the same |
KR100673408B1 (ko) * | 2005-02-07 | 2007-01-24 | 최중범 | 싱글 일렉트론 트랜지스터를 채용하는 메모리 셀 및 그메모리 장치 |
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