JPH06338567A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH06338567A JPH06338567A JP12744493A JP12744493A JPH06338567A JP H06338567 A JPH06338567 A JP H06338567A JP 12744493 A JP12744493 A JP 12744493A JP 12744493 A JP12744493 A JP 12744493A JP H06338567 A JPH06338567 A JP H06338567A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor device
- plug
- contact hole
- contact plug
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体装置およびその製造方法を提供する。
【構成】 半導体基板１上の下層層間絶縁膜２に下層配
線３を施し、さらにその上に酸化シリコン膜４を堆積し
た後、さらに上層配線５を施した半導体装置において、
上層配線５の導体に対して半導体基板１側に位置するコ
ンタクトプラグもしくはビアコンタクトプラグの長径が
上層配線５の幅より大きくすることにより、小さい接触
抵抗で下層配線３と上層配線５とを接続することを可能
とする。
線３を施し、さらにその上に酸化シリコン膜４を堆積し
た後、さらに上層配線５を施した半導体装置において、
上層配線５の導体に対して半導体基板１側に位置するコ
ンタクトプラグもしくはビアコンタクトプラグの長径が
上層配線５の幅より大きくすることにより、小さい接触
抵抗で下層配線３と上層配線５とを接続することを可能
とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】従来よりＬＳＩなどの集積回路を有する
半導体基板表面上では、配線を多層構造として層間に絶
縁膜を介装させ、この絶縁膜にあけたコンタクトホール
もしくはビアコンタクトホールを通して基板と配線また
は下層配線と上層配線を相互に接続する。そして、集積
度が高まり素子の微細化が進んでコンタクトホールもし
くはビアコンタクトホールが１μm 未満に微細になる
と、従来のAlのスパッタでは十分なカバレッジが確保し
にくいため、コンタクトホールもしくはビアコンタクト
ホールをたとえばＷやAlなどのプラグで埋め込み、Alの
カバレッジを改善する手段が用いられている。
半導体基板表面上では、配線を多層構造として層間に絶
縁膜を介装させ、この絶縁膜にあけたコンタクトホール
もしくはビアコンタクトホールを通して基板と配線また
は下層配線と上層配線を相互に接続する。そして、集積
度が高まり素子の微細化が進んでコンタクトホールもし
くはビアコンタクトホールが１μm 未満に微細になる
と、従来のAlのスパッタでは十分なカバレッジが確保し
にくいため、コンタクトホールもしくはビアコンタクト
ホールをたとえばＷやAlなどのプラグで埋め込み、Alの
カバレッジを改善する手段が用いられている。
【０００３】その具体的な手法の一つとして、たとえば
論文「A Quarter-Micron Planarized Interconnection
Technology With Self-aligned Plug (K.Uno et al, Pr
oceeding IEDM 92, P.305 〜308, 1992)」には、配線用
の溝を形成し、その上からコンタクトホールをエッチン
グにより形成し、その後溝とコンタクトホール中にＣＶ
Ｄを１回用いてタングステンを充填することにより配線
が得られることが報告されている。
論文「A Quarter-Micron Planarized Interconnection
Technology With Self-aligned Plug (K.Uno et al, Pr
oceeding IEDM 92, P.305 〜308, 1992)」には、配線用
の溝を形成し、その上からコンタクトホールをエッチン
グにより形成し、その後溝とコンタクトホール中にＣＶ
Ｄを１回用いてタングステンを充填することにより配線
が得られることが報告されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た論文の方法においては、層間絶縁膜の上層に溝とコン
タクトホールのエッチングのためのエッチング層を設け
ているので、溝を形成してその上からコンタクトホール
をエッチングにより形成するとホール径を溝の幅と同等
にしかすることができない。このことにより、ＬＳＩの
集積化が進み配線幅に対する配線の高さの比が１を越え
て大きくなると、プラグの電流密度が配線より高くな
り、プラグの寿命が短くなってしまうという問題があ
る。また、基板と配線層間のコンタクトの場合について
は報告があるが、配線層間のコンタクトについては何ら
の報告がなく、配線の形成において不完全であるという
懸念がある。
た論文の方法においては、層間絶縁膜の上層に溝とコン
タクトホールのエッチングのためのエッチング層を設け
ているので、溝を形成してその上からコンタクトホール
をエッチングにより形成するとホール径を溝の幅と同等
にしかすることができない。このことにより、ＬＳＩの
集積化が進み配線幅に対する配線の高さの比が１を越え
て大きくなると、プラグの電流密度が配線より高くな
り、プラグの寿命が短くなってしまうという問題があ
る。また、基板と配線層間のコンタクトの場合について
は報告があるが、配線層間のコンタクトについては何ら
の報告がなく、配線の形成において不完全であるという
懸念がある。
【０００５】本発明は、上記のような課題を解決した半
導体装置およびその製造方法を提供することを目的とす
る。
導体装置およびその製造方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明の第１の態様は、
半導体基板上に層間絶縁膜を介して配線導体を多層に積
層してなる半導体装置において、前記配線導体内の導体
に対して半導体基板側に位置するコンタクトプラグもし
くはビアコンタクトプラグの長径が前記配線導体の幅よ
り大きいことを特徴とする半導体装置である。
半導体基板上に層間絶縁膜を介して配線導体を多層に積
層してなる半導体装置において、前記配線導体内の導体
に対して半導体基板側に位置するコンタクトプラグもし
くはビアコンタクトプラグの長径が前記配線導体の幅よ
り大きいことを特徴とする半導体装置である。
【０００７】また、本発明の第２の態様は、配線導体層
上に層間絶縁膜を有する半導体装置において、コンタク
トプラグもしくはビアコンタクトプラグが該コンタクト
プラグもしくはビアコンタクトプラグに対して半導体基
板側に位置する前記配線導体層内の配線導体の上面、側
面さらには下面と接することを特徴とする半導体装置で
ある。
上に層間絶縁膜を有する半導体装置において、コンタク
トプラグもしくはビアコンタクトプラグが該コンタクト
プラグもしくはビアコンタクトプラグに対して半導体基
板側に位置する前記配線導体層内の配線導体の上面、側
面さらには下面と接することを特徴とする半導体装置で
ある。
【０００８】さらに、本発明の第３の態様は、半導体基
板上に層間絶縁膜を介して配線導体を多層に積層してな
る半導体装置の製造方法において、前記配線導体層の領
域を選択的にエッチングし、その後コンタクトホールま
たはビアコンタクトホールをその長径が配線導体の幅よ
り大に、かつその深さを半導体基板側に位置する配線導
体層の上面より深く下面より浅く選択的に開口し、配線
用の導体を埋め込むことを特徴とする半導体装置の製造
方法である。
板上に層間絶縁膜を介して配線導体を多層に積層してな
る半導体装置の製造方法において、前記配線導体層の領
域を選択的にエッチングし、その後コンタクトホールま
たはビアコンタクトホールをその長径が配線導体の幅よ
り大に、かつその深さを半導体基板側に位置する配線導
体層の上面より深く下面より浅く選択的に開口し、配線
用の導体を埋め込むことを特徴とする半導体装置の製造
方法である。
【０００９】
【作 用】本発明によれば、プラグでの電流密度を配線
導体層と同程度にすることができるので、下層配線とプ
ラグとは下層配線の面さらには下面においても接続する
ことができ、これによって小さい接触抵抗で下層配線と
上層配線とを接続することができるから、プラグの寿命
を長くすることが可能である。
導体層と同程度にすることができるので、下層配線とプ
ラグとは下層配線の面さらには下面においても接続する
ことができ、これによって小さい接触抵抗で下層配線と
上層配線とを接続することができるから、プラグの寿命
を長くすることが可能である。
【００１０】
【実施例】本発明の実施例について、図１の工程図を用
いて詳しく説明する。 図１(a) に示すように、基板１上に堆積した下層層
間絶縁膜２の上に下層配線３を施した後、この下層配線
３の上に膜厚ｔの酸化シリコン膜４をＣＶＤ法で成膜す
る。この膜厚ｔの大きさは、上層層間絶縁膜に相当する
膜厚ａと上層配線の膜厚ｃとの和に相当するものとし、
たとえば16000 Åとされる。 ついで、図１(b) に示すように、レジストプロセス
を経て酸化シリコン膜４を厚さｃだけエッチングするこ
とにより、配線間スペースの間隔に相当にする幅ｄがた
とえば8000Åなる凸状部４ａの両側に上層配線５の形状
に相当するたとえば幅；8000Åで深さ；8000Åの溝部６
を形成する。 図１(c) に示すように、さらにレジストプロセスを
経て残留した酸化シリコン膜４と下層層間絶縁膜２をエ
ッチングすることにより、直径ｂがたとえば10000 Åで
深さが18000 Åなるビアコンタクトホール７を形成す
る。
いて詳しく説明する。 図１(a) に示すように、基板１上に堆積した下層層
間絶縁膜２の上に下層配線３を施した後、この下層配線
３の上に膜厚ｔの酸化シリコン膜４をＣＶＤ法で成膜す
る。この膜厚ｔの大きさは、上層層間絶縁膜に相当する
膜厚ａと上層配線の膜厚ｃとの和に相当するものとし、
たとえば16000 Åとされる。 ついで、図１(b) に示すように、レジストプロセス
を経て酸化シリコン膜４を厚さｃだけエッチングするこ
とにより、配線間スペースの間隔に相当にする幅ｄがた
とえば8000Åなる凸状部４ａの両側に上層配線５の形状
に相当するたとえば幅；8000Åで深さ；8000Åの溝部６
を形成する。 図１(c) に示すように、さらにレジストプロセスを
経て残留した酸化シリコン膜４と下層層間絶縁膜２をエ
ッチングすることにより、直径ｂがたとえば10000 Åで
深さが18000 Åなるビアコンタクトホール７を形成す
る。
【００１１】ここで、上下配線とプラグ部とのコンタク
トの状況について補足すると、図２(a) は従来例を示し
たものであってプラグ部10と上層配線５および下層配線
３の電流密度は同程度であるが、ＬＳＩの集積化が進ん
で、図２(b) に示すように配線幅ｗに対する配線高さｈ
の比ｈ／ｗが１を越えて大きくなると、プラグ部10を流
れる電流密度が配線を流れる電流密度より大きくなって
しまい、プラグ部10の信頼性が著しく低下してしまう。
トの状況について補足すると、図２(a) は従来例を示し
たものであってプラグ部10と上層配線５および下層配線
３の電流密度は同程度であるが、ＬＳＩの集積化が進ん
で、図２(b) に示すように配線幅ｗに対する配線高さｈ
の比ｈ／ｗが１を越えて大きくなると、プラグ部10を流
れる電流密度が配線を流れる電流密度より大きくなって
しまい、プラグ部10の信頼性が著しく低下してしまう。
【００１２】そこで、図２(c) では、プラグ部10の径を
配線の幅より大きくし、また下層配線３とプラグ部10と
のコンタクトは下層配線３の上面ばかりではなく、その
側面および下面からもとるようにすれば接触抵抗の増加
を抑制できるから、プラグ部10の信頼性低下を解消する
ことができる。また、図３に示すように、ビアコンタク
トホール７の上部が下層配線３の直上に位置しない場合
でも、ビアコンタクトホール７が下層配線３の側壁の近
傍でエッチングされると、配線中の電子とエッチャント
のラジカル分子とが相互に引き合い、下層配線３の存在
する方向にエッチングされることになる。 図１(d) に示すように、酸化シリコン膜４上にスパ
ッタ法によりチタンナイトライド（TiN ）層８をたとえ
ば 500Å成膜し、さらにその上にＣＶＤ法によりタング
ステン（Ｗ）層９をたとえば9000Åの厚さに成膜し、ビ
アコンタクトホール７内のプラグ相当部をも含めて上層
配線５を形成する。
配線の幅より大きくし、また下層配線３とプラグ部10と
のコンタクトは下層配線３の上面ばかりではなく、その
側面および下面からもとるようにすれば接触抵抗の増加
を抑制できるから、プラグ部10の信頼性低下を解消する
ことができる。また、図３に示すように、ビアコンタク
トホール７の上部が下層配線３の直上に位置しない場合
でも、ビアコンタクトホール７が下層配線３の側壁の近
傍でエッチングされると、配線中の電子とエッチャント
のラジカル分子とが相互に引き合い、下層配線３の存在
する方向にエッチングされることになる。 図１(d) に示すように、酸化シリコン膜４上にスパ
ッタ法によりチタンナイトライド（TiN ）層８をたとえ
ば 500Å成膜し、さらにその上にＣＶＤ法によりタング
ステン（Ｗ）層９をたとえば9000Åの厚さに成膜し、ビ
アコンタクトホール７内のプラグ相当部をも含めて上層
配線５を形成する。
【００１３】このようにして、ビアコンタクトホール７
を介して下層配線３と上層配線５との間の接続を一体的
に連続して形成することができる。なお、下層層間絶縁
膜２にコンタクトホールを設けて基板１と下層配線３と
の間を接続する場合にも、上記〜の工程に準じて同
じように行えばよい。なお、上記実施例において上層配
線５にＷを用いるとして説明したが、本発明はこれに限
るものではなく、たとえばAlやAlSi, AlCuなどのAl合金
を用いてＣＶＤ法により成膜するようにしてもよい。
を介して下層配線３と上層配線５との間の接続を一体的
に連続して形成することができる。なお、下層層間絶縁
膜２にコンタクトホールを設けて基板１と下層配線３と
の間を接続する場合にも、上記〜の工程に準じて同
じように行えばよい。なお、上記実施例において上層配
線５にＷを用いるとして説明したが、本発明はこれに限
るものではなく、たとえばAlやAlSi, AlCuなどのAl合金
を用いてＣＶＤ法により成膜するようにしてもよい。
【００１４】また、配線が２層以下の場合に限らずに３
層以上の多層の場合にも本発明法を適用することができ
ることはいうまでもない。さらに、上記実施例において
層間絶縁膜として酸化シリコン膜４を下層配線３の上に
堆積するとして説明したが、拡散層が設けられた基板の
場合は直接基板上に絶縁膜を堆積するようにすればよ
い。
層以上の多層の場合にも本発明法を適用することができ
ることはいうまでもない。さらに、上記実施例において
層間絶縁膜として酸化シリコン膜４を下層配線３の上に
堆積するとして説明したが、拡散層が設けられた基板の
場合は直接基板上に絶縁膜を堆積するようにすればよ
い。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
コンタクトホールまたはビアコンタクトホール内のプラ
グと上層配線とを一体的に連続して形成するようにした
ので、以下の効果を奏するものである。 層間絶縁膜において、ホール径を溝の幅より大きく
することができ、これによってプラグ部の電流密度が高
くならず、配線寿命を長くすることができる。 コンタクトホールまたはビアコンタクトホール内の
プラグと下層配線との接続は、下層配線の上面、側面さ
らには下面でも接続するようにしたので、接触抵抗の増
加を抑制することが可能である。 コンタクトホールまたはビアコンタクトホールの上
部が下層配線の直上にない場合でも、コンタクトホール
またはビアコンタクトホールは下層配線に向かって開穴
されるという自己整合の効果がある。これにより、ＬＳ
Ｉの集積化が進んで配線幅に対する配線高さの比が大き
いときに有効である。
コンタクトホールまたはビアコンタクトホール内のプラ
グと上層配線とを一体的に連続して形成するようにした
ので、以下の効果を奏するものである。 層間絶縁膜において、ホール径を溝の幅より大きく
することができ、これによってプラグ部の電流密度が高
くならず、配線寿命を長くすることができる。 コンタクトホールまたはビアコンタクトホール内の
プラグと下層配線との接続は、下層配線の上面、側面さ
らには下面でも接続するようにしたので、接触抵抗の増
加を抑制することが可能である。 コンタクトホールまたはビアコンタクトホールの上
部が下層配線の直上にない場合でも、コンタクトホール
またはビアコンタクトホールは下層配線に向かって開穴
されるという自己整合の効果がある。これにより、ＬＳ
Ｉの集積化が進んで配線幅に対する配線高さの比が大き
いときに有効である。
【図１】本発明の実施例を示す工程図である。
【図２】配線構造を示す斜視図である。
【図３】配線構造を示す斜視図である。
１ 基板 ２ 下層層間絶縁膜 ３ 下層配線（配線導体層） ４ 酸化シリコン膜（層間絶縁膜） ５ 上層配線（配線導体層） ６ 溝部 ７ ビアコンタクトホール ８ チタンナイトライド層 ９ タングステン層 10 プラグ部
Claims (5)
- 【請求項１】 半導体基板上に層間絶縁膜を介して配
線導体を多層に積層してなる半導体装置において、前記
配線導体内の導体に対して半導体基板側に位置するコン
タクトプラグもしくはビアコンタクトプラグの長径が前
記配線導体の幅より大きいことを特徴とする半導体装
置。 - 【請求項２】 配線導体層上に層間絶縁膜を有する半
導体装置において、コンタクトプラグもしくはビアコン
タクトプラグが該コンタクトプラグもしくはビアコンタ
クトプラグに対して半導体基板側に位置する前記配線導
体層内の配線導体の上面および側面と接することを特徴
とする半導体装置。 - 【請求項３】 前記コンタクトプラグもしくはビアコ
ンタクトプラグが該コンタクトプラグもしくはビアコン
タクトプラグに対して半導体基板側に位置する前記配線
導体層内の配線導体の上面、側面および下面と接するこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 半導体基板上に層間絶縁膜を介して配
線導体を多層に積層してなる半導体装置の製造方法にお
いて、前記配線導体層の領域を選択的にエッチングし、
その後コンタクトホールまたはビアコンタクトホールを
その長径が配線導体の幅より大に、かつその深さを半導
体基板側に位置する配線導体層の上面より深く下面より
浅く選択的に開口し、配線用の導体を埋め込むことを特
徴とする半導体装置の製造方法。 - 【請求項５】 前記コンタクトホールまたはビアコン
タクトホールの深さを半導体基板側に位置する配線導体
層の下面よりも深く形成することを特徴とする請求項４
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12744493A JPH06338567A (ja) | 1993-05-28 | 1993-05-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12744493A JPH06338567A (ja) | 1993-05-28 | 1993-05-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338567A true JPH06338567A (ja) | 1994-12-06 |
Family
ID=14960089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12744493A Pending JPH06338567A (ja) | 1993-05-28 | 1993-05-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338567A (ja) |
-
1993
- 1993-05-28 JP JP12744493A patent/JPH06338567A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5756396A (en) | Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect | |
| JPH05206290A (ja) | 多層相互接続集積回路用ビア形成方法 | |
| JPH10294365A (ja) | 半導体装置及びその製造方法 | |
| JPH08306774A (ja) | 半導体装置及びその製造方法 | |
| EP0788160A2 (en) | Semiconductor device having a multi-layered wire structure | |
| JPH11186391A (ja) | 半導体装置およびその製造方法 | |
| JPH1092924A (ja) | 半導体装置及びその製造方法 | |
| JP2001053144A (ja) | 半導体装置及びその製造方法 | |
| JP3463961B2 (ja) | 半導体装置 | |
| JP3270863B2 (ja) | 半導体装置 | |
| JPH06338567A (ja) | 半導体装置およびその製造方法 | |
| JPH07169835A (ja) | 半導体素子のメタルプラグの形成方法 | |
| KR100226727B1 (ko) | 배선 형성 방법 | |
| KR100278274B1 (ko) | 반도체장치의스택콘택형성방법 | |
| JP2925094B2 (ja) | 半導体装置の製造方法 | |
| JPH05226475A (ja) | 半導体装置の製造方法 | |
| JPH05343531A (ja) | 半導体装置及びその製造方法 | |
| JPH06236928A (ja) | 半導体装置およびその製造方法 | |
| JPH08203899A (ja) | 半導体装置の製造方法 | |
| JPH11265934A (ja) | 接続部の形成方法 | |
| JP2879755B2 (ja) | 半導体装置の製造方法 | |
| JP2005057063A (ja) | 電子デバイス及びその製造方法 | |
| JPH11274297A (ja) | 多層配線層の形成方法及び多層配線層 | |
| KR100340857B1 (ko) | 반도체 소자의 다층 금속배선 제조방법 | |
| JP3391447B2 (ja) | 半導体装置の製造方法 |