JPH0628865A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0628865A JPH0628865A JP4183584A JP18358492A JPH0628865A JP H0628865 A JPH0628865 A JP H0628865A JP 4183584 A JP4183584 A JP 4183584A JP 18358492 A JP18358492 A JP 18358492A JP H0628865 A JPH0628865 A JP H0628865A
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Abstract
(57)【要約】
【目的】 高速動作が要求されるスタティックＲＡＭに
関し、セルデータの読み出し速度を高速化することを目
的とする。 【構成】 複数のワード線WLWi,WLRi;WLWj,WLRj と、複
数のビット線対WBL,WBLZ;RBL,RBLZ と、該各ワード線お
よび該各ビット線対との間に設けられた複数のセルMCi,
MCj とを具備する半導体記憶装置であって、前記各ビッ
ト線対を、書き込み用ビット線対WBL,WBLZおよび読み出
し用ビット線対RBL,RBLZで構成し、該各書き込み用ビッ
ト線対WBL,WBLZおよび読み出し用ビット線対RBL,RBLZと
前記各セルMCi,MCj との間にそれぞれ専用の書き込み用
アクセス手段および読み出し用アクセス手段を設けるよ
うに構成する。
関し、セルデータの読み出し速度を高速化することを目
的とする。 【構成】 複数のワード線WLWi,WLRi;WLWj,WLRj と、複
数のビット線対WBL,WBLZ;RBL,RBLZ と、該各ワード線お
よび該各ビット線対との間に設けられた複数のセルMCi,
MCj とを具備する半導体記憶装置であって、前記各ビッ
ト線対を、書き込み用ビット線対WBL,WBLZおよび読み出
し用ビット線対RBL,RBLZで構成し、該各書き込み用ビッ
ト線対WBL,WBLZおよび読み出し用ビット線対RBL,RBLZと
前記各セルMCi,MCj との間にそれぞれ専用の書き込み用
アクセス手段および読み出し用アクセス手段を設けるよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、高速動作が要求されるスタティックＲＡＭ（ＳＲ
ＡＭ）に関する。近年、半導体技術の進歩に伴って各種
デバイスの高速化が進み、半導体記憶装置における高速
化の要求も益々強くなっている。具体的に、例えば、Ｓ
ＲＡＭでは、セルデータの読み出し速度が全体の動作速
度に大きな影響を与えるため、読み出し動作のさらなる
高速化が望まれている。
特に、高速動作が要求されるスタティックＲＡＭ（ＳＲ
ＡＭ）に関する。近年、半導体技術の進歩に伴って各種
デバイスの高速化が進み、半導体記憶装置における高速
化の要求も益々強くなっている。具体的に、例えば、Ｓ
ＲＡＭでは、セルデータの読み出し速度が全体の動作速
度に大きな影響を与えるため、読み出し動作のさらなる
高速化が望まれている。
【０００２】
【従来の技術】近年、例えば、ＳＲＡＭにおいては、セ
ルデータの読み出し動作のさらなる高速化が要望されて
いる。特に、前サイクル（直前のサイクル）におけるリ
ードデータやライトデータがセルの保持データに影響を
与えないようにする技術が、読み出し動作の高速化に不
可欠となっている。
ルデータの読み出し動作のさらなる高速化が要望されて
いる。特に、前サイクル（直前のサイクル）におけるリ
ードデータやライトデータがセルの保持データに影響を
与えないようにする技術が、読み出し動作の高速化に不
可欠となっている。
【０００３】図７は従来の半導体記憶装置におけるセル
構造の代表的な例を示す図であり、ＳＲＡＭセルの構造
を示している。具体的に、同図(a) のセルMCa は、交差
接続された一対のＮ型ＭＯＳトランジスタT1,T2 および
負荷抵抗R1,R2 で構成され、同図(b) のセルMCb は、交
差接続された一対のＮ型ＭＯＳトランジスタT1,T2 およ
びＰ型ＭＯＳトランジスタT3,T4 で構成され、そして、
同図(c) のセルMCc は、交差接続された一対のＮ型ＭＯ
ＳトランジスタT1,T2 およびＴＦＴトランジスタT5,T6
で構成されている。
構造の代表的な例を示す図であり、ＳＲＡＭセルの構造
を示している。具体的に、同図(a) のセルMCa は、交差
接続された一対のＮ型ＭＯＳトランジスタT1,T2 および
負荷抵抗R1,R2 で構成され、同図(b) のセルMCb は、交
差接続された一対のＮ型ＭＯＳトランジスタT1,T2 およ
びＰ型ＭＯＳトランジスタT3,T4 で構成され、そして、
同図(c) のセルMCc は、交差接続された一対のＮ型ＭＯ
ＳトランジスタT1,T2 およびＴＦＴトランジスタT5,T6
で構成されている。
【０００４】図6(a)〜(c) に示されるように、従来のＳ
ＲＡＭセル MCa〜MCc のデータ保持ノードN1,N2 は、ワ
ード線WLの信号で制御されるアクセストランジスタＴr
1, Ｔr2を介してそれぞれビット線BL,BLZに接続され、
該ビット線BL,BLZにより書き込み（ライト）および読み
出し（リード）を行うようになっている。
ＲＡＭセル MCa〜MCc のデータ保持ノードN1,N2 は、ワ
ード線WLの信号で制御されるアクセストランジスタＴr
1, Ｔr2を介してそれぞれビット線BL,BLZに接続され、
該ビット線BL,BLZにより書き込み（ライト）および読み
出し（リード）を行うようになっている。
【０００５】
【発明が解決しようとする課題】上述したように、従来
の半導体記憶装置（ＳＲＡＭ）では、セルのデータ保持
ノードがトランジスタを介してビット線に接続されてい
るため、前サイクルのライトデータやリードデータがビ
ット線に残っていると、当該サイクルのセルデータに干
渉してセルデータの破壊が起こることがある。そこで、
従来の半導体記憶装置では、前サイクルのライトデータ
やリードデータがビット線に残らないようにビット線の
リセット期間が必要となっている。しかしながら、この
前サイクルデータのビット線リセット期間は、高速動作
の妨げになる。
の半導体記憶装置（ＳＲＡＭ）では、セルのデータ保持
ノードがトランジスタを介してビット線に接続されてい
るため、前サイクルのライトデータやリードデータがビ
ット線に残っていると、当該サイクルのセルデータに干
渉してセルデータの破壊が起こることがある。そこで、
従来の半導体記憶装置では、前サイクルのライトデータ
やリードデータがビット線に残らないようにビット線の
リセット期間が必要となっている。しかしながら、この
前サイクルデータのビット線リセット期間は、高速動作
の妨げになる。
【０００６】ところで、ビット線リセットが不十分な場
合にはセルデータの破壊を起こす危険があるため十分な
リセット期間が必要であるが、スタティックＲＡＭに対
する高速サイクル動作の要求が強まる中で、全サイクル
中のリセット時間の割合は多くなる方向にある。すなわ
ち、半導体記憶装置において、今まで以上の超高速サイ
クル動作を実現するためには、このリセット期間をなく
すことが非常に有効な手段となる。
合にはセルデータの破壊を起こす危険があるため十分な
リセット期間が必要であるが、スタティックＲＡＭに対
する高速サイクル動作の要求が強まる中で、全サイクル
中のリセット時間の割合は多くなる方向にある。すなわ
ち、半導体記憶装置において、今まで以上の超高速サイ
クル動作を実現するためには、このリセット期間をなく
すことが非常に有効な手段となる。
【０００７】本発明は、上述した従来の半導体記憶装置
が有する課題に鑑み、セルデータの読み出し速度を高速
化することを目的とする。
が有する課題に鑑み、セルデータの読み出し速度を高速
化することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、複数の
ワード線WL;WLW,WLRと、複数のビット線対WBL,WBLZ,RB
L,RBLZと、該各ワード線および該各ビット線対との間に
設けられた複数のセルMC;MCi,MCjとを具備する半導体記
憶装置であって、前記各ビット線対を、書き込み用ビッ
ト線対WBL,WBLZおよび読み出し用ビット線対RBL,RBLZで
構成し、該各書き込み用ビット線対WBL,WBLZおよび読み
出し用ビット線対RBL,RBLZと前記各セルMCとの間にそれ
ぞれ専用の書き込み用アクセス手段Trw1,Trw2 および読
み出し用アクセス手段Trr1,Trr2,Trr3,Trr4 を設けるよ
うにしたことを特徴とする半導体記憶装置が提供され
る。
ワード線WL;WLW,WLRと、複数のビット線対WBL,WBLZ,RB
L,RBLZと、該各ワード線および該各ビット線対との間に
設けられた複数のセルMC;MCi,MCjとを具備する半導体記
憶装置であって、前記各ビット線対を、書き込み用ビッ
ト線対WBL,WBLZおよび読み出し用ビット線対RBL,RBLZで
構成し、該各書き込み用ビット線対WBL,WBLZおよび読み
出し用ビット線対RBL,RBLZと前記各セルMCとの間にそれ
ぞれ専用の書き込み用アクセス手段Trw1,Trw2 および読
み出し用アクセス手段Trr1,Trr2,Trr3,Trr4 を設けるよ
うにしたことを特徴とする半導体記憶装置が提供され
る。
【０００９】
【作用】本発明の半導体記憶装置によれば、ビット線対
は、書き込み用ビット線対WBL,WBLZおよび読み出し用ビ
ット線対RBL,RBLZにより独立に構成される。さらに、書
き込み用ビット線対WBL,WBLZおよび読み出し用ビット線
対RBL,RBLZとセルMC;MCi,MCjとの間には、それぞれ専用
の書き込み用アクセス手段Trw1,Trw2 および読み出し用
アクセス手段Trr1,Trr2,Trr3,Trr4 が設けられている。
は、書き込み用ビット線対WBL,WBLZおよび読み出し用ビ
ット線対RBL,RBLZにより独立に構成される。さらに、書
き込み用ビット線対WBL,WBLZおよび読み出し用ビット線
対RBL,RBLZとセルMC;MCi,MCjとの間には、それぞれ専用
の書き込み用アクセス手段Trw1,Trw2 および読み出し用
アクセス手段Trr1,Trr2,Trr3,Trr4 が設けられている。
【００１０】これによって、本発明の半導体記憶装置に
よれば、前サイクルにおけるリードデータやライトデー
タがセルの保持データに影響を与えることなく、且つ、
リセット期間を無くしてセルデータの読み出し速度を高
速化することができる。
よれば、前サイクルにおけるリードデータやライトデー
タがセルの保持データに影響を与えることなく、且つ、
リセット期間を無くしてセルデータの読み出し速度を高
速化することができる。
【００１１】
【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の実施例を説明する。図１は本発明に係る半導体
記憶装置の一実施例を示すブロック回路図である。同図
において、参照符号 MCi,MCjはＳＲＡＭのメモリセル
（セル), WLWi,WLWjは書き込み用ワード線,WLRi,WLRjは
読み出し用ワード線, WBL,WBLZは書き込み用ビット線
対, そして, RBL,RBLZは読み出し用ビット線対を示して
いる。
憶装置の実施例を説明する。図１は本発明に係る半導体
記憶装置の一実施例を示すブロック回路図である。同図
において、参照符号 MCi,MCjはＳＲＡＭのメモリセル
（セル), WLWi,WLWjは書き込み用ワード線,WLRi,WLRjは
読み出し用ワード線, WBL,WBLZは書き込み用ビット線
対, そして, RBL,RBLZは読み出し用ビット線対を示して
いる。
【００１２】図１に示されるように、セルMCi(MCj)に
は、書き込み用ワード線WLWi(WLWj),読み出し用ワード
線WLRi(WLRj), 書き込み用ビット線WBL,WBLZ, および，
読み出し用ビット線対RBL,RBLZが接続されている。読み
出し用ビット線対RBL,RBLZは、直接或いはゲートトラン
ジスタT3,T4 を介して電圧増幅型センスアンプSA1 に接
続されると共に、直接或いはゲートトランジスタT9,T10
を介してトランジスタT5,T6(T7,T8)に接続されている。
ここで、トランジスタT3,T4,T7,T8,T9,T10は、Ｎ型ＭＯ
Ｓトランジスタを示し、トランジスタT5,T6 はＰ型ＭＯ
Ｓトランジスタを示している。また、トランジスタT5,T
6 およびT7,T8 は、電流源として機能するようになって
いる。尚、本実施例において、読み出し用ビット線対RB
L,RBLZを、ゲートトランジスタT3,T4 を介して電圧増幅
型センスアンプSA1 に接続すると、例えば、複数の読み
出し用ビット線対に対して１つのセンスアンプSA1 を共
用することができる。
は、書き込み用ワード線WLWi(WLWj),読み出し用ワード
線WLRi(WLRj), 書き込み用ビット線WBL,WBLZ, および，
読み出し用ビット線対RBL,RBLZが接続されている。読み
出し用ビット線対RBL,RBLZは、直接或いはゲートトラン
ジスタT3,T4 を介して電圧増幅型センスアンプSA1 に接
続されると共に、直接或いはゲートトランジスタT9,T10
を介してトランジスタT5,T6(T7,T8)に接続されている。
ここで、トランジスタT3,T4,T7,T8,T9,T10は、Ｎ型ＭＯ
Ｓトランジスタを示し、トランジスタT5,T6 はＰ型ＭＯ
Ｓトランジスタを示している。また、トランジスタT5,T
6 およびT7,T8 は、電流源として機能するようになって
いる。尚、本実施例において、読み出し用ビット線対RB
L,RBLZを、ゲートトランジスタT3,T4 を介して電圧増幅
型センスアンプSA1 に接続すると、例えば、複数の読み
出し用ビット線対に対して１つのセンスアンプSA1 を共
用することができる。
【００１３】図２は図１の半導体記憶装置におけるセル
の構造例を示す回路図である。同図に示されるように、
セルMCは、２つの書き込み用トランジスタTrw1,Trw2 を
介して書き込み用ワード線WLW および書き込み用ビット
線WBL,WBLZに接続されると共に、４つの読み出し用トラ
ンジスタTrr1,Trr2,Trr3,Trr4 を介して読み出し用ワー
ド線WLR および読み出し用ビット線対RBL,RBLZに接続さ
れている。
の構造例を示す回路図である。同図に示されるように、
セルMCは、２つの書き込み用トランジスタTrw1,Trw2 を
介して書き込み用ワード線WLW および書き込み用ビット
線WBL,WBLZに接続されると共に、４つの読み出し用トラ
ンジスタTrr1,Trr2,Trr3,Trr4 を介して読み出し用ワー
ド線WLR および読み出し用ビット線対RBL,RBLZに接続さ
れている。
【００１４】各書き込み用トランジスタTrw1,Trw2 のゲ
ートは書き込み用ワード線WLW に接続され，ソースおよ
びドレインは書き込み用ビット線対WBL,WBLZおよびセル
MCの２つのデータ保持ノードN1,N2 にそれぞれ接続され
ている。さらに、読み出し用トランジスタTrr1,Trr2 の
ゲートはデータ保持ノードN1,N2 に接続され、ソースは
低電位電源Vss に接続され，ドレインは読み出し用トラ
ンジスタTrr3,Trr4 のソースに接続されている。また、
読み出し用トランジスタTrr3,Trr4 のゲートは読み出し
用ワード線WLR に接続され，ドレインは読み出し用ビッ
ト線対RBL,RBLZに接続されている。
ートは書き込み用ワード線WLW に接続され，ソースおよ
びドレインは書き込み用ビット線対WBL,WBLZおよびセル
MCの２つのデータ保持ノードN1,N2 にそれぞれ接続され
ている。さらに、読み出し用トランジスタTrr1,Trr2 の
ゲートはデータ保持ノードN1,N2 に接続され、ソースは
低電位電源Vss に接続され，ドレインは読み出し用トラ
ンジスタTrr3,Trr4 のソースに接続されている。また、
読み出し用トランジスタTrr3,Trr4 のゲートは読み出し
用ワード線WLR に接続され，ドレインは読み出し用ビッ
ト線対RBL,RBLZに接続されている。
【００１５】図３は図２の変形例を示す回路図である。
同図に示されるように、セルMCは、２つの書き込み用ト
ランジスタTrw1,Trw2 を介して書き込み用ワード線WLW
および書き込み用ビット線WBL,WBLZに接続されると共
に、２つの読み出し用トランジスタTrr1,Trr2 を介して
読み出し用ワード線WLR および読み出し用ビット線対RB
L,RBLZに接続されている。
同図に示されるように、セルMCは、２つの書き込み用ト
ランジスタTrw1,Trw2 を介して書き込み用ワード線WLW
および書き込み用ビット線WBL,WBLZに接続されると共
に、２つの読み出し用トランジスタTrr1,Trr2 を介して
読み出し用ワード線WLR および読み出し用ビット線対RB
L,RBLZに接続されている。
【００１６】各書き込み用トランジスタTrw1,Trw2 のゲ
ートは書き込み用ワード線WLW に接続され，ソースおよ
びドレインは書き込み用ビット線対WBL,WBLZおよびセル
MCの２つのデータ保持ノードN1,N2 にそれぞれ接続され
ている。さらに、読み出し用トランジスタTrr1,Trr2 の
ゲートはデータ保持ノードN1,N2 に接続され、ソースは
ワード線WLR に接続され，ドレインは読み出し用ビット
線対RBL,RBLZ) に接続されている。
ートは書き込み用ワード線WLW に接続され，ソースおよ
びドレインは書き込み用ビット線対WBL,WBLZおよびセル
MCの２つのデータ保持ノードN1,N2 にそれぞれ接続され
ている。さらに、読み出し用トランジスタTrr1,Trr2 の
ゲートはデータ保持ノードN1,N2 に接続され、ソースは
ワード線WLR に接続され，ドレインは読み出し用ビット
線対RBL,RBLZ) に接続されている。
【００１７】図２および図３を参照して説明したよう
に、本実施例の半導体記憶装置によれば、セルのデータ
保持ノードN1およびN2は、読み出し用ビット線対RBL,RB
LZとインピーダンス的に完全に切り離され、ビット線か
らの干渉はなくなる。その結果、超高速の読み出しが可
能になる。また、セルのデータ保持ノードN1,N2 を周辺
回路で保護する必要がなくなり、周辺回路の単純化を図
ることができる。そして、リセット期間が不要のため、
その分のサイクル増加を無くすことができる。さらに、
書き込み用ワード線WLW にライト制御信号の論理を加え
ることにより前サイクルのライトデータの影響も排除す
ることが可能になる。ここで、セルMCは、前述した図７
(a) の構成(MCa) となっているが、他の構成(MCb,MCc)
とすることができるのはいうまでもない。
に、本実施例の半導体記憶装置によれば、セルのデータ
保持ノードN1およびN2は、読み出し用ビット線対RBL,RB
LZとインピーダンス的に完全に切り離され、ビット線か
らの干渉はなくなる。その結果、超高速の読み出しが可
能になる。また、セルのデータ保持ノードN1,N2 を周辺
回路で保護する必要がなくなり、周辺回路の単純化を図
ることができる。そして、リセット期間が不要のため、
その分のサイクル増加を無くすことができる。さらに、
書き込み用ワード線WLW にライト制御信号の論理を加え
ることにより前サイクルのライトデータの影響も排除す
ることが可能になる。ここで、セルMCは、前述した図７
(a) の構成(MCa) となっているが、他の構成(MCb,MCc)
とすることができるのはいうまでもない。
【００１８】図４は本発明の半導体記憶装置の他の実施
例を示すブロック回路図であり、図５は図４の半導体記
憶装置におけるセンスアンプの一例を示す回路図であ
る。図４に示されるように、図１における電圧増幅型セ
ンスアンプSA1 を電流増幅型センスアンプSA2 として構
成することができる。この電流増幅型センスアンプSA2
は、図５に示されるように、Ｐ型ＭＯＳトランジスタT1
01〜T106およびＮ型ＭＯＳトランジスタT107〜T114によ
り構成することができる。尚、本実施例の半導体記憶装
置に対して、他の回路構成の増幅回路を適用することが
できるのはもちろんである。
例を示すブロック回路図であり、図５は図４の半導体記
憶装置におけるセンスアンプの一例を示す回路図であ
る。図４に示されるように、図１における電圧増幅型セ
ンスアンプSA1 を電流増幅型センスアンプSA2 として構
成することができる。この電流増幅型センスアンプSA2
は、図５に示されるように、Ｐ型ＭＯＳトランジスタT1
01〜T106およびＮ型ＭＯＳトランジスタT107〜T114によ
り構成することができる。尚、本実施例の半導体記憶装
置に対して、他の回路構成の増幅回路を適用することが
できるのはもちろんである。
【００１９】図６は本発明の半導体記憶装置におけるセ
ルの他の構造例を示す図である。同図に示すセルの構造
例では、書き込み用ワード線WLWiと読み出し用ワード線
WLRiを共通のワード線WLi として構成されている。この
ように、書き込み用ワード線WLWiと読み出し用ワード線
WLRiを共通のワード線WLi とした場合、ワード線WLに供
給される信号の干渉といった面ではやや不利になるが、
ワード線の本数を現象させることができるため、小型化
および高集積化といった観点からは、前述したものより
も有利になる。
ルの他の構造例を示す図である。同図に示すセルの構造
例では、書き込み用ワード線WLWiと読み出し用ワード線
WLRiを共通のワード線WLi として構成されている。この
ように、書き込み用ワード線WLWiと読み出し用ワード線
WLRiを共通のワード線WLi とした場合、ワード線WLに供
給される信号の干渉といった面ではやや不利になるが、
ワード線の本数を現象させることができるため、小型化
および高集積化といった観点からは、前述したものより
も有利になる。
【００２０】
【発明の効果】以上、詳述したように、本発明の半導体
記憶装置によれば、セルに接続するリード用ビット線と
ライト用ビット線をそれぞれ独立に設けることによっ
て、前サイクルにおけるリードデータやライトデータが
セルの保持データに影響を与えることなく、且つ、リセ
ット期間を無くしてセルデータの読み出し速度を高速化
することができる。
記憶装置によれば、セルに接続するリード用ビット線と
ライト用ビット線をそれぞれ独立に設けることによっ
て、前サイクルにおけるリードデータやライトデータが
セルの保持データに影響を与えることなく、且つ、リセ
ット期間を無くしてセルデータの読み出し速度を高速化
することができる。
【図１】本発明に係る半導体記憶装置の一実施例を示す
ブロック回路図である。
ブロック回路図である。
【図２】図１の半導体記憶装置におけるセルの構造例を
示す回路図である。
示す回路図である。
【図３】図２の変形例を示す回路図である。
【図４】本発明の半導体記憶装置の他の実施例を示すブ
ロック回路図である。
ロック回路図である。
【図５】図３の半導体記憶装置におけるセンスアンプの
一例を示す回路図である。
一例を示す回路図である。
【図６】本発明の半導体記憶装置におけるセルの他の構
造例を示す図である。
造例を示す図である。
【図７】従来の半導体記憶装置におけるセル構造の代表
的な例を示す図である。
的な例を示す図である。
WL…ワード線 WLW …書き込み用ワード線 WLR …読み出し用ワード線 WBL,WBLZ…書き込み用ビット線対 RBL,RBLZ…読み出し用ビット線対 MC…セル N1,N2 …データ保持ノード Trw1,Trw2 …書き込み用トランジスタ（書き込み用アク
セス手段） Trr1,Trr2,Trr3,Trr4 …読み出し用トランジスタ（読み
出し用アクセス手段） SA1 …電圧増幅型センスアンプ SA2 …電流増幅型センスアンプ
セス手段） Trr1,Trr2,Trr3,Trr4 …読み出し用トランジスタ（読み
出し用アクセス手段） SA1 …電圧増幅型センスアンプ SA2 …電流増幅型センスアンプ
Claims (7)
- 【請求項１】 複数のワード線(WL;WLW,WLR)と、複数の
ビット線対(WBL,WBLZ, RBL,RBLZ)と、該各ワード線およ
び該各ビット線対との間に設けられた複数のセル(MC;MC
i,MCj)とを具備する半導体記憶装置であって、 前記各ビット線対を、書き込み用ビット線対(WBL,WBLZ)
および読み出し用ビット線対(RBL,RBLZ)で構成し、該各
書き込み用ビット線対および読み出し用ビット線対と前
記各セルとの間にそれぞれ専用の書き込み用アクセス手
段(Trw1,Trw2)および読み出し用アクセス手段(Trr1,Trr
2,Trr3,Trr4) を設けるようにしたことを特徴とする半
導体記憶装置。 - 【請求項２】 前記書き込み用アクセス手段は２つの書
き込み用トランジスタ(Trw1,Trw2) を具備し，該各書き
込み用トランジスタのゲートは前記ワード線(WL;WLW)に
接続され，ソースおよびドレインは書き込み用ビット線
対(WBL,WBLZ)および前記セル(MC)の２つのデータ保持ノ
ード(N1,N2) にそれぞれ接続され、且つ、前記読み出し
用アクセス手段は４つの読み出し用トランジスタ(Trr1,
Trr2,Trr3,Trr4) を具備し，該第１および第２の読み出
し用トランジスタ(Trr1,Trr2)のゲートは前記データ保
持ノード(N1,N2) に接続され、ソースは低電位電源に接
続され，ドレインは該第３および第４の読み出し用トラ
ンジスタ(Trr3,Trr4) のソースに接続され、そして、該
第３および第４の読み出し用トランジスタのゲートは前
記ワード線(WL;WLR)に接続され，ドレインは前記読み出
し用ビット線対(RBL,RBLZ)に接続されるようになってい
ることを特徴とする請求項１の半導体記憶装置。 - 【請求項３】 前記書き込み用アクセス手段は２つの書
き込み用トランジスタ(Trw1,Trw2) を具備し，該各書き
込み用トランジスタのゲートは前記ワード線(WL;WLW)に
接続され，ソースおよびドレインは書き込み用ビット線
対(WBL,WBLZ)および前記セル(MC)の２つのデータ保持ノ
ード(N1,N2) にそれぞれ接続され、且つ、前記読み出し
用アクセス手段は２つの読み出し用トランジスタ(Trr1,
Trr2)を具備し，該２つの読み出し用トランジスタ(Trr
1,Trr2) のゲートは前記データ保持ノード(N1,N2) に接
続され、ソースは前記ワード線(WL;WLR)に接続され，ド
レインは前記読み出し用ビット線対(RBL,RBLZ)に接続さ
れるようになっていることを特徴とする請求項１の半導
体記憶装置。 - 【請求項４】 前記複数のワード線を、書き込み用ワー
ド線(WLW) および読み出し用ワード線(WLR) で構成し、
該書き込み用ワード線および読み出し用ワード線の信号
により前記書き込み用アクセス手段および読み出し用ア
クセス手段を独立に制御するようにしたことを特徴とす
る請求項１〜３の何れかの半導体記憶装置。 - 【請求項５】 前記複数のワード線を、書き込み用ワー
ド線(WLW) および読み出し用ワード線(WLR) で構成し、
該書き込み用ワード線および読み出し用ワード線の信号
により前記書き込み用アクセス手段および読み出し用ア
クセス手段を同時に制御するようにしたことを特徴とす
る請求項１〜３の何れかの半導体記憶装置。 - 【請求項６】 前記読み出し用ビット線対(RBL,RBLZ)
は、直接或いはゲートトランジスタ(T9,T10)を介して電
流源(T5,T6; T7,T8)に接続されると共に、直接或いはゲ
ートトランジスタ(T3,T4) を介して電圧増幅型センスア
ンプ(SA1) に接続されるようになっていることを特徴と
する請求項１の半導体記憶装置。 - 【請求項７】 前記読み出し用ビット線対(RBL,RBLZ)
は、直接或いはゲートトランジスタ(T3,T4) を介して電
流増幅型センスアンプ(SA2) に接続されるようになって
いることを特徴とする請求項１の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183584A JPH0628865A (ja) | 1992-07-10 | 1992-07-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183584A JPH0628865A (ja) | 1992-07-10 | 1992-07-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628865A true JPH0628865A (ja) | 1994-02-04 |
Family
ID=16138378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4183584A Withdrawn JPH0628865A (ja) | 1992-07-10 | 1992-07-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380347B1 (ko) * | 2000-11-21 | 2003-04-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 |
| JP2007531957A (ja) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期スタティックランダムアクセスメモリ |
| JP2009272023A (ja) * | 2008-05-12 | 2009-11-19 | Toshiba Corp | 半導体記憶装置 |
-
1992
- 1992-07-10 JP JP4183584A patent/JPH0628865A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380347B1 (ko) * | 2000-11-21 | 2003-04-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 |
| JP2007531957A (ja) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期スタティックランダムアクセスメモリ |
| JP2009272023A (ja) * | 2008-05-12 | 2009-11-19 | Toshiba Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |