JPH0621364A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0621364A JPH0621364A JP4175643A JP17564392A JPH0621364A JP H0621364 A JPH0621364 A JP H0621364A JP 4175643 A JP4175643 A JP 4175643A JP 17564392 A JP17564392 A JP 17564392A JP H0621364 A JPH0621364 A JP H0621364A
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- ferroelectric film
- electrode
- film
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【構成】 プレーナ型のFET構造を持つ不揮発メモリ
においてFET間の分離領域に強誘電体膜を用い、強誘
電体膜上に各FETの境を中心として電極を2つ形成す
ることからなる。 【効果】 この素子構造によれば、分離領域の強誘電体
膜がFETのゲート強誘電体膜作製時に同時に作製でき
るので、個々のFETを分離するプロセスが簡略化さ
れ、低コスト化が実現できる。
においてFET間の分離領域に強誘電体膜を用い、強誘
電体膜上に各FETの境を中心として電極を2つ形成す
ることからなる。 【効果】 この素子構造によれば、分離領域の強誘電体
膜がFETのゲート強誘電体膜作製時に同時に作製でき
るので、個々のFETを分離するプロセスが簡略化さ
れ、低コスト化が実現できる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関する。さ
らに詳しくはプレーナ型のFET構造を持つ不揮発性メ
モリにおいて個々のFET間の分離領域に強誘電体膜を
用いた半導体装置に関する。
らに詳しくはプレーナ型のFET構造を持つ不揮発性メ
モリにおいて個々のFET間の分離領域に強誘電体膜を
用いた半導体装置に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】一般
に、MOSFET間の配線を絶縁膜の上で行うと、2つ
のMOSFET間では同じようなMOS構造となるため
に、配線の電圧により絶縁膜の下でチャネルが形成さ
れ、リークが発生することがある。このリークをなくす
ために、従来CMOS集積回路におけるnMOSFET
とpMOSFETの分離をフィールド絶縁膜を厚くす
る、表面不純物密度を高くする等の方法が使われてき
た。
に、MOSFET間の配線を絶縁膜の上で行うと、2つ
のMOSFET間では同じようなMOS構造となるため
に、配線の電圧により絶縁膜の下でチャネルが形成さ
れ、リークが発生することがある。このリークをなくす
ために、従来CMOS集積回路におけるnMOSFET
とpMOSFETの分離をフィールド絶縁膜を厚くす
る、表面不純物密度を高くする等の方法が使われてき
た。
【0003】しかしながら、フィールド絶縁膜を厚くす
る方法は、絶縁膜が厚くなりすぎてMOSFETのゲー
ト絶縁膜との段差が大きくなり、配線時に断線を生じる
恐れがあった。また表面不純物密度を高くする方法では
nMOSFETとpMOSFETを分離するためには2
つのMOSFET間に不純物をドープする必要があり、
製造工程が多くなるという問題があった。
る方法は、絶縁膜が厚くなりすぎてMOSFETのゲー
ト絶縁膜との段差が大きくなり、配線時に断線を生じる
恐れがあった。また表面不純物密度を高くする方法では
nMOSFETとpMOSFETを分離するためには2
つのMOSFET間に不純物をドープする必要があり、
製造工程が多くなるという問題があった。
【0004】
【課題を解決するための手段及び作用】かくして、本発
明によれば第1の導電型を有する半導体基板の一表面層
に、第1の導電型とは反対の第2の導電型を有する不純
物領域と、該不純物領域の一表面層に相対向して配設さ
れた第1の導電型を有する一対の高濃度不純物領域と、
該第1の高濃度不純物領域をまたぐように前記半導体基
板表面上に形成された強誘電体膜及び該強誘電体膜上に
形成された電極からなる素子と、前記第2の導電型を有
する不純物領域に接することなく前記半導体基板の一表
面層に相対向して配設された第2の導電型からなる一対
の高濃度不純物領域と、該第2の導電型を有する高濃度
不純物領域をまたぐように前記半導体基板表面上に形成
された強誘電体膜及び該強誘電体膜上に形成された電極
からなる素子と、前記素子間を分離するように前記半導
体基板上に形成された強誘電体膜及び該強誘電体膜上に
形成された2つの電極を具備することを特徴とする半導
体装置が提供される。
明によれば第1の導電型を有する半導体基板の一表面層
に、第1の導電型とは反対の第2の導電型を有する不純
物領域と、該不純物領域の一表面層に相対向して配設さ
れた第1の導電型を有する一対の高濃度不純物領域と、
該第1の高濃度不純物領域をまたぐように前記半導体基
板表面上に形成された強誘電体膜及び該強誘電体膜上に
形成された電極からなる素子と、前記第2の導電型を有
する不純物領域に接することなく前記半導体基板の一表
面層に相対向して配設された第2の導電型からなる一対
の高濃度不純物領域と、該第2の導電型を有する高濃度
不純物領域をまたぐように前記半導体基板表面上に形成
された強誘電体膜及び該強誘電体膜上に形成された電極
からなる素子と、前記素子間を分離するように前記半導
体基板上に形成された強誘電体膜及び該強誘電体膜上に
形成された2つの電極を具備することを特徴とする半導
体装置が提供される。
【0005】使用される基板としては、半導体材料であ
れば特に限定されるものではないがシリコン基板等が好
ましい。n型又はp型の第1の導電型の基板の一表面層
に、第1の導電型である基板とは反対の第2の導電型を
有する不純物領域を形成する。そのための注入イオンと
して、p型の導電領域とする場合はホウ素等が挙げら
れ、n型の導電層とする場合はP,As等が挙げられ
る。注入条件としては30〜150KeV、1×10 12
〜5×1013ions/cm2程度の濃度でイオン注入したの
ち、例えば非酸化性雰囲気中600〜1300℃で5分
〜1時間程度アニール処理することによって形成するこ
とができる。
れば特に限定されるものではないがシリコン基板等が好
ましい。n型又はp型の第1の導電型の基板の一表面層
に、第1の導電型である基板とは反対の第2の導電型を
有する不純物領域を形成する。そのための注入イオンと
して、p型の導電領域とする場合はホウ素等が挙げら
れ、n型の導電層とする場合はP,As等が挙げられ
る。注入条件としては30〜150KeV、1×10 12
〜5×1013ions/cm2程度の濃度でイオン注入したの
ち、例えば非酸化性雰囲気中600〜1300℃で5分
〜1時間程度アニール処理することによって形成するこ
とができる。
【0006】第2の導電型を有する不純物領域の一表面
層に、第1の導電型を有する一対の高濃度不純物領域
(ソース領域及びドレイン領域)を形成する。そのため
の注入イオンとして、p+型の導電領域とする場合はホ
ウ素等が挙げられ、n+型の導電層とする場合はP,A
s等が挙げられる。注入条件としては、10〜50Ke
V、1×1015〜5×1016ions/cm2程度の濃度でイオ
ン注入したのち、例えば非酸化性雰囲気中600〜13
00℃で5分〜1時間程度アニール処理することによっ
て形成することができる。
層に、第1の導電型を有する一対の高濃度不純物領域
(ソース領域及びドレイン領域)を形成する。そのため
の注入イオンとして、p+型の導電領域とする場合はホ
ウ素等が挙げられ、n+型の導電層とする場合はP,A
s等が挙げられる。注入条件としては、10〜50Ke
V、1×1015〜5×1016ions/cm2程度の濃度でイオ
ン注入したのち、例えば非酸化性雰囲気中600〜13
00℃で5分〜1時間程度アニール処理することによっ
て形成することができる。
【0007】n型又はp型の第1の導電型の基板の一表
面層に、第2の導電型領域に接することなく第2の導電
型を有する一対の高濃度不純物領域(ソース領域及びド
レイン領域)を形成する。そのための注入イオンとし
て、p+型の導電領域とする場合はホウ素等が挙げら
れ、n+型の導電層とする場合はP,As等が挙げられ
る。注入条件としては10〜50KeV、1×1015〜
5×1016ions/cm2程度の濃度でイオン注入したのち、
例えば非酸化性雰囲気中600〜1300℃で5分〜1
時間程度アニール処理することによって形成することが
できる。
面層に、第2の導電型領域に接することなく第2の導電
型を有する一対の高濃度不純物領域(ソース領域及びド
レイン領域)を形成する。そのための注入イオンとし
て、p+型の導電領域とする場合はホウ素等が挙げら
れ、n+型の導電層とする場合はP,As等が挙げられ
る。注入条件としては10〜50KeV、1×1015〜
5×1016ions/cm2程度の濃度でイオン注入したのち、
例えば非酸化性雰囲気中600〜1300℃で5分〜1
時間程度アニール処理することによって形成することが
できる。
【0008】次に強誘電体膜をMOCVD法、スパッタ
リング法等によって、第1の導電型を有する高濃度不純
物領域、第2の導電型を有する高濃度不純物領域をまた
ぐように積層し、同時に各素子間を分離するように半導
体基板上に積層する。使用できる強誘電体膜としてはチ
タン酸ジルコン酸鉛(PZT)、PLZT等が挙げら
れ,この強誘電体膜9は公知の方法、例えばPZTを用
いる場合、MOCVD法によってPb(C2H5)4、Z
n(DPM)4及びTi(i−C3H7)4等を用いて膜厚
0.1〜10μmで形成することが好ましい。
リング法等によって、第1の導電型を有する高濃度不純
物領域、第2の導電型を有する高濃度不純物領域をまた
ぐように積層し、同時に各素子間を分離するように半導
体基板上に積層する。使用できる強誘電体膜としてはチ
タン酸ジルコン酸鉛(PZT)、PLZT等が挙げら
れ,この強誘電体膜9は公知の方法、例えばPZTを用
いる場合、MOCVD法によってPb(C2H5)4、Z
n(DPM)4及びTi(i−C3H7)4等を用いて膜厚
0.1〜10μmで形成することが好ましい。
【0009】次に、積層された強誘電体膜上に電極を形
成する。ここで同時に各素子間を分離するように半導体
基板上に積層された強誘電体膜上の電極は、各素子間の
境を中心として5〜10nmの間隔で2つ形成する。こ
の電極の形成方法としては公知の方法、例えば、金属タ
ーゲットを用いるスパッタリング法、CVD法あるいは
蒸着法等によって形成することができ、電極の膜厚は
0.1〜10μm程度が好ましい。また電極に使用され
る材料としては、例えばAl、Pt等、通常電極として
用いられる金属を用いることができる。
成する。ここで同時に各素子間を分離するように半導体
基板上に積層された強誘電体膜上の電極は、各素子間の
境を中心として5〜10nmの間隔で2つ形成する。こ
の電極の形成方法としては公知の方法、例えば、金属タ
ーゲットを用いるスパッタリング法、CVD法あるいは
蒸着法等によって形成することができ、電極の膜厚は
0.1〜10μm程度が好ましい。また電極に使用され
る材料としては、例えばAl、Pt等、通常電極として
用いられる金属を用いることができる。
【0010】以上の工程によって本発明の半導体装置が
形成できる。
形成できる。
【0011】
【実施例】以下図1に基づいてさらに詳細に説明する。
図1は本発明の強誘電体記憶素子の断面構造を示した図
である。1は第1の導電型を有するn型シリコン基板、
2はn型シリコン基板表面層にほう素をドープした第2
の導電型を有する不純物領域であるp領域、3及び4は
p領域2のシリコン基板表面層にリンを高濃度にドープ
した第1の導電型を有するn+高濃度不純物領域である
ソース領域及びドレイン領域、5及び6はn型シリコン
基板表面層にほう素を高濃度にドープした第2の導電型
を有するp+高濃度不純物領域であるソース領域及びド
レイン領域、7及び9はn+領域及びp+領域のソース電
極、8及び10はn+領域及びp+領域のドレイン電極、
11、12及び13はソース電極とドレイン電極間のシ
リコン基板1の表面上に形成された強誘電体膜、14、
15、16及び17は強誘電体膜11、12及び13上
に積層された電極である。
図1は本発明の強誘電体記憶素子の断面構造を示した図
である。1は第1の導電型を有するn型シリコン基板、
2はn型シリコン基板表面層にほう素をドープした第2
の導電型を有する不純物領域であるp領域、3及び4は
p領域2のシリコン基板表面層にリンを高濃度にドープ
した第1の導電型を有するn+高濃度不純物領域である
ソース領域及びドレイン領域、5及び6はn型シリコン
基板表面層にほう素を高濃度にドープした第2の導電型
を有するp+高濃度不純物領域であるソース領域及びド
レイン領域、7及び9はn+領域及びp+領域のソース電
極、8及び10はn+領域及びp+領域のドレイン電極、
11、12及び13はソース電極とドレイン電極間のシ
リコン基板1の表面上に形成された強誘電体膜、14、
15、16及び17は強誘電体膜11、12及び13上
に積層された電極である。
【0012】作製方法は以下の通りである。n型シリコ
ン基板1を熱酸化して酸化膜膜を形成し、所望の領域の
酸化膜をエッチングによって除去した。次に露出したn
型シリコン基板1の表面層にほう素を100KeV、1
×1013ions/cm2でイオン注入し、1000℃でアニー
ル処理を施してp領域2を形成した。次に露出させた領
域に熱酸化法によって酸化膜を形成し、所望の領域の酸
化膜をエッチングによって除去した。次に露出させたp
領域2の表面層にリンを50KeV、5×1015ions/c
m2でイオン注入し、1000℃でアニール処理を施して
n+領域であるソース領域3及びドレイン領域4を形成
した。次に露出させた領域に熱酸化法によって酸化膜を
形成した。さらにp領域2に接しない基板1の領域にイ
オン注入するために所望の領域の酸化膜をエッチングに
よって除去した。次に露出させた基板1の表面層にほう
素を20KeV、5×1015ions/cm2でイオン注入し、
1000℃でアニール処理を施してp+領域であるソー
ス領域5及びドレイン領域6を形成し、露出させた領域
に熱酸化法によって酸化膜を形成した。
ン基板1を熱酸化して酸化膜膜を形成し、所望の領域の
酸化膜をエッチングによって除去した。次に露出したn
型シリコン基板1の表面層にほう素を100KeV、1
×1013ions/cm2でイオン注入し、1000℃でアニー
ル処理を施してp領域2を形成した。次に露出させた領
域に熱酸化法によって酸化膜を形成し、所望の領域の酸
化膜をエッチングによって除去した。次に露出させたp
領域2の表面層にリンを50KeV、5×1015ions/c
m2でイオン注入し、1000℃でアニール処理を施して
n+領域であるソース領域3及びドレイン領域4を形成
した。次に露出させた領域に熱酸化法によって酸化膜を
形成した。さらにp領域2に接しない基板1の領域にイ
オン注入するために所望の領域の酸化膜をエッチングに
よって除去した。次に露出させた基板1の表面層にほう
素を20KeV、5×1015ions/cm2でイオン注入し、
1000℃でアニール処理を施してp+領域であるソー
ス領域5及びドレイン領域6を形成し、露出させた領域
に熱酸化法によって酸化膜を形成した。
【0013】次にソース領域3とドレイン領域4、ソー
ス領域5とドレイン領域6及びソース領域5とドレイン
領域4の間の酸化膜をエッチングで除去し、露出したシ
リコン基板1の表面上に膜厚300nmでPZT膜(P
t(Zr1-XTiX)O3:X=0.3〜0.6)11、
12及び13をPb(C2H5)4、Zn(DPM)4及び
Ti(i−C3H7)4を用いてMOCVD法によって形
成し、全面に熱酸化法によって酸化膜を形成した。
ス領域5とドレイン領域6及びソース領域5とドレイン
領域4の間の酸化膜をエッチングで除去し、露出したシ
リコン基板1の表面上に膜厚300nmでPZT膜(P
t(Zr1-XTiX)O3:X=0.3〜0.6)11、
12及び13をPb(C2H5)4、Zn(DPM)4及び
Ti(i−C3H7)4を用いてMOCVD法によって形
成し、全面に熱酸化法によって酸化膜を形成した。
【0014】次に、ソース領域3及び5、ドレイン領域
4及び6、PZT膜11、12及び13及びPZT膜1
2上の酸化膜をエッチングで取り除き、それぞれAl電
極7、8、9、10、14、15、16及び17をスパ
ッタ法により膜厚0.3μmで形成した。ここで電極1
5及び16はn型基板1とp型拡散領域との境を中心と
して10nmの間隔で積層しPZT膜12を十分覆うよ
うに作製した。
4及び6、PZT膜11、12及び13及びPZT膜1
2上の酸化膜をエッチングで取り除き、それぞれAl電
極7、8、9、10、14、15、16及び17をスパ
ッタ法により膜厚0.3μmで形成した。ここで電極1
5及び16はn型基板1とp型拡散領域との境を中心と
して10nmの間隔で積層しPZT膜12を十分覆うよ
うに作製した。
【0015】この素子の動作は次の通りである。電極1
5に−VCCの電圧を印加し、シリコン基板1を接地する
ことにより、PZT膜12のうち電極15によって覆わ
れている部分は上向きに分極する。このため、ドレイン
領域4とソース領域5の間のp領域2の部分のシリコン
基板1の表面には正孔が誘起される。同様に、電極16
に+VCCの電圧を印加し、シリコン基板1を接地するこ
とにより、PZT膜12のうち電極16によって覆われ
ている部分は下向きに分極する。このため、ドレイン領
域4とソース領域5の間の不純物拡散のないシリコン基
板1の表面に電子が誘起される。この誘起された正孔と
電子によりドレイン領域4とソース領域5の間にpn結
合が形成され、従来の表面不純物密度を高くして分離す
る方法と同等な効果が得られる。
5に−VCCの電圧を印加し、シリコン基板1を接地する
ことにより、PZT膜12のうち電極15によって覆わ
れている部分は上向きに分極する。このため、ドレイン
領域4とソース領域5の間のp領域2の部分のシリコン
基板1の表面には正孔が誘起される。同様に、電極16
に+VCCの電圧を印加し、シリコン基板1を接地するこ
とにより、PZT膜12のうち電極16によって覆われ
ている部分は下向きに分極する。このため、ドレイン領
域4とソース領域5の間の不純物拡散のないシリコン基
板1の表面に電子が誘起される。この誘起された正孔と
電子によりドレイン領域4とソース領域5の間にpn結
合が形成され、従来の表面不純物密度を高くして分離す
る方法と同等な効果が得られる。
【0016】
【発明の効果】この素子構造によれば、分離領域の強誘
電体膜がFETのゲート強誘電体膜作製時に同時に作製
できるので、個々のFETを分離するプロセスが簡略化
され、低コスト化が実現できる。
電体膜がFETのゲート強誘電体膜作製時に同時に作製
できるので、個々のFETを分離するプロセスが簡略化
され、低コスト化が実現できる。
【図1】本発明の半導体装置の概略断面図である。
1 n型シリコン基板 2 p型ドープ領域 3 n+ソース領域 4 n+ドレイン領域 5 p+ソース領域 6 p+ドレイン領域 7、8、9、10 電極 11、12、13 強誘電体膜 14、15、16、17 電極
Claims (1)
- 【請求項1】 第1の導電型を有する半導体基板の一表
面層に、第1の導電型とは反対の第2の導電型を有する
不純物領域と、該不純物領域の一表面層に相対向して配
設された第1の導電型を有する一対の高濃度不純物領域
と、該第1の高濃度不純物領域をまたぐように前記半導
体基板表面上に形成された強誘電体膜及び該強誘電体膜
上に形成された電極からなる素子と、前記第2の導電型
を有する不純物領域に接することなく前記半導体基板の
一表面層に相対向して配設された第2の導電型からなる
一対の高濃度不純物領域と、該第2の導電型を有する高
濃度不純物領域をまたぐように前記半導体基板表面上に
形成された強誘電体膜及び該強誘電体膜上に形成された
電極からなる素子と、前記素子間を分離するように前記
半導体基板上に形成された強誘電体膜及び該強誘電体膜
上に形成された2つの電極を具備することを特徴とする
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4175643A JPH0621364A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4175643A JPH0621364A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0621364A true JPH0621364A (ja) | 1994-01-28 |
Family
ID=15999678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4175643A Pending JPH0621364A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0621364A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7771644B2 (en) | 2003-07-02 | 2010-08-10 | Ansell Healthcare Products Llc | Textured surface coating for gloves and method of making |
US7814570B2 (en) | 2005-01-12 | 2010-10-19 | Ansell Healthcare Products Llc | Latex gloves and articles with geometrically defined surface texture providing enhanced grip method for in-line processing thereof |
US9695292B2 (en) | 2013-11-26 | 2017-07-04 | Ansell Limited | Effervescent texturing |
US10292440B2 (en) | 2015-03-10 | 2019-05-21 | Ansell Limited | Supported glove having an abrasion resistant nitrile coating |
-
1992
- 1992-07-02 JP JP4175643A patent/JPH0621364A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7771644B2 (en) | 2003-07-02 | 2010-08-10 | Ansell Healthcare Products Llc | Textured surface coating for gloves and method of making |
US7814570B2 (en) | 2005-01-12 | 2010-10-19 | Ansell Healthcare Products Llc | Latex gloves and articles with geometrically defined surface texture providing enhanced grip method for in-line processing thereof |
US9695292B2 (en) | 2013-11-26 | 2017-07-04 | Ansell Limited | Effervescent texturing |
US10292440B2 (en) | 2015-03-10 | 2019-05-21 | Ansell Limited | Supported glove having an abrasion resistant nitrile coating |
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