JPH0621364A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0621364A JPH0621364A JP4175643A JP17564392A JPH0621364A JP H0621364 A JPH0621364 A JP H0621364A JP 4175643 A JP4175643 A JP 4175643A JP 17564392 A JP17564392 A JP 17564392A JP H0621364 A JPH0621364 A JP H0621364A
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- ferroelectric film
- electrode
- film
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【構成】 プレーナ型のＦＥＴ構造を持つ不揮発メモリ
においてＦＥＴ間の分離領域に強誘電体膜を用い、強誘
電体膜上に各ＦＥＴの境を中心として電極を２つ形成す
ることからなる。 【効果】 この素子構造によれば、分離領域の強誘電体
膜がＦＥＴのゲート強誘電体膜作製時に同時に作製でき
るので、個々のＦＥＴを分離するプロセスが簡略化さ
れ、低コスト化が実現できる。
においてＦＥＴ間の分離領域に強誘電体膜を用い、強誘
電体膜上に各ＦＥＴの境を中心として電極を２つ形成す
ることからなる。 【効果】 この素子構造によれば、分離領域の強誘電体
膜がＦＥＴのゲート強誘電体膜作製時に同時に作製でき
るので、個々のＦＥＴを分離するプロセスが簡略化さ
れ、低コスト化が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。さ
らに詳しくはプレーナ型のＦＥＴ構造を持つ不揮発性メ
モリにおいて個々のＦＥＴ間の分離領域に強誘電体膜を
用いた半導体装置に関する。
らに詳しくはプレーナ型のＦＥＴ構造を持つ不揮発性メ
モリにおいて個々のＦＥＴ間の分離領域に強誘電体膜を
用いた半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】一般
に、ＭＯＳＦＥＴ間の配線を絶縁膜の上で行うと、２つ
のＭＯＳＦＥＴ間では同じようなＭＯＳ構造となるため
に、配線の電圧により絶縁膜の下でチャネルが形成さ
れ、リークが発生することがある。このリークをなくす
ために、従来ＣＭＯＳ集積回路におけるｎＭＯＳＦＥＴ
とｐＭＯＳＦＥＴの分離をフィールド絶縁膜を厚くす
る、表面不純物密度を高くする等の方法が使われてき
た。
に、ＭＯＳＦＥＴ間の配線を絶縁膜の上で行うと、２つ
のＭＯＳＦＥＴ間では同じようなＭＯＳ構造となるため
に、配線の電圧により絶縁膜の下でチャネルが形成さ
れ、リークが発生することがある。このリークをなくす
ために、従来ＣＭＯＳ集積回路におけるｎＭＯＳＦＥＴ
とｐＭＯＳＦＥＴの分離をフィールド絶縁膜を厚くす
る、表面不純物密度を高くする等の方法が使われてき
た。
【０００３】しかしながら、フィールド絶縁膜を厚くす
る方法は、絶縁膜が厚くなりすぎてＭＯＳＦＥＴのゲー
ト絶縁膜との段差が大きくなり、配線時に断線を生じる
恐れがあった。また表面不純物密度を高くする方法では
ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを分離するためには２
つのＭＯＳＦＥＴ間に不純物をドープする必要があり、
製造工程が多くなるという問題があった。
る方法は、絶縁膜が厚くなりすぎてＭＯＳＦＥＴのゲー
ト絶縁膜との段差が大きくなり、配線時に断線を生じる
恐れがあった。また表面不純物密度を高くする方法では
ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを分離するためには２
つのＭＯＳＦＥＴ間に不純物をドープする必要があり、
製造工程が多くなるという問題があった。
【０００４】
【課題を解決するための手段及び作用】かくして、本発
明によれば第１の導電型を有する半導体基板の一表面層
に、第１の導電型とは反対の第２の導電型を有する不純
物領域と、該不純物領域の一表面層に相対向して配設さ
れた第１の導電型を有する一対の高濃度不純物領域と、
該第１の高濃度不純物領域をまたぐように前記半導体基
板表面上に形成された強誘電体膜及び該強誘電体膜上に
形成された電極からなる素子と、前記第２の導電型を有
する不純物領域に接することなく前記半導体基板の一表
面層に相対向して配設された第２の導電型からなる一対
の高濃度不純物領域と、該第２の導電型を有する高濃度
不純物領域をまたぐように前記半導体基板表面上に形成
された強誘電体膜及び該強誘電体膜上に形成された電極
からなる素子と、前記素子間を分離するように前記半導
体基板上に形成された強誘電体膜及び該強誘電体膜上に
形成された２つの電極を具備することを特徴とする半導
体装置が提供される。
明によれば第１の導電型を有する半導体基板の一表面層
に、第１の導電型とは反対の第２の導電型を有する不純
物領域と、該不純物領域の一表面層に相対向して配設さ
れた第１の導電型を有する一対の高濃度不純物領域と、
該第１の高濃度不純物領域をまたぐように前記半導体基
板表面上に形成された強誘電体膜及び該強誘電体膜上に
形成された電極からなる素子と、前記第２の導電型を有
する不純物領域に接することなく前記半導体基板の一表
面層に相対向して配設された第２の導電型からなる一対
の高濃度不純物領域と、該第２の導電型を有する高濃度
不純物領域をまたぐように前記半導体基板表面上に形成
された強誘電体膜及び該強誘電体膜上に形成された電極
からなる素子と、前記素子間を分離するように前記半導
体基板上に形成された強誘電体膜及び該強誘電体膜上に
形成された２つの電極を具備することを特徴とする半導
体装置が提供される。
【０００５】使用される基板としては、半導体材料であ
れば特に限定されるものではないがシリコン基板等が好
ましい。ｎ型又はｐ型の第１の導電型の基板の一表面層
に、第１の導電型である基板とは反対の第２の導電型を
有する不純物領域を形成する。そのための注入イオンと
して、ｐ型の導電領域とする場合はホウ素等が挙げら
れ、ｎ型の導電層とする場合はＰ，Ａｓ等が挙げられ
る。注入条件としては３０〜１５０ＫｅＶ、１×１０ 12
〜５×１０13ions/cm2程度の濃度でイオン注入したの
ち、例えば非酸化性雰囲気中６００〜１３００℃で５分
〜１時間程度アニール処理することによって形成するこ
とができる。
れば特に限定されるものではないがシリコン基板等が好
ましい。ｎ型又はｐ型の第１の導電型の基板の一表面層
に、第１の導電型である基板とは反対の第２の導電型を
有する不純物領域を形成する。そのための注入イオンと
して、ｐ型の導電領域とする場合はホウ素等が挙げら
れ、ｎ型の導電層とする場合はＰ，Ａｓ等が挙げられ
る。注入条件としては３０〜１５０ＫｅＶ、１×１０ 12
〜５×１０13ions/cm2程度の濃度でイオン注入したの
ち、例えば非酸化性雰囲気中６００〜１３００℃で５分
〜１時間程度アニール処理することによって形成するこ
とができる。
【０００６】第２の導電型を有する不純物領域の一表面
層に、第１の導電型を有する一対の高濃度不純物領域
（ソース領域及びドレイン領域）を形成する。そのため
の注入イオンとして、ｐ+型の導電領域とする場合はホ
ウ素等が挙げられ、ｎ+型の導電層とする場合はＰ，Ａ
ｓ等が挙げられる。注入条件としては、１０〜５０Ｋｅ
Ｖ、１×１０15〜５×１０16ions/cm2程度の濃度でイオ
ン注入したのち、例えば非酸化性雰囲気中６００〜１３
００℃で５分〜１時間程度アニール処理することによっ
て形成することができる。
層に、第１の導電型を有する一対の高濃度不純物領域
（ソース領域及びドレイン領域）を形成する。そのため
の注入イオンとして、ｐ+型の導電領域とする場合はホ
ウ素等が挙げられ、ｎ+型の導電層とする場合はＰ，Ａ
ｓ等が挙げられる。注入条件としては、１０〜５０Ｋｅ
Ｖ、１×１０15〜５×１０16ions/cm2程度の濃度でイオ
ン注入したのち、例えば非酸化性雰囲気中６００〜１３
００℃で５分〜１時間程度アニール処理することによっ
て形成することができる。
【０００７】ｎ型又はｐ型の第１の導電型の基板の一表
面層に、第２の導電型領域に接することなく第２の導電
型を有する一対の高濃度不純物領域（ソース領域及びド
レイン領域）を形成する。そのための注入イオンとし
て、ｐ+型の導電領域とする場合はホウ素等が挙げら
れ、ｎ+型の導電層とする場合はＰ，Ａｓ等が挙げられ
る。注入条件としては１０〜５０ＫｅＶ、１×１０15〜
５×１０16ions/cm2程度の濃度でイオン注入したのち、
例えば非酸化性雰囲気中６００〜１３００℃で５分〜１
時間程度アニール処理することによって形成することが
できる。
面層に、第２の導電型領域に接することなく第２の導電
型を有する一対の高濃度不純物領域（ソース領域及びド
レイン領域）を形成する。そのための注入イオンとし
て、ｐ+型の導電領域とする場合はホウ素等が挙げら
れ、ｎ+型の導電層とする場合はＰ，Ａｓ等が挙げられ
る。注入条件としては１０〜５０ＫｅＶ、１×１０15〜
５×１０16ions/cm2程度の濃度でイオン注入したのち、
例えば非酸化性雰囲気中６００〜１３００℃で５分〜１
時間程度アニール処理することによって形成することが
できる。
【０００８】次に強誘電体膜をＭＯＣＶＤ法、スパッタ
リング法等によって、第１の導電型を有する高濃度不純
物領域、第２の導電型を有する高濃度不純物領域をまた
ぐように積層し、同時に各素子間を分離するように半導
体基板上に積層する。使用できる強誘電体膜としてはチ
タン酸ジルコン酸鉛（ＰＺＴ）、ＰＬＺＴ等が挙げら
れ，この強誘電体膜９は公知の方法、例えばＰＺＴを用
いる場合、ＭＯＣＶＤ法によってＰｂ（Ｃ2Ｈ5）4、Ｚ
ｎ（ＤＰＭ）4及びＴｉ（ｉ−Ｃ3Ｈ7）4等を用いて膜厚
０．１〜１０μｍで形成することが好ましい。
リング法等によって、第１の導電型を有する高濃度不純
物領域、第２の導電型を有する高濃度不純物領域をまた
ぐように積層し、同時に各素子間を分離するように半導
体基板上に積層する。使用できる強誘電体膜としてはチ
タン酸ジルコン酸鉛（ＰＺＴ）、ＰＬＺＴ等が挙げら
れ，この強誘電体膜９は公知の方法、例えばＰＺＴを用
いる場合、ＭＯＣＶＤ法によってＰｂ（Ｃ2Ｈ5）4、Ｚ
ｎ（ＤＰＭ）4及びＴｉ（ｉ−Ｃ3Ｈ7）4等を用いて膜厚
０．１〜１０μｍで形成することが好ましい。
【０００９】次に、積層された強誘電体膜上に電極を形
成する。ここで同時に各素子間を分離するように半導体
基板上に積層された強誘電体膜上の電極は、各素子間の
境を中心として５〜１０ｎｍの間隔で２つ形成する。こ
の電極の形成方法としては公知の方法、例えば、金属タ
ーゲットを用いるスパッタリング法、ＣＶＤ法あるいは
蒸着法等によって形成することができ、電極の膜厚は
０．１〜１０μｍ程度が好ましい。また電極に使用され
る材料としては、例えばＡｌ、Ｐｔ等、通常電極として
用いられる金属を用いることができる。
成する。ここで同時に各素子間を分離するように半導体
基板上に積層された強誘電体膜上の電極は、各素子間の
境を中心として５〜１０ｎｍの間隔で２つ形成する。こ
の電極の形成方法としては公知の方法、例えば、金属タ
ーゲットを用いるスパッタリング法、ＣＶＤ法あるいは
蒸着法等によって形成することができ、電極の膜厚は
０．１〜１０μｍ程度が好ましい。また電極に使用され
る材料としては、例えばＡｌ、Ｐｔ等、通常電極として
用いられる金属を用いることができる。
【００１０】以上の工程によって本発明の半導体装置が
形成できる。
形成できる。
【００１１】
【実施例】以下図１に基づいてさらに詳細に説明する。
図１は本発明の強誘電体記憶素子の断面構造を示した図
である。１は第１の導電型を有するｎ型シリコン基板、
２はｎ型シリコン基板表面層にほう素をドープした第２
の導電型を有する不純物領域であるｐ領域、３及び４は
ｐ領域２のシリコン基板表面層にリンを高濃度にドープ
した第１の導電型を有するｎ+高濃度不純物領域である
ソース領域及びドレイン領域、５及び６はｎ型シリコン
基板表面層にほう素を高濃度にドープした第２の導電型
を有するｐ+高濃度不純物領域であるソース領域及びド
レイン領域、７及び９はｎ+領域及びｐ+領域のソース電
極、８及び１０はｎ+領域及びｐ+領域のドレイン電極、
１１、１２及び１３はソース電極とドレイン電極間のシ
リコン基板１の表面上に形成された強誘電体膜、１４、
１５、１６及び１７は強誘電体膜１１、１２及び１３上
に積層された電極である。
図１は本発明の強誘電体記憶素子の断面構造を示した図
である。１は第１の導電型を有するｎ型シリコン基板、
２はｎ型シリコン基板表面層にほう素をドープした第２
の導電型を有する不純物領域であるｐ領域、３及び４は
ｐ領域２のシリコン基板表面層にリンを高濃度にドープ
した第１の導電型を有するｎ+高濃度不純物領域である
ソース領域及びドレイン領域、５及び６はｎ型シリコン
基板表面層にほう素を高濃度にドープした第２の導電型
を有するｐ+高濃度不純物領域であるソース領域及びド
レイン領域、７及び９はｎ+領域及びｐ+領域のソース電
極、８及び１０はｎ+領域及びｐ+領域のドレイン電極、
１１、１２及び１３はソース電極とドレイン電極間のシ
リコン基板１の表面上に形成された強誘電体膜、１４、
１５、１６及び１７は強誘電体膜１１、１２及び１３上
に積層された電極である。
【００１２】作製方法は以下の通りである。ｎ型シリコ
ン基板１を熱酸化して酸化膜膜を形成し、所望の領域の
酸化膜をエッチングによって除去した。次に露出したｎ
型シリコン基板１の表面層にほう素を１００ＫｅＶ、１
×１０13ions/cm2でイオン注入し、１０００℃でアニー
ル処理を施してｐ領域２を形成した。次に露出させた領
域に熱酸化法によって酸化膜を形成し、所望の領域の酸
化膜をエッチングによって除去した。次に露出させたｐ
領域２の表面層にリンを５０ＫｅＶ、５×１０15ions/c
m2でイオン注入し、１０００℃でアニール処理を施して
ｎ+領域であるソース領域３及びドレイン領域４を形成
した。次に露出させた領域に熱酸化法によって酸化膜を
形成した。さらにｐ領域２に接しない基板１の領域にイ
オン注入するために所望の領域の酸化膜をエッチングに
よって除去した。次に露出させた基板１の表面層にほう
素を２０ＫｅＶ、５×１０15ions/cm2でイオン注入し、
１０００℃でアニール処理を施してｐ+領域であるソー
ス領域５及びドレイン領域６を形成し、露出させた領域
に熱酸化法によって酸化膜を形成した。
ン基板１を熱酸化して酸化膜膜を形成し、所望の領域の
酸化膜をエッチングによって除去した。次に露出したｎ
型シリコン基板１の表面層にほう素を１００ＫｅＶ、１
×１０13ions/cm2でイオン注入し、１０００℃でアニー
ル処理を施してｐ領域２を形成した。次に露出させた領
域に熱酸化法によって酸化膜を形成し、所望の領域の酸
化膜をエッチングによって除去した。次に露出させたｐ
領域２の表面層にリンを５０ＫｅＶ、５×１０15ions/c
m2でイオン注入し、１０００℃でアニール処理を施して
ｎ+領域であるソース領域３及びドレイン領域４を形成
した。次に露出させた領域に熱酸化法によって酸化膜を
形成した。さらにｐ領域２に接しない基板１の領域にイ
オン注入するために所望の領域の酸化膜をエッチングに
よって除去した。次に露出させた基板１の表面層にほう
素を２０ＫｅＶ、５×１０15ions/cm2でイオン注入し、
１０００℃でアニール処理を施してｐ+領域であるソー
ス領域５及びドレイン領域６を形成し、露出させた領域
に熱酸化法によって酸化膜を形成した。
【００１３】次にソース領域３とドレイン領域４、ソー
ス領域５とドレイン領域６及びソース領域５とドレイン
領域４の間の酸化膜をエッチングで除去し、露出したシ
リコン基板１の表面上に膜厚３００ｎｍでＰＺＴ膜（Ｐ
ｔ（Ｚｒ1-XＴｉX）Ｏ3：Ｘ＝０．３〜０．６）１１、
１２及び１３をＰｂ（Ｃ2Ｈ5）4、Ｚｎ（ＤＰＭ）4及び
Ｔｉ（ｉ−Ｃ3Ｈ7）4を用いてＭＯＣＶＤ法によって形
成し、全面に熱酸化法によって酸化膜を形成した。
ス領域５とドレイン領域６及びソース領域５とドレイン
領域４の間の酸化膜をエッチングで除去し、露出したシ
リコン基板１の表面上に膜厚３００ｎｍでＰＺＴ膜（Ｐ
ｔ（Ｚｒ1-XＴｉX）Ｏ3：Ｘ＝０．３〜０．６）１１、
１２及び１３をＰｂ（Ｃ2Ｈ5）4、Ｚｎ（ＤＰＭ）4及び
Ｔｉ（ｉ−Ｃ3Ｈ7）4を用いてＭＯＣＶＤ法によって形
成し、全面に熱酸化法によって酸化膜を形成した。
【００１４】次に、ソース領域３及び５、ドレイン領域
４及び６、ＰＺＴ膜１１、１２及び１３及びＰＺＴ膜１
２上の酸化膜をエッチングで取り除き、それぞれＡｌ電
極７、８、９、１０、１４、１５、１６及び１７をスパ
ッタ法により膜厚０．３μｍで形成した。ここで電極１
５及び１６はｎ型基板１とｐ型拡散領域との境を中心と
して１０ｎｍの間隔で積層しＰＺＴ膜１２を十分覆うよ
うに作製した。
４及び６、ＰＺＴ膜１１、１２及び１３及びＰＺＴ膜１
２上の酸化膜をエッチングで取り除き、それぞれＡｌ電
極７、８、９、１０、１４、１５、１６及び１７をスパ
ッタ法により膜厚０．３μｍで形成した。ここで電極１
５及び１６はｎ型基板１とｐ型拡散領域との境を中心と
して１０ｎｍの間隔で積層しＰＺＴ膜１２を十分覆うよ
うに作製した。
【００１５】この素子の動作は次の通りである。電極１
５に−ＶCCの電圧を印加し、シリコン基板１を接地する
ことにより、ＰＺＴ膜１２のうち電極１５によって覆わ
れている部分は上向きに分極する。このため、ドレイン
領域４とソース領域５の間のｐ領域２の部分のシリコン
基板１の表面には正孔が誘起される。同様に、電極１６
に＋ＶCCの電圧を印加し、シリコン基板１を接地するこ
とにより、ＰＺＴ膜１２のうち電極１６によって覆われ
ている部分は下向きに分極する。このため、ドレイン領
域４とソース領域５の間の不純物拡散のないシリコン基
板１の表面に電子が誘起される。この誘起された正孔と
電子によりドレイン領域４とソース領域５の間にｐｎ結
合が形成され、従来の表面不純物密度を高くして分離す
る方法と同等な効果が得られる。
５に−ＶCCの電圧を印加し、シリコン基板１を接地する
ことにより、ＰＺＴ膜１２のうち電極１５によって覆わ
れている部分は上向きに分極する。このため、ドレイン
領域４とソース領域５の間のｐ領域２の部分のシリコン
基板１の表面には正孔が誘起される。同様に、電極１６
に＋ＶCCの電圧を印加し、シリコン基板１を接地するこ
とにより、ＰＺＴ膜１２のうち電極１６によって覆われ
ている部分は下向きに分極する。このため、ドレイン領
域４とソース領域５の間の不純物拡散のないシリコン基
板１の表面に電子が誘起される。この誘起された正孔と
電子によりドレイン領域４とソース領域５の間にｐｎ結
合が形成され、従来の表面不純物密度を高くして分離す
る方法と同等な効果が得られる。
【００１６】
【発明の効果】この素子構造によれば、分離領域の強誘
電体膜がＦＥＴのゲート強誘電体膜作製時に同時に作製
できるので、個々のＦＥＴを分離するプロセスが簡略化
され、低コスト化が実現できる。
電体膜がＦＥＴのゲート強誘電体膜作製時に同時に作製
できるので、個々のＦＥＴを分離するプロセスが簡略化
され、低コスト化が実現できる。
【図１】本発明の半導体装置の概略断面図である。
１ ｎ型シリコン基板 ２ ｐ型ドープ領域 ３ ｎ+ソース領域 ４ ｎ+ドレイン領域 ５ ｐ+ソース領域 ６ ｐ+ドレイン領域 ７、８、９、１０ 電極 １１、１２、１３ 強誘電体膜 １４、１５、１６、１７ 電極
Claims (1)
- 【請求項１】 第１の導電型を有する半導体基板の一表
面層に、第１の導電型とは反対の第２の導電型を有する
不純物領域と、該不純物領域の一表面層に相対向して配
設された第１の導電型を有する一対の高濃度不純物領域
と、該第１の高濃度不純物領域をまたぐように前記半導
体基板表面上に形成された強誘電体膜及び該強誘電体膜
上に形成された電極からなる素子と、前記第２の導電型
を有する不純物領域に接することなく前記半導体基板の
一表面層に相対向して配設された第２の導電型からなる
一対の高濃度不純物領域と、該第２の導電型を有する高
濃度不純物領域をまたぐように前記半導体基板表面上に
形成された強誘電体膜及び該強誘電体膜上に形成された
電極からなる素子と、前記素子間を分離するように前記
半導体基板上に形成された強誘電体膜及び該強誘電体膜
上に形成された２つの電極を具備することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175643A JPH0621364A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175643A JPH0621364A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621364A true JPH0621364A (ja) | 1994-01-28 |
Family
ID=15999678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175643A Pending JPH0621364A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621364A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7771644B2 (en) | 2003-07-02 | 2010-08-10 | Ansell Healthcare Products Llc | Textured surface coating for gloves and method of making |
| US7814570B2 (en) | 2005-01-12 | 2010-10-19 | Ansell Healthcare Products Llc | Latex gloves and articles with geometrically defined surface texture providing enhanced grip method for in-line processing thereof |
| US9695292B2 (en) | 2013-11-26 | 2017-07-04 | Ansell Limited | Effervescent texturing |
| US10292440B2 (en) | 2015-03-10 | 2019-05-21 | Ansell Limited | Supported glove having an abrasion resistant nitrile coating |
-
1992
- 1992-07-02 JP JP4175643A patent/JPH0621364A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7771644B2 (en) | 2003-07-02 | 2010-08-10 | Ansell Healthcare Products Llc | Textured surface coating for gloves and method of making |
| US7814570B2 (en) | 2005-01-12 | 2010-10-19 | Ansell Healthcare Products Llc | Latex gloves and articles with geometrically defined surface texture providing enhanced grip method for in-line processing thereof |
| US9695292B2 (en) | 2013-11-26 | 2017-07-04 | Ansell Limited | Effervescent texturing |
| US10292440B2 (en) | 2015-03-10 | 2019-05-21 | Ansell Limited | Supported glove having an abrasion resistant nitrile coating |
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