JPH06204482A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06204482A JPH06204482A JP5141573A JP14157393A JPH06204482A JP H06204482 A JPH06204482 A JP H06204482A JP 5141573 A JP5141573 A JP 5141573A JP 14157393 A JP14157393 A JP 14157393A JP H06204482 A JPH06204482 A JP H06204482A
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- 239000004065 semiconductor Substances 0.000 title claims description 86
- 230000015556 catabolic process Effects 0.000 claims abstract description 109
- 230000000630 rising effect Effects 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 22
- 238000003780 insertion Methods 0.000 claims description 3
- 230000037431 insertion Effects 0.000 claims description 3
- 239000002800 charge carrier Substances 0.000 description 25
- 238000002955 isolation Methods 0.000 description 11
- 239000004020 conductor Substances 0.000 description 9
- 230000005684 electric field Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】 （修正有）
【目的】 スイッチオンされている時のオン抵抗が全く
又は実質上全く増大を示さない縦型ＤＭＯＳＴ（LDMOS
T）を提供する。 【構成】 ゾーンを形成するバックゲート領域(5)とこ
のバックゲート領域(5)に最も近接している第一ブレー
クダウン電圧上昇ゾーン(9A)との内の少なくとも１個の
ゾーンには、他のゾーンに向かって突起している少なく
とも１個の部分(35，36)が設けられていて、その突起部
分の領域でこのゾーンと他のゾーンとの間の距離がこの
ゾーンの隣接部分に於けるそれよりも小さくなる。バッ
クゲート領域(5)と第一ブレークダウン電圧上昇ゾーン
(9A)との間の電荷転送をこの突起部分(35，36)を介して
発生させる事が出来、これによってより高速なスイッチ
ングを可能とする。
又は実質上全く増大を示さない縦型ＤＭＯＳＴ（LDMOS
T）を提供する。 【構成】 ゾーンを形成するバックゲート領域(5)とこ
のバックゲート領域(5)に最も近接している第一ブレー
クダウン電圧上昇ゾーン(9A)との内の少なくとも１個の
ゾーンには、他のゾーンに向かって突起している少なく
とも１個の部分(35，36)が設けられていて、その突起部
分の領域でこのゾーンと他のゾーンとの間の距離がこの
ゾーンの隣接部分に於けるそれよりも小さくなる。バッ
クゲート領域(5)と第一ブレークダウン電圧上昇ゾーン
(9A)との間の電荷転送をこの突起部分(35，36)を介して
発生させる事が出来、これによってより高速なスイッチ
ングを可能とする。
Description
【０００１】本発明は、実質上第一導電型の半導体基体
と、表面に隣接し、前記第一導電型とは逆の第二導電型
でかつ前記表面から離れた側で前記半導体基体とpn接合
を形成している表面ゾーンとを有し、このLDMOSTが、前
記表面領域内に設けられている前記第一導電型の表面ゾ
ーンの形態のバックゲート領域と、前記バックゲート領
域内の第二導電型の表面ゾーンの形態のソース領域と、
前記ソース領域と前記バックゲート領域の端との間に規
定されるチャンネル領域と、前記バックゲート領域から
一定距離にある第二導電型の表面ゾーンの形態のドレイ
ン領域とを有していて、前記第一導電型の複数のブレー
クダウン電圧上昇ゾーンが前記バックゲートと前記ドレ
イン領域との間の前記表面に隣接するように設けられて
いる、LDMOSTを有するRESURF型の半導体装置に関する。
と、表面に隣接し、前記第一導電型とは逆の第二導電型
でかつ前記表面から離れた側で前記半導体基体とpn接合
を形成している表面ゾーンとを有し、このLDMOSTが、前
記表面領域内に設けられている前記第一導電型の表面ゾ
ーンの形態のバックゲート領域と、前記バックゲート領
域内の第二導電型の表面ゾーンの形態のソース領域と、
前記ソース領域と前記バックゲート領域の端との間に規
定されるチャンネル領域と、前記バックゲート領域から
一定距離にある第二導電型の表面ゾーンの形態のドレイ
ン領域とを有していて、前記第一導電型の複数のブレー
クダウン電圧上昇ゾーンが前記バックゲートと前記ドレ
イン領域との間の前記表面に隣接するように設けられて
いる、LDMOSTを有するRESURF型の半導体装置に関する。
【０００２】前記第一パラグラフで述べた型の装置は、
IEEE Trans. on Electron Devices,vol. 38, no. 7, Ju
ly 1991, pp. 1582-1589に記載の記事「アナログ及びス
イッチング用途の反転可能700〜1200V ICプロセス」と
言う記事により公知である。この記事の装置は特に高電
圧用のスイッチング装置に適している。この既知の装置
の場合ｎチャンネルLDMOSTは表面領域に存在する。表面
領域はｐ型半導体基板によって形成される半導体基体上
のｎ型エピタキシャル層によって形成されていて、表面
領域は表面から基板に延在するｐ型分離領域により縦方
向に区画されている。ｐ型バックゲート及びｎ型ソース
及びドレイン領域は表面領域内に設けられている。ゲー
ト酸化物はバックゲート上の表面に局所的に存在してい
る。ソース／バックゲート接続とゲート電極を形成する
電気導体は、ソース領域、バックゲート領域及びゲート
酸化物の上に設けられている。ソース及びバックゲート
領域は短絡されている。加えてドレイン領域にはドレイ
ン接続体として導電体が設けられている。いわゆるRESU
RF原理が半導体装置を高電圧用にするのに使用される。
つまり単位領域当りの原子内の表面領域のネットドーピ
ングを低くすると、電圧が第一pn接合に印加されたとき
ブレークダウンが発生する前に表面領域がその全体の厚
さに渡って少なくとも部分的に空乏化される。RESURF内
のネットドーピングの値はほぼ１×1012 atoms/cm2であ
る。この既知の半導体装置の場合には複数のブレークダ
ウン電圧上昇ゾーンがバックゲートとドレイン領域との
間に設けられている。ブレークダウン電圧上昇ゾーンに
より、表面領域が基板とエピタキシャル層との間の第一
pn接合から空乏化されるのみならず、ドレイン接続に高
電圧が印加された場合にもブレークダウン電圧上昇ゾー
ンとエピタキシャル層との間のpn接合から空乏化され
る。この様にしてエピタキシャル層はいくつかの側から
空乏化されるので、約１×1012 atoms/cm2より高い、例
えば約1.5×1012atoms/cm2の表面領域のドーピング濃度
でRESURF条件を満足させ、基板とバックゲートの間にア
バランシェ破壊が発生する前にエピタキシャル層を少な
くとも部分的に完全に空乏化させることが出来る。この
間にブレークダウン電圧上昇ゾーンにより表面領域内の
電界が広がるので高電界が局所的に発生しなくなる。
IEEE Trans. on Electron Devices,vol. 38, no. 7, Ju
ly 1991, pp. 1582-1589に記載の記事「アナログ及びス
イッチング用途の反転可能700〜1200V ICプロセス」と
言う記事により公知である。この記事の装置は特に高電
圧用のスイッチング装置に適している。この既知の装置
の場合ｎチャンネルLDMOSTは表面領域に存在する。表面
領域はｐ型半導体基板によって形成される半導体基体上
のｎ型エピタキシャル層によって形成されていて、表面
領域は表面から基板に延在するｐ型分離領域により縦方
向に区画されている。ｐ型バックゲート及びｎ型ソース
及びドレイン領域は表面領域内に設けられている。ゲー
ト酸化物はバックゲート上の表面に局所的に存在してい
る。ソース／バックゲート接続とゲート電極を形成する
電気導体は、ソース領域、バックゲート領域及びゲート
酸化物の上に設けられている。ソース及びバックゲート
領域は短絡されている。加えてドレイン領域にはドレイ
ン接続体として導電体が設けられている。いわゆるRESU
RF原理が半導体装置を高電圧用にするのに使用される。
つまり単位領域当りの原子内の表面領域のネットドーピ
ングを低くすると、電圧が第一pn接合に印加されたとき
ブレークダウンが発生する前に表面領域がその全体の厚
さに渡って少なくとも部分的に空乏化される。RESURF内
のネットドーピングの値はほぼ１×1012 atoms/cm2であ
る。この既知の半導体装置の場合には複数のブレークダ
ウン電圧上昇ゾーンがバックゲートとドレイン領域との
間に設けられている。ブレークダウン電圧上昇ゾーンに
より、表面領域が基板とエピタキシャル層との間の第一
pn接合から空乏化されるのみならず、ドレイン接続に高
電圧が印加された場合にもブレークダウン電圧上昇ゾー
ンとエピタキシャル層との間のpn接合から空乏化され
る。この様にしてエピタキシャル層はいくつかの側から
空乏化されるので、約１×1012 atoms/cm2より高い、例
えば約1.5×1012atoms/cm2の表面領域のドーピング濃度
でRESURF条件を満足させ、基板とバックゲートの間にア
バランシェ破壊が発生する前にエピタキシャル層を少な
くとも部分的に完全に空乏化させることが出来る。この
間にブレークダウン電圧上昇ゾーンにより表面領域内の
電界が広がるので高電界が局所的に発生しなくなる。
【０００３】チャンネル領域はゲート酸化膜の下の表面
に位置している。チャンネル領域からの電荷キャリア
は、いわゆるドリフト領域を介してドレインにブレーク
ダウン上昇ゾーンの下を通過しなければならない。バッ
クゲート領域に隣接して存在するブレークダウン電圧上
昇ゾーンは、チャンネル領域からの電荷キャリアを阻止
する。その理由は、バックゲートと表面に隣接するドレ
インとバックゲート領域に隣接するドレインとの間の領
域が、LDMOST内のブレークダウン電圧上昇ゾーンからフ
リーに保たれているからである。ドレイン領域での電圧
が、LDMOSTのスイッチングオフの後、ｎチャンネルLDMO
ST内で増大するとき、バックゲートと表面領域との間の
pn接合へのパンチスルーがブレークダウン電圧ゾーンを
負にチャージし、そのゾーンが少なくとも部分的に空乏
化されるまでブレークダウン電圧上昇ゾーンは電圧に関
しドレイン領域に従うであろう。LDMOSTのスイッチング
後にドレイン電圧が低下する時、ブレークダウン電圧上
昇ゾーンはカットオフpn接合を介してディスチャージす
ることが出来ずしばらくの時間負にチャージされたまま
となっていて、LDMOSTは高オン・レジスタンス（ドレイ
ンとソースの間の抵抗）を有している。その理由は、バ
ックゲートとドレインの表面領域の一部、いわゆるドリ
フト領域が部分的に空乏化されるからである。ホールが
バックゲートと表面領域の間のpn接合から、例えばリー
クまたはパンチスルーにより供給されるまでこの高オン
・レジスタンスは維持される。
に位置している。チャンネル領域からの電荷キャリア
は、いわゆるドリフト領域を介してドレインにブレーク
ダウン上昇ゾーンの下を通過しなければならない。バッ
クゲート領域に隣接して存在するブレークダウン電圧上
昇ゾーンは、チャンネル領域からの電荷キャリアを阻止
する。その理由は、バックゲートと表面に隣接するドレ
インとバックゲート領域に隣接するドレインとの間の領
域が、LDMOST内のブレークダウン電圧上昇ゾーンからフ
リーに保たれているからである。ドレイン領域での電圧
が、LDMOSTのスイッチングオフの後、ｎチャンネルLDMO
ST内で増大するとき、バックゲートと表面領域との間の
pn接合へのパンチスルーがブレークダウン電圧ゾーンを
負にチャージし、そのゾーンが少なくとも部分的に空乏
化されるまでブレークダウン電圧上昇ゾーンは電圧に関
しドレイン領域に従うであろう。LDMOSTのスイッチング
後にドレイン電圧が低下する時、ブレークダウン電圧上
昇ゾーンはカットオフpn接合を介してディスチャージす
ることが出来ずしばらくの時間負にチャージされたまま
となっていて、LDMOSTは高オン・レジスタンス（ドレイ
ンとソースの間の抵抗）を有している。その理由は、バ
ックゲートとドレインの表面領域の一部、いわゆるドリ
フト領域が部分的に空乏化されるからである。ホールが
バックゲートと表面領域の間のpn接合から、例えばリー
クまたはパンチスルーにより供給されるまでこの高オン
・レジスタンスは維持される。
【０００４】本発明は、スイッチオンされている時のオ
ン抵抗が全く又は実質上全く増大を示さないLDMOSTを提
供することである。
ン抵抗が全く又は実質上全く増大を示さないLDMOSTを提
供することである。
【０００５】この目的に対して本発明が特徴とする点
は、ゾーンを形成する前記バックゲート領と前記バック
ゲート領域に最も近接している前記第一ブレークダウン
電圧上昇ゾーンとの少なくとも１個のゾーンに、他のゾ
ーンに向かって突起している少なくとも１個の部分が設
けられていて、その突起部分の領域でこのゾーンと他の
ゾーンとの間の距離がこのゾーンの隣接部分においてよ
りもより小さい点である。
は、ゾーンを形成する前記バックゲート領と前記バック
ゲート領域に最も近接している前記第一ブレークダウン
電圧上昇ゾーンとの少なくとも１個のゾーンに、他のゾ
ーンに向かって突起している少なくとも１個の部分が設
けられていて、その突起部分の領域でこのゾーンと他の
ゾーンとの間の距離がこのゾーンの隣接部分においてよ
りもより小さい点である。
【０００６】前述の既知の半導体装置の場合第一ブレー
クダウン電圧上昇ゾーンは、チャンネル領域が電荷キャ
リアが来ないようにバックゲート領域からかなり大きく
離れた位置にある。本発明によるとバックゲート領域と
第一ブレークダウン電圧上昇ゾーンとの間の距離は突起
部分で局所的に減少している。このより小さな距離のた
めに電荷をより容易に供給しあるいは排出させることが
出来る。この場合、例えばｎチャンネルLDMOSTのスイッ
チオン後のドレイン電圧降下、第一ブレークダウン電圧
上昇ゾーンにはその突起部分を介してホールが供給され
るので、第一ゾーンのポテンシャルは即座に上昇するこ
とが可能となる。バックゲート領域と第一ブレークダウ
ン電圧上昇ゾーンとの間の距離は突起部分に於けるより
も突起部分の外側でより大きいので、電荷キャリアは突
起部分を通過することによりチャンネル領域からドレイ
ン領域へ移動することが可能となる。他のブレークダウ
ン電圧上昇ゾーンは、第一ゾーンから他のゾーンへの電
荷転送を容易にすることが可能となる程度に互いに近接
させても良いので、これらのゾーンのポテンシャルは即
座に自己で調整することが可能となる。
クダウン電圧上昇ゾーンは、チャンネル領域が電荷キャ
リアが来ないようにバックゲート領域からかなり大きく
離れた位置にある。本発明によるとバックゲート領域と
第一ブレークダウン電圧上昇ゾーンとの間の距離は突起
部分で局所的に減少している。このより小さな距離のた
めに電荷をより容易に供給しあるいは排出させることが
出来る。この場合、例えばｎチャンネルLDMOSTのスイッ
チオン後のドレイン電圧降下、第一ブレークダウン電圧
上昇ゾーンにはその突起部分を介してホールが供給され
るので、第一ゾーンのポテンシャルは即座に上昇するこ
とが可能となる。バックゲート領域と第一ブレークダウ
ン電圧上昇ゾーンとの間の距離は突起部分に於けるより
も突起部分の外側でより大きいので、電荷キャリアは突
起部分を通過することによりチャンネル領域からドレイ
ン領域へ移動することが可能となる。他のブレークダウ
ン電圧上昇ゾーンは、第一ゾーンから他のゾーンへの電
荷転送を容易にすることが可能となる程度に互いに近接
させても良いので、これらのゾーンのポテンシャルは即
座に自己で調整することが可能となる。
【０００７】ブレークダウン電圧がスピードよりもより
重要である用途に適した第一実施例が特徴とする点は、
前記突起部分が前記表面領域の挿入部分により前記他の
ゾーンから分離されていて、前記突起部分の前記領域で
の前記ゾーンの間の距離がパンチスルーにより電荷転送
が可能となる程度に小さい点である。この場合第一ゾー
ンはそのポテンシャルに関しバックゲート領域に固定接
続されておらず、それはそれ自身のポテンシャルに調整
することが可能であるので電界はより良く広がることが
可能となり、電荷はパンチスルーにより第一ゾーンと容
易に交換されることが可能となる。望ましくは突起部分
の領域での距離が５μmより小であることが望ましい。
そのような距離の場合、パンチスルーは２Ｖ以下の電圧
で発生する。
重要である用途に適した第一実施例が特徴とする点は、
前記突起部分が前記表面領域の挿入部分により前記他の
ゾーンから分離されていて、前記突起部分の前記領域で
の前記ゾーンの間の距離がパンチスルーにより電荷転送
が可能となる程度に小さい点である。この場合第一ゾー
ンはそのポテンシャルに関しバックゲート領域に固定接
続されておらず、それはそれ自身のポテンシャルに調整
することが可能であるので電界はより良く広がることが
可能となり、電荷はパンチスルーにより第一ゾーンと容
易に交換されることが可能となる。望ましくは突起部分
の領域での距離が５μmより小であることが望ましい。
そのような距離の場合、パンチスルーは２Ｖ以下の電圧
で発生する。
【０００８】適切な速度を得ることが出来る第二実施例
においては、突起部分は他のゾーンに接続されている。
この場合第一ブレークダウン電圧上昇ゾーンは、少なく
ともほとんどの時間においてフローティングポテンシャ
ルを有さない。何故ならば第一ゾーンがバックゲート領
域に対する電気接続体を有しているからである。第一ブ
レークダウン電圧上昇ゾーンには、LDMOSTのスイッチン
グ後バックゲート領域に対する電気接続を介して即座に
電荷が供給される。
においては、突起部分は他のゾーンに接続されている。
この場合第一ブレークダウン電圧上昇ゾーンは、少なく
ともほとんどの時間においてフローティングポテンシャ
ルを有さない。何故ならば第一ゾーンがバックゲート領
域に対する電気接続体を有しているからである。第一ブ
レークダウン電圧上昇ゾーンには、LDMOSTのスイッチン
グ後バックゲート領域に対する電気接続を介して即座に
電荷が供給される。
【０００９】既知の半導体装置は、通常チャンネル領域
の長さＬよりも大きい幅Ｗを有する細長いチャンネル領
域を有する。ここでＷはチャンネル内の電荷キャリアの
電流方向に垂直でかつ表面に平行なチャンネル寸法を示
し、一方Ｌは表面に平行でかつチャンネル内の電荷キャ
リアの電流方向に平行であるチャンネル寸法を示す。こ
のような半導体装置の場合、突起部分はチャンネル領域
の狭い端の近くに位置するのが望ましい。突起部分はチ
ャンネル領域の狭い端の近くに位置させる場合にはチャ
ンネルの幅は実質上減少しない。この場合加えて相対的
に大きな突起部分の幅を選択することも可能であるが、
これによりバックゲートと第一ブレークダウン電圧上昇
ゾーンとの間に満足な電荷交換が得られる。例えば、高
電界がバックゲートと表面領域との間のpn接合の曲線に
より局所的に発生すると言う様な、望ましくない幾何学
形状から生じるチャンネルの端の望ましくない効果は、
突起部分により抑制することが可能となる。この場合突
起部分によりチャンネル領域の狭い端で電荷キャリアが
チャンネルから転送することが阻止される。
の長さＬよりも大きい幅Ｗを有する細長いチャンネル領
域を有する。ここでＷはチャンネル内の電荷キャリアの
電流方向に垂直でかつ表面に平行なチャンネル寸法を示
し、一方Ｌは表面に平行でかつチャンネル内の電荷キャ
リアの電流方向に平行であるチャンネル寸法を示す。こ
のような半導体装置の場合、突起部分はチャンネル領域
の狭い端の近くに位置するのが望ましい。突起部分はチ
ャンネル領域の狭い端の近くに位置させる場合にはチャ
ンネルの幅は実質上減少しない。この場合加えて相対的
に大きな突起部分の幅を選択することも可能であるが、
これによりバックゲートと第一ブレークダウン電圧上昇
ゾーンとの間に満足な電荷交換が得られる。例えば、高
電界がバックゲートと表面領域との間のpn接合の曲線に
より局所的に発生すると言う様な、望ましくない幾何学
形状から生じるチャンネルの端の望ましくない効果は、
突起部分により抑制することが可能となる。この場合突
起部分によりチャンネル領域の狭い端で電荷キャリアが
チャンネルから転送することが阻止される。
【００１０】チャンネルが非常に大きな幅／長さ比Ｗ／
Ｌを有している場合、ブレークダウン電圧上昇ゾーンも
しばしばチャンネルの幅方向の大きな寸法とチャンネル
の長さ方向の小さな寸法を有している。ゾーン内のあら
ゆる場所でブレークダウン電圧上昇ゾーンのポテンシャ
ルを変化させるために、電荷は第一ゾーンを介してチャ
ンネルの幅方向に供給されなければならない。しかしな
がらこの方向ではゾーンの断面積は小さくかつその長さ
は大きいので、ゾーン内にはかなり大きな抵抗が存在す
る。この抵抗により電荷キャリアの供給に遅れが生じ
る。突起部分は、チャンネル領域の長いサイドの領域に
位置しかつLDMOSTのチャンネル幅と比較して小さい幅に
延在する。この結果、例えば突起部分がチャンネル幅の
中心に設けられているようなゾーン全体に向かって電荷
を転送することが容易となる。突起部分の幅は、チャン
ネル領域からの電荷キャリアへの影響が小さくなるよう
に選ばれる。第一ブレークダウン電圧上昇ゾーンが局所
的に延長される幅は、チャンネル幅の10％より小である
ことが望ましい。第一ブレークダウン電圧上昇ゾーンが
延長される幅がチャンネル幅の10％以下である場合、チ
ャンネルは、電荷キャリアがブレークダウン電圧上昇ゾ
ーンに沿ってドリフト領域を介してドレインへ実質上損
なわれずに通過するのに充分な幅を有する事となる。
Ｌを有している場合、ブレークダウン電圧上昇ゾーンも
しばしばチャンネルの幅方向の大きな寸法とチャンネル
の長さ方向の小さな寸法を有している。ゾーン内のあら
ゆる場所でブレークダウン電圧上昇ゾーンのポテンシャ
ルを変化させるために、電荷は第一ゾーンを介してチャ
ンネルの幅方向に供給されなければならない。しかしな
がらこの方向ではゾーンの断面積は小さくかつその長さ
は大きいので、ゾーン内にはかなり大きな抵抗が存在す
る。この抵抗により電荷キャリアの供給に遅れが生じ
る。突起部分は、チャンネル領域の長いサイドの領域に
位置しかつLDMOSTのチャンネル幅と比較して小さい幅に
延在する。この結果、例えば突起部分がチャンネル幅の
中心に設けられているようなゾーン全体に向かって電荷
を転送することが容易となる。突起部分の幅は、チャン
ネル領域からの電荷キャリアへの影響が小さくなるよう
に選ばれる。第一ブレークダウン電圧上昇ゾーンが局所
的に延長される幅は、チャンネル幅の10％より小である
ことが望ましい。第一ブレークダウン電圧上昇ゾーンが
延長される幅がチャンネル幅の10％以下である場合、チ
ャンネルは、電荷キャリアがブレークダウン電圧上昇ゾ
ーンに沿ってドリフト領域を介してドレインへ実質上損
なわれずに通過するのに充分な幅を有する事となる。
【００１１】突起部分は、チャンネル領域の幅に渡って
少なくとも実質的に均一に分布している位置に存在して
いることが望ましい。細長い又は環状の第一ブレークダ
ウン電圧上昇ゾーンの場合、突起部分はチャンネルの幅
方向に所定の挿入間隔で周期的に存在するであろう。こ
の場合各突起部分により電荷キャリアの実質上等しい寸
法での第一ブレークダウン電圧上昇ゾーンの部分への供
給を確実にする。この様にして電荷のブレークダウン電
圧上昇ゾーン全体へのより早い電荷の供給を実現させる
ことが可能となる。
少なくとも実質的に均一に分布している位置に存在して
いることが望ましい。細長い又は環状の第一ブレークダ
ウン電圧上昇ゾーンの場合、突起部分はチャンネルの幅
方向に所定の挿入間隔で周期的に存在するであろう。こ
の場合各突起部分により電荷キャリアの実質上等しい寸
法での第一ブレークダウン電圧上昇ゾーンの部分への供
給を確実にする。この様にして電荷のブレークダウン電
圧上昇ゾーン全体へのより早い電荷の供給を実現させる
ことが可能となる。
【００１２】他のブレークダウン電圧上昇ゾーンのポテ
ンシャルは、第一ブレークダウン電圧上昇ゾーンからの
電荷転送により調整される。この目的のために、ゾーン
は、ゾーン間の電荷転送が、例えば、パンチスルーによ
り可能となる程度に小さい、少なくとも局所的に存在す
る挿入間隔を有している。少なくとも１個の隣接するブ
レークダウン電圧上昇ゾーンには、その部分の領域での
このゾーンと他のゾーンとの間の距離がこのゾーンの隣
接部分でのそれよりも小さくした、他のゾーンに向かっ
て突起する少なくとも１個の部分を設ける事が望まし
い。これにより電荷の交換を、突起部分と他のゾーンと
の間の小さな距離に渡ってパンチスルーにより、又突起
部分と他のゾーンが重なっている場合には導電により、
発生させる事が可能となる。他のゾーンのポテンシャル
は、この場合、これらの突起部分により決定される。こ
れらの突起部分は、大きな設計自由度を持っている。ゾ
ーンを、互いに大きな距離に配置して、所望のポテンシ
ャル形状又は所望の電界分布を実現する設計自由度を更
に得るようにしても良い。変形実施例に於いては、隣接
ブレークダウン電圧上昇ゾーンは互いに部分的に重なっ
ている。その様な実施例は、ドーピング原子のドーピン
グプロフィールを部分的に互いに重ねる事によって容易
に製造する事が出来る。この場合ゾーン間の電気抵抗は
重なりの程度とドーピング濃度により決まる。この場
合、ゾーンのポテンシャルは、これらの抵抗により調整
される。他のブレークダウン電圧上昇ゾーン間の電荷転
送を改善する手段を、例えば、表面領域を囲むドレイン
領域と分離領域との間に位置している別の他のブレーク
ダウン電圧上昇ゾーンに使用しても良い。
ンシャルは、第一ブレークダウン電圧上昇ゾーンからの
電荷転送により調整される。この目的のために、ゾーン
は、ゾーン間の電荷転送が、例えば、パンチスルーによ
り可能となる程度に小さい、少なくとも局所的に存在す
る挿入間隔を有している。少なくとも１個の隣接するブ
レークダウン電圧上昇ゾーンには、その部分の領域での
このゾーンと他のゾーンとの間の距離がこのゾーンの隣
接部分でのそれよりも小さくした、他のゾーンに向かっ
て突起する少なくとも１個の部分を設ける事が望まし
い。これにより電荷の交換を、突起部分と他のゾーンと
の間の小さな距離に渡ってパンチスルーにより、又突起
部分と他のゾーンが重なっている場合には導電により、
発生させる事が可能となる。他のゾーンのポテンシャル
は、この場合、これらの突起部分により決定される。こ
れらの突起部分は、大きな設計自由度を持っている。ゾ
ーンを、互いに大きな距離に配置して、所望のポテンシ
ャル形状又は所望の電界分布を実現する設計自由度を更
に得るようにしても良い。変形実施例に於いては、隣接
ブレークダウン電圧上昇ゾーンは互いに部分的に重なっ
ている。その様な実施例は、ドーピング原子のドーピン
グプロフィールを部分的に互いに重ねる事によって容易
に製造する事が出来る。この場合ゾーン間の電気抵抗は
重なりの程度とドーピング濃度により決まる。この場
合、ゾーンのポテンシャルは、これらの抵抗により調整
される。他のブレークダウン電圧上昇ゾーン間の電荷転
送を改善する手段を、例えば、表面領域を囲むドレイン
領域と分離領域との間に位置している別の他のブレーク
ダウン電圧上昇ゾーンに使用しても良い。
【００１３】ブレークダウン電圧上昇ゾーンは、第一pn
接合に電圧が印加されて表面領域がその全体の厚さに渡
って少なくとも部分的に空乏化されるときにゾーンが充
分に空乏化されない程度に高濃度のドーピング原子を有
する事が望ましい。この場合、突起部分は充分に低抵抗
であるので、第一ゾーンとバックゲート領域の間および
ゾーンとゾーンとの間に良好な電気接続を実現する事が
可能となり、一方、ゾーンのポテンシャルも良好に規定
される。
接合に電圧が印加されて表面領域がその全体の厚さに渡
って少なくとも部分的に空乏化されるときにゾーンが充
分に空乏化されない程度に高濃度のドーピング原子を有
する事が望ましい。この場合、突起部分は充分に低抵抗
であるので、第一ゾーンとバックゲート領域の間および
ゾーンとゾーンとの間に良好な電気接続を実現する事が
可能となり、一方、ゾーンのポテンシャルも良好に規定
される。
【００１４】実際上、ブレークダウン電圧上昇ゾーン
が、1.0 x 1012 atoms/cm2以上の、例えば、約2 x 1012
atoms/cm2のドーピング原子の濃度を有しているときに
大きな効果が得られる。幾つかの型の高電圧半導体装置
をこの様なドーピングレベルで製造する事が可能であ
る。その場合、半導体装置の製造工程がより簡単にな
る。
が、1.0 x 1012 atoms/cm2以上の、例えば、約2 x 1012
atoms/cm2のドーピング原子の濃度を有しているときに
大きな効果が得られる。幾つかの型の高電圧半導体装置
をこの様なドーピングレベルで製造する事が可能であ
る。その場合、半導体装置の製造工程がより簡単にな
る。
【００１５】導電フィールドプレートによって少なくと
も部分的に覆われている誘電層が、バックゲートとドレ
イン領域の間の表面上に存在する場合には、更に別の効
果が得られる。この誘電層は場所によって異なった厚さ
を有していても良い。その様なフィールドプレートは、
ゲート又はソース接続体に電気的に接続されている。こ
のフィールドプレートと誘電層により、表面から表面領
域を空乏化させ、表面領域のドーピングレベルが高い場
所でブレークダウンが発生する前にその場所での表面領
域の完全な空乏化を達成する事が出来る様にしても良
い。しかしながらLDMOSTのスイッチオフの間にドレイン
電圧が急上昇した場合、フィールドプレートは寄生MOST
のゲート電極にもなる。この場合バックゲート領域と第
一ブレークダウン電圧上昇ゾーンは、ドレインおよびソ
ース領域として機能する。寄生MOSTを、第一ブレークダ
ウン電圧上昇ゾーンからの電荷キャリアの除去を改善さ
せる本発明の手段を効率化するために使用しても良い。
実際に、寄生MOSTがオンの時、バックゲートと第一ゾー
ンの間には導電チャネルが存在する。電荷キャリアの除
去はこのチャネルによっても行われる。
も部分的に覆われている誘電層が、バックゲートとドレ
イン領域の間の表面上に存在する場合には、更に別の効
果が得られる。この誘電層は場所によって異なった厚さ
を有していても良い。その様なフィールドプレートは、
ゲート又はソース接続体に電気的に接続されている。こ
のフィールドプレートと誘電層により、表面から表面領
域を空乏化させ、表面領域のドーピングレベルが高い場
所でブレークダウンが発生する前にその場所での表面領
域の完全な空乏化を達成する事が出来る様にしても良
い。しかしながらLDMOSTのスイッチオフの間にドレイン
電圧が急上昇した場合、フィールドプレートは寄生MOST
のゲート電極にもなる。この場合バックゲート領域と第
一ブレークダウン電圧上昇ゾーンは、ドレインおよびソ
ース領域として機能する。寄生MOSTを、第一ブレークダ
ウン電圧上昇ゾーンからの電荷キャリアの除去を改善さ
せる本発明の手段を効率化するために使用しても良い。
実際に、寄生MOSTがオンの時、バックゲートと第一ゾー
ンの間には導電チャネルが存在する。電荷キャリアの除
去はこのチャネルによっても行われる。
【００１６】特にロー・サイド用途（後述）に於いて、
ドレイン領域を半導体基体とソース領域とに対し高電圧
にさせる事が出来る場合には、半導体基体のそれよりも
高いドーピング原子濃度を有する第一導電型の別のブレ
ークダウン電圧上昇ゾーンを表面領域と半導体基体との
境界でバックゲート領域の下に設けると、本発明による
表面でのブレークダウン電圧上昇ゾーンの動作を、更に
増大させる事が可能になる。半導体基体のそれに比較し
てより高いドーピング濃度レベルにより、半導体基体と
表面領域のみとの第一pn接合により可能となる場合に比
較してこのゾーンは表面領域をより確実に空乏化する。
この様にして、表面領域は、表面領域でのブレークダウ
ン電圧上昇ゾーンとバックゲートの下のブレークダウン
電圧上昇ゾーンとの協動により2個のサイドから強く空
乏化されるので、導電チャネルの近くのドリフト領域内
での電界はより弱くなり表面領域のブレークダウンの発
生がより遅くなる。加えて、ホールは、例えば、nチャ
ネルLDMOSTの、ドレイン領域に電圧変化が生じた場合に
バックゲート領域と半導体基体とに対しより良く排出さ
れる。
ドレイン領域を半導体基体とソース領域とに対し高電圧
にさせる事が出来る場合には、半導体基体のそれよりも
高いドーピング原子濃度を有する第一導電型の別のブレ
ークダウン電圧上昇ゾーンを表面領域と半導体基体との
境界でバックゲート領域の下に設けると、本発明による
表面でのブレークダウン電圧上昇ゾーンの動作を、更に
増大させる事が可能になる。半導体基体のそれに比較し
てより高いドーピング濃度レベルにより、半導体基体と
表面領域のみとの第一pn接合により可能となる場合に比
較してこのゾーンは表面領域をより確実に空乏化する。
この様にして、表面領域は、表面領域でのブレークダウ
ン電圧上昇ゾーンとバックゲートの下のブレークダウン
電圧上昇ゾーンとの協動により2個のサイドから強く空
乏化されるので、導電チャネルの近くのドリフト領域内
での電界はより弱くなり表面領域のブレークダウンの発
生がより遅くなる。加えて、ホールは、例えば、nチャ
ネルLDMOSTの、ドレイン領域に電圧変化が生じた場合に
バックゲート領域と半導体基体とに対しより良く排出さ
れる。
【００１７】
【実施例】以下にいくつかの実施例と添付の図面を参照
して具体例によって更に詳細に本発明を説明する。尚図
面は純粋に線図的に記載されており各部の比例関係は正
確ではない。原則として図中の対応する部分には同一の
参照番号が付されている。簡単化のために表面上の配線
パターンは、図１、図３及び図５の面上からは省略され
ている。
して具体例によって更に詳細に本発明を説明する。尚図
面は純粋に線図的に記載されており各部の比例関係は正
確ではない。原則として図中の対応する部分には同一の
参照番号が付されている。簡単化のために表面上の配線
パターンは、図１、図３及び図５の面上からは省略され
ている。
【００１８】図１は平面図である。図２は、図２Ａ及び
図２Ｂからなり、各々本発明の半導体装置の図１の線II
A−IIA及びIIB−IIBの線に関する断面図である。縦方向
のDMOST（LDMOST）を有するRESURF型の半導体装置は、
実質上第一導電型の半導体基体１を表面２に隣接する第
一導電型と反対の第二導電型の表面領域２とを有する。
表面２から離れた表面領域３のサイドは半導体基体１を
有する第一pn接合４を形成する。LDMOSTは、表面領域３
内に設けられている第一導電型の表面ゾーンの形態でバ
ックゲート領域５内の第二導電型の表面ゾーンの形態の
ソース領域６を有し、バックゲート領域５を有する。更
にLDMOSTはソース領域６とバックゲート５の間に規定さ
れているチャンネル領域７とバックゲート５から一定距
離にある第二導電型の表面ゾーンの形態としてのドレイ
ン領域８とを有している。第一導電型の複数の電圧上昇
ゾーン９が、バックゲート領域５とドレイン領域８との
間の表面２に隣接して設けられている。表面領域３の単
位面積当りの第二導電型の統計ネットドーピングレベル
は充分に低く、電圧が第一pn接合４に印加される時ドレ
イン領域８とバックゲート領域５の間の領域内で、ブレ
ークダウンが発生する前に少なくとも部分的にその全体
の厚さに渡って表面領域３が空乏化される。この例のよ
うに表面領域３もまたブレークダウン電圧上昇ゾーン９
から空乏化されかつゲート領域５と表面領域３の間のpn
接合からも空乏化され、表面領域３のドーピングレベル
は空乏化が第一pn接合のみから発生する時よりも高くな
り得る。表面領域３は、表面２から半導体基体１に向か
って延在している第一導電型の分離領域１５により縦方
向に区画されている。第一導電型の別のブレークダウン
電圧上昇ゾーン１６がドレイン領域８と分離領域１５の
間の表面２に存在し、ドレイン領域８に半導体基体１に
対し高電圧が印加されている場合、半導体基体１と表面
領域３の間のpn接合４のみから空乏化されるのみならず
ブレークダウン電圧上昇ゾーン６と表面領域３の間のpn
接合からも確実に空乏化される。誘電層（本発明例にお
いてはシリコン酸化膜１７）が表面に存在している。誘
電層１７はチャンネル７の上のゲート酸化膜を構成す
る。導電体１８はゲート電極としてゲート酸化膜上に存
在し、本例においては高ドープ多結晶シリコン導体であ
る。接続用窓がソース領域６とバックゲート領域５の上
の酸化層１７内に設けられている。導電体１９、本例で
はアルミニウム導電体、がこの接続用窓内に設けられて
いる。バックゲートとソース領域５及び６は、ソース領
域６が充分バックゲート領域５により囲まれている様に
構成される（図２Ａ、２Ｂ参照）。バックゲート領域５
の部分２０は、ソース領域６内で部分的に表面２に隣接
している（図２Ａ参照）。接続用窓は、部分的にソース
領域（図２Ｂ参照）とバックゲート領域５の部分２０の
上にある（図２Ａ参照）。この場合導電体１９はバック
ゲートとソースとを短絡している。バックゲート領域５
とソース領域６とのこの様な配置は非常にコンパクト
で、短絡が非常に効果的になる。ドレイン領域８にはLD
MOSTのドレインを接続する導電体２５が設けられてい
る。図１に描かれているLDMOSTは実質上バックゲート領
域５を囲むドレイン領域８を有し、チャンネル７Ａ、７
Ｂはバックゲート領域５の何れの側でも対称的に形成さ
れている。LDMOSTに対しては、表面２とバックゲート領
域５に隣接するバックゲートとドレイン領域の間の領域
２６は、ブレークダウン電圧上昇ゾーン９からフリーに
保たれていなければならない。何故ならばゲート酸化膜
１７の下の表面２に存在するかも知れない導電チャンネ
ル７からの電荷キャリアは、領域２６をドレイン領域８
に走行することが出来なければならないからである。
図２Ｂからなり、各々本発明の半導体装置の図１の線II
A−IIA及びIIB−IIBの線に関する断面図である。縦方向
のDMOST（LDMOST）を有するRESURF型の半導体装置は、
実質上第一導電型の半導体基体１を表面２に隣接する第
一導電型と反対の第二導電型の表面領域２とを有する。
表面２から離れた表面領域３のサイドは半導体基体１を
有する第一pn接合４を形成する。LDMOSTは、表面領域３
内に設けられている第一導電型の表面ゾーンの形態でバ
ックゲート領域５内の第二導電型の表面ゾーンの形態の
ソース領域６を有し、バックゲート領域５を有する。更
にLDMOSTはソース領域６とバックゲート５の間に規定さ
れているチャンネル領域７とバックゲート５から一定距
離にある第二導電型の表面ゾーンの形態としてのドレイ
ン領域８とを有している。第一導電型の複数の電圧上昇
ゾーン９が、バックゲート領域５とドレイン領域８との
間の表面２に隣接して設けられている。表面領域３の単
位面積当りの第二導電型の統計ネットドーピングレベル
は充分に低く、電圧が第一pn接合４に印加される時ドレ
イン領域８とバックゲート領域５の間の領域内で、ブレ
ークダウンが発生する前に少なくとも部分的にその全体
の厚さに渡って表面領域３が空乏化される。この例のよ
うに表面領域３もまたブレークダウン電圧上昇ゾーン９
から空乏化されかつゲート領域５と表面領域３の間のpn
接合からも空乏化され、表面領域３のドーピングレベル
は空乏化が第一pn接合のみから発生する時よりも高くな
り得る。表面領域３は、表面２から半導体基体１に向か
って延在している第一導電型の分離領域１５により縦方
向に区画されている。第一導電型の別のブレークダウン
電圧上昇ゾーン１６がドレイン領域８と分離領域１５の
間の表面２に存在し、ドレイン領域８に半導体基体１に
対し高電圧が印加されている場合、半導体基体１と表面
領域３の間のpn接合４のみから空乏化されるのみならず
ブレークダウン電圧上昇ゾーン６と表面領域３の間のpn
接合からも確実に空乏化される。誘電層（本発明例にお
いてはシリコン酸化膜１７）が表面に存在している。誘
電層１７はチャンネル７の上のゲート酸化膜を構成す
る。導電体１８はゲート電極としてゲート酸化膜上に存
在し、本例においては高ドープ多結晶シリコン導体であ
る。接続用窓がソース領域６とバックゲート領域５の上
の酸化層１７内に設けられている。導電体１９、本例で
はアルミニウム導電体、がこの接続用窓内に設けられて
いる。バックゲートとソース領域５及び６は、ソース領
域６が充分バックゲート領域５により囲まれている様に
構成される（図２Ａ、２Ｂ参照）。バックゲート領域５
の部分２０は、ソース領域６内で部分的に表面２に隣接
している（図２Ａ参照）。接続用窓は、部分的にソース
領域（図２Ｂ参照）とバックゲート領域５の部分２０の
上にある（図２Ａ参照）。この場合導電体１９はバック
ゲートとソースとを短絡している。バックゲート領域５
とソース領域６とのこの様な配置は非常にコンパクト
で、短絡が非常に効果的になる。ドレイン領域８にはLD
MOSTのドレインを接続する導電体２５が設けられてい
る。図１に描かれているLDMOSTは実質上バックゲート領
域５を囲むドレイン領域８を有し、チャンネル７Ａ、７
Ｂはバックゲート領域５の何れの側でも対称的に形成さ
れている。LDMOSTに対しては、表面２とバックゲート領
域５に隣接するバックゲートとドレイン領域の間の領域
２６は、ブレークダウン電圧上昇ゾーン９からフリーに
保たれていなければならない。何故ならばゲート酸化膜
１７の下の表面２に存在するかも知れない導電チャンネ
ル７からの電荷キャリアは、領域２６をドレイン領域８
に走行することが出来なければならないからである。
【００１９】ｎチャンネルLDMOSTが、本発明の半導体装
置の一例として記載されている。ここではｐ型シリコン
基板が1.5×1014atoms／cm2（約90Ωcmの抵抗率）のド
ーピング濃度を有する半導体基体として使用される。表
面領域３は、７×1014atoms／cm2のドーピング濃度と半
導体基体にエピタキシャル成長させた25μmの厚さのｎ
型層（約６Ωcmの抵抗率）を有している。バックゲート
領域５は、１×1014atoms／cm2のｐ型ドーピング濃度を
有しかつソース領域６とドレイン領域８は9×1015atoms
／cm2のｎ型ドーピングを有している。ブレークダウン
電圧上昇ゾーンは２×1012atoms／cm2のｐ型ドーピング
を有している。分離領域１０は、１×1016atoms／cm2の
ｐ型ドーピングを有している。チャンネル領域７の幅Ｗ
は、約１mmである。図１のLDMOSTが対称であるので、こ
の幅Ｗは各々約0.5mmの２個の部分から構成されてい
る。バックゲート領域５の寸法は0.5mm×20μmで、ドレ
イン領域８のそれは１mm×16μmである。ドレイン領域
はまた、対称性の理由から各々が約0.5mmの長さの２個
の部分とそれらを結ぶ接続体からなっている（図１参
照）。バックゲート５とドレイン領域８との間の距離は
ほぼ70μmである。第一ブレークダウン電圧上昇ゾーン
９Ａは、バックゲートゲート領域から10μm以上（本例
では14μm）離してある。この距離のために導電チャン
ネル７からの電子の流れＩが、実際上支障なくブレーク
ダウン電圧上昇ゾーン９を横切ってドリフト領域２７を
ドレイン領域８まで通過することが可能となる。
置の一例として記載されている。ここではｐ型シリコン
基板が1.5×1014atoms／cm2（約90Ωcmの抵抗率）のド
ーピング濃度を有する半導体基体として使用される。表
面領域３は、７×1014atoms／cm2のドーピング濃度と半
導体基体にエピタキシャル成長させた25μmの厚さのｎ
型層（約６Ωcmの抵抗率）を有している。バックゲート
領域５は、１×1014atoms／cm2のｐ型ドーピング濃度を
有しかつソース領域６とドレイン領域８は9×1015atoms
／cm2のｎ型ドーピングを有している。ブレークダウン
電圧上昇ゾーンは２×1012atoms／cm2のｐ型ドーピング
を有している。分離領域１０は、１×1016atoms／cm2の
ｐ型ドーピングを有している。チャンネル領域７の幅Ｗ
は、約１mmである。図１のLDMOSTが対称であるので、こ
の幅Ｗは各々約0.5mmの２個の部分から構成されてい
る。バックゲート領域５の寸法は0.5mm×20μmで、ドレ
イン領域８のそれは１mm×16μmである。ドレイン領域
はまた、対称性の理由から各々が約0.5mmの長さの２個
の部分とそれらを結ぶ接続体からなっている（図１参
照）。バックゲート５とドレイン領域８との間の距離は
ほぼ70μmである。第一ブレークダウン電圧上昇ゾーン
９Ａは、バックゲートゲート領域から10μm以上（本例
では14μm）離してある。この距離のために導電チャン
ネル７からの電子の流れＩが、実際上支障なくブレーク
ダウン電圧上昇ゾーン９を横切ってドリフト領域２７を
ドレイン領域８まで通過することが可能となる。
【００２０】このような半導体装置は、例えばビデオ出
力アンプ内の高電圧装置に特に適している。小さな静的
損失と共に早いレスポンスが、高電圧用半導体装置には
しばしば要求される。この事は、LDMOSTが早いスイッチ
ングを行うことが出来なければならない一方で、ドリフ
ト領域が余り高い抵抗を有していてはいけない、つまり
表面領域３のドーピングが余り低すぎてはならないこと
を意味する。
力アンプ内の高電圧装置に特に適している。小さな静的
損失と共に早いレスポンスが、高電圧用半導体装置には
しばしば要求される。この事は、LDMOSTが早いスイッチ
ングを行うことが出来なければならない一方で、ドリフ
ト領域が余り高い抵抗を有していてはいけない、つまり
表面領域３のドーピングが余り低すぎてはならないこと
を意味する。
【００２１】既知の半導体装置の場合、バックゲート５
とドレイン８の間のLDMOSTのアクティブ部分に位置する
ブレークダウン電圧上昇ゾーン９によりLDMOSTのスイッ
チングに問題が発生する事がある。ドレイン領域８とソ
ース領域６の間のドレイン−ソース電圧Ｖdsが、LDMOST
のスイッチングオフの後ｎチャンネルLDMOST内で増大す
る時、ブレークダウン電圧上昇ゾーン９は、ブレークダ
ウン電圧上昇ゾーン９がバックゲート５と表面領域３の
間のpn接合へのホールのパンチスルーにより負にチャー
ジされかつゾーン９が少なくとも部分的に空乏化される
まで、電圧に関しドレイン領域８に追随するであろう。
チャージされたブレークダウン電圧上昇ゾーン９は、そ
の時負の電圧となる。ブレークダウン電圧上昇ゾーン９
は、ブロックされたpn接合によってディスチャージされ
ることはないので一定時間負にチャージされたままとな
り、この結果LDMOSTのオン抵抗（ドレイン８とソース６
の間の抵抗）は高くなる。その理由は、バックゲート５
とドレイン８の間の表面領域３の一部、いわゆるドリフ
ト領域２７が空乏化された状態に維持されるからであ
る。このオン抵抗は、バックゲート５と表面領域３の間
のpn接合からホールがリークまたはパンチスルーによっ
て供給されるまで保持される。本発明によると少なくと
もバックゲート領域形成ゾーン５とバックゲート領域５
に最も近い第一ブレークダウン電圧上昇ゾーン９Ａの内
の少なくとも一方のゾーンには、このゾーンと他のゾー
ンとの間の距離がこのゾーンに隣接する部分に於てより
も短い領域で他のゾーンに向かって突起している少なく
とも１個の部分３５、３６が設けられている。
とドレイン８の間のLDMOSTのアクティブ部分に位置する
ブレークダウン電圧上昇ゾーン９によりLDMOSTのスイッ
チングに問題が発生する事がある。ドレイン領域８とソ
ース領域６の間のドレイン−ソース電圧Ｖdsが、LDMOST
のスイッチングオフの後ｎチャンネルLDMOST内で増大す
る時、ブレークダウン電圧上昇ゾーン９は、ブレークダ
ウン電圧上昇ゾーン９がバックゲート５と表面領域３の
間のpn接合へのホールのパンチスルーにより負にチャー
ジされかつゾーン９が少なくとも部分的に空乏化される
まで、電圧に関しドレイン領域８に追随するであろう。
チャージされたブレークダウン電圧上昇ゾーン９は、そ
の時負の電圧となる。ブレークダウン電圧上昇ゾーン９
は、ブロックされたpn接合によってディスチャージされ
ることはないので一定時間負にチャージされたままとな
り、この結果LDMOSTのオン抵抗（ドレイン８とソース６
の間の抵抗）は高くなる。その理由は、バックゲート５
とドレイン８の間の表面領域３の一部、いわゆるドリフ
ト領域２７が空乏化された状態に維持されるからであ
る。このオン抵抗は、バックゲート５と表面領域３の間
のpn接合からホールがリークまたはパンチスルーによっ
て供給されるまで保持される。本発明によると少なくと
もバックゲート領域形成ゾーン５とバックゲート領域５
に最も近い第一ブレークダウン電圧上昇ゾーン９Ａの内
の少なくとも一方のゾーンには、このゾーンと他のゾー
ンとの間の距離がこのゾーンに隣接する部分に於てより
も短い領域で他のゾーンに向かって突起している少なく
とも１個の部分３５、３６が設けられている。
【００２２】MOST内の電荷キャリアは、表面２の直下に
延在するチャンネル領域７を介してソース６からドレイ
ン８に移動出来なければならない。チャンネル領域７か
らドレイン８に到達するには電荷キャリアはブレークダ
ウン電圧上昇ゾーン９の下のドリフト領域２７を通過し
なければならない（図２Ａの電流Ｉ）。それ故電荷キャ
リアの流れが阻止されることを防ぐために第一ブレーク
ダウン電圧上昇ゾーン９Ａは実際上バックゲート領域５
からかなり大きな距離離れた場所に位置する。本発明に
よるとバックゲート領域５と第一ブレークダウン電圧上
昇ゾーン９Ａとの間の距離は、突起部分３５、３６では
より小さくなっている。このより小さな距離のために電
荷の供給または排出がより容易になる。例えばドレイン
−ソース電圧ＶdsがｎチャンネルLDMOSTのスイッチング
オンの後降下する時、第一ブレークダウン電圧上昇ゾー
ン９Ａには突起部分３５、３６を介してホールが供給さ
れ、その結果第一ゾーン９Ａのポテンシャルは即座に上
昇することが可能となる。バックゲート領域５と第一ブ
レークダウン電圧上昇ゾーン９Ａの間の距離が突起部分
３５、３６の領域でよりも突起部分３５、３６の外側で
より大きくなるので、電荷キャリアは突起部分を通過す
ることによりチャンネル領域７からドレイン領域８に移
動することが出来る（図２Ａ、電流Ｉ参照）。第一ゾー
ン９Ａから別のゾーン９Ｂ、９Ｃへの電荷の転送が容易
となる程度に別のブレークダウン電圧上昇ゾーン９Ｂ、
９Ｃを互いに近接させかつゾーン９Ａにも近接させ、そ
の結果これらのゾーンのポテンシャルをそれら自身で調
整することが出来るようにしても良い。
延在するチャンネル領域７を介してソース６からドレイ
ン８に移動出来なければならない。チャンネル領域７か
らドレイン８に到達するには電荷キャリアはブレークダ
ウン電圧上昇ゾーン９の下のドリフト領域２７を通過し
なければならない（図２Ａの電流Ｉ）。それ故電荷キャ
リアの流れが阻止されることを防ぐために第一ブレーク
ダウン電圧上昇ゾーン９Ａは実際上バックゲート領域５
からかなり大きな距離離れた場所に位置する。本発明に
よるとバックゲート領域５と第一ブレークダウン電圧上
昇ゾーン９Ａとの間の距離は、突起部分３５、３６では
より小さくなっている。このより小さな距離のために電
荷の供給または排出がより容易になる。例えばドレイン
−ソース電圧ＶdsがｎチャンネルLDMOSTのスイッチング
オンの後降下する時、第一ブレークダウン電圧上昇ゾー
ン９Ａには突起部分３５、３６を介してホールが供給さ
れ、その結果第一ゾーン９Ａのポテンシャルは即座に上
昇することが可能となる。バックゲート領域５と第一ブ
レークダウン電圧上昇ゾーン９Ａの間の距離が突起部分
３５、３６の領域でよりも突起部分３５、３６の外側で
より大きくなるので、電荷キャリアは突起部分を通過す
ることによりチャンネル領域７からドレイン領域８に移
動することが出来る（図２Ａ、電流Ｉ参照）。第一ゾー
ン９Ａから別のゾーン９Ｂ、９Ｃへの電荷の転送が容易
となる程度に別のブレークダウン電圧上昇ゾーン９Ｂ、
９Ｃを互いに近接させかつゾーン９Ａにも近接させ、そ
の結果これらのゾーンのポテンシャルをそれら自身で調
整することが出来るようにしても良い。
【００２３】図１は、突起部分３５、３６が表面領域３
の挿入された部分３７によって他のゾーンから分離され
ていて、突起部分３５、３６の領域でゾーン９Ａと５の
間の距離をパンチスルーによる電荷転送が可能である程
度に小さくした第一実施例を示す。第一ブレークダウン
電圧上昇ゾーンは、この場合バックゲート領域５に電気
的に接続されていない。パンチスルーが発生する第一ブ
レークダウン電圧上昇ゾーン９Ａとバックゲートゲート
５の間の電圧差は、バックゲート領域５と突起部分３
５、３６の間の距離の適切な選択により決定することが
可能である。第一ゾーン９Ａのポテンシャルは、この電
圧差に到達するまでそれ自身調整することが出来る。従
ってこの距離を適切に選択する事は高電圧装置の設計者
に更に設計自由度を与える。突起部分３５、３６の領域
での距離は５μmより小である事が望ましい。このよう
な距離の場合パンチスルーは、バックゲート５と第一ゾ
ーン９Ａの間の低電圧差、例えば５μmの距離で約２Ｖ
の電圧差、で発生する。図１は突起部分３６の２個の実
施例を示す。突起部分３６Ａは第一ゾーン９Ａに接続さ
れていてかつバックゲート領域５の方に延在している。
突起部分３６Ｂはバックゲート領域５に接続されていて
かつ第一ゾーン９Ａの方に延在している。
の挿入された部分３７によって他のゾーンから分離され
ていて、突起部分３５、３６の領域でゾーン９Ａと５の
間の距離をパンチスルーによる電荷転送が可能である程
度に小さくした第一実施例を示す。第一ブレークダウン
電圧上昇ゾーンは、この場合バックゲート領域５に電気
的に接続されていない。パンチスルーが発生する第一ブ
レークダウン電圧上昇ゾーン９Ａとバックゲートゲート
５の間の電圧差は、バックゲート領域５と突起部分３
５、３６の間の距離の適切な選択により決定することが
可能である。第一ゾーン９Ａのポテンシャルは、この電
圧差に到達するまでそれ自身調整することが出来る。従
ってこの距離を適切に選択する事は高電圧装置の設計者
に更に設計自由度を与える。突起部分３５、３６の領域
での距離は５μmより小である事が望ましい。このよう
な距離の場合パンチスルーは、バックゲート５と第一ゾ
ーン９Ａの間の低電圧差、例えば５μmの距離で約２Ｖ
の電圧差、で発生する。図１は突起部分３６の２個の実
施例を示す。突起部分３６Ａは第一ゾーン９Ａに接続さ
れていてかつバックゲート領域５の方に延在している。
突起部分３６Ｂはバックゲート領域５に接続されていて
かつ第一ゾーン９Ａの方に延在している。
【００２４】図３及び図４に示される別の実施例の場合
突起部分３５、３６は別のゾーンに接続されている。こ
の時第一ブレークダウン電圧上昇ゾーン９Ａは、少なく
ともほとんどの時間においてフローティングポテンシャ
ルを有している。幅、長さ、及びドーピング原子濃度
が、バックゲート領域５と第一ゾーン９Ａとの間の電気
接続の抵抗を決める。第一ブレークダウン電圧上昇ゾー
ン９Ａにはバックゲート領域５への電気接続３５、３６
により電荷が即座に供給されるようにしても良い。この
様にすると、第一ゾーン９Ａのポテンシャルの瞬時の自
己調整が可能となる。
突起部分３５、３６は別のゾーンに接続されている。こ
の時第一ブレークダウン電圧上昇ゾーン９Ａは、少なく
ともほとんどの時間においてフローティングポテンシャ
ルを有している。幅、長さ、及びドーピング原子濃度
が、バックゲート領域５と第一ゾーン９Ａとの間の電気
接続の抵抗を決める。第一ブレークダウン電圧上昇ゾー
ン９Ａにはバックゲート領域５への電気接続３５、３６
により電荷が即座に供給されるようにしても良い。この
様にすると、第一ゾーン９Ａのポテンシャルの瞬時の自
己調整が可能となる。
【００２５】高電圧半導体装置は、通常チャンネル領域
の長さＬより大の幅Ｗを有する細長チャンネル領域７を
有している。このような半導体装置の場合突起部分３５
は、チャンネル領域７の狭い端４０の近くに位置してい
ることが望ましい。この場合チャンネル７の幅Ｗは実質
上減少しない。更に突起部分３５の幅が大きくなるよう
に選択することも可能である。この例の場合、バックゲ
ート領域の狭い端部分４１全体が突起部分３５を形成す
るために図１及び図３の対称的な構成に使用されるの
で、バックゲート５と第一ブレークダウン電圧上昇ゾー
ン９Ａとの間の電荷の良好な交換が可能となる。バック
ゲート領域５の狭い端４１の領域においてバックゲート
５と表面領域３の間のpn接合の曲線により高電界が局所
的に発生することがある。そのような局所的なブレーク
ダウンと言う望ましくない効果は、突起部分３５により
防止することが出来る。この場合突起部分３５は、バッ
クゲート領域の狭い端４１でチャンネル７からの電荷キ
ャリアの転送を阻止する。
の長さＬより大の幅Ｗを有する細長チャンネル領域７を
有している。このような半導体装置の場合突起部分３５
は、チャンネル領域７の狭い端４０の近くに位置してい
ることが望ましい。この場合チャンネル７の幅Ｗは実質
上減少しない。更に突起部分３５の幅が大きくなるよう
に選択することも可能である。この例の場合、バックゲ
ート領域の狭い端部分４１全体が突起部分３５を形成す
るために図１及び図３の対称的な構成に使用されるの
で、バックゲート５と第一ブレークダウン電圧上昇ゾー
ン９Ａとの間の電荷の良好な交換が可能となる。バック
ゲート領域５の狭い端４１の領域においてバックゲート
５と表面領域３の間のpn接合の曲線により高電界が局所
的に発生することがある。そのような局所的なブレーク
ダウンと言う望ましくない効果は、突起部分３５により
防止することが出来る。この場合突起部分３５は、バッ
クゲート領域の狭い端４１でチャンネル７からの電荷キ
ャリアの転送を阻止する。
【００２６】チャンネル幅（Ｗ）が大きくかつチャンネ
ル長（Ｌ）が小さい場合、ブレークダウン電圧上昇ゾー
ン９はチャンネルの幅Ｗの方向に大きな寸法を有しかつ
チャンネル７の長さ方向Ｌに小さい寸法を有していて、
例えばゾーン９は長細いまたは狭いリングの形状をして
いる（図１、図３参照）。もしチャンネル７が非常に大
きな幅／長さ比Ｗ／Ｌを有している場合、電荷はこの第
一ゾーン９Ａ内の全ての場所でゾーン９Ａのポテンシャ
ルを変化させるために第一ゾーン９Ａを介してチャンネ
ル７の幅方向Ｗ内に転送されなければならない。しかし
ながら第一ゾーン９Ａの幾何学的寸法はゾーン９Ａ内の
高抵抗の原因となるので、電荷キャリアの転送中に遅れ
が生じることがある。突起部分３６はチャンネル領域７
の長い側の領域に位置しかつLDMOSTのチャンネル７の幅
Ｗと比較して小さい幅に延在していることが望ましい。
図１及び図３に示される対称的な構成において、例えば
突起部分３６が、チャンネルの半分７Ａ、７Ｂの半分の
幅Ｗ／２の中心に位置するとき、電荷は容易に全体のゾ
ーン９Ａに転送され得る。また突起部分が、例えばチャ
ンネル領域７の幅Ｗに渡っていくつかの位置３６Ａ、３
６Ｂに、望ましくはバックゲート領域５の狭い端４１で
突起部分３６と結合して（図１、図３参照）、存在して
いることも可能である。チャンネル領域７の長いサイド
での突起部分３６の幅は、チャンネル領域７から来る電
荷キャリアに対する影響が小となるように選ばれる。第
一ブレークダウン電圧上昇ゾーン９Ａが局所的にチャン
ネル７の幅Ｗの10％以下の値に伸びていることが望まし
い。第一ブレークダウン電圧上昇ゾーン９Ａが延長して
いる幅がチャンネル７の幅の10％以下である場合、チャ
ンネルは未だ充分に広いので、突起部分３６はチャンネ
ル７からの電荷キャリアの流れの可能なサイズに実質上
何等の影響を与えない。例えば突起部分の幅は、チャン
ネル領域７の長さ方向Ｌ内における第一ゾーン９Ａの寸
法に等しくとられる。複数の突起部分３６が使用される
場合、突起部分３６は、チャンネル領域７の幅Ｗに渡っ
て少なくとも実質上均一に分布している位置３６Ａ、３
６Ｂにある。図１及び図３に示されるような長方形又は
環状の第一ブレークダウン電圧上昇ゾーンにより、突起
部分３６はチャンネルの幅方向Ｗにあるインタースペー
シングで周期的に存在するであろう。例えば幅Ｗが大の
場合、突起部分３６はチャンネル７の幅方向に300μm毎
に存在するであろう。この場合各突起部分３６は、実質
上同じ寸法を有する第一ブレークダウン電圧上昇ゾーン
９Ａの一部から、又は第一ブレークダウン電圧上昇ゾー
ン９Ａの一部へ電荷キャリアが転送される様に設けられ
る。電荷キャリアは突起部分のどちらの側に対しても15
0μm以上移動する必要はない。全体のブレークダウン電
圧上昇ゾーン９Ａから又はそれへのより早い電荷転送が
この様にして実現可能となる。突起部分を有しない既知
の半導体装置の場合、第一ゾーン９Ａがチャージされる
までには１秒のオーダーの周期が必要であるが、本発明
の半導体装置の場合それは僅か100nsである。
ル長（Ｌ）が小さい場合、ブレークダウン電圧上昇ゾー
ン９はチャンネルの幅Ｗの方向に大きな寸法を有しかつ
チャンネル７の長さ方向Ｌに小さい寸法を有していて、
例えばゾーン９は長細いまたは狭いリングの形状をして
いる（図１、図３参照）。もしチャンネル７が非常に大
きな幅／長さ比Ｗ／Ｌを有している場合、電荷はこの第
一ゾーン９Ａ内の全ての場所でゾーン９Ａのポテンシャ
ルを変化させるために第一ゾーン９Ａを介してチャンネ
ル７の幅方向Ｗ内に転送されなければならない。しかし
ながら第一ゾーン９Ａの幾何学的寸法はゾーン９Ａ内の
高抵抗の原因となるので、電荷キャリアの転送中に遅れ
が生じることがある。突起部分３６はチャンネル領域７
の長い側の領域に位置しかつLDMOSTのチャンネル７の幅
Ｗと比較して小さい幅に延在していることが望ましい。
図１及び図３に示される対称的な構成において、例えば
突起部分３６が、チャンネルの半分７Ａ、７Ｂの半分の
幅Ｗ／２の中心に位置するとき、電荷は容易に全体のゾ
ーン９Ａに転送され得る。また突起部分が、例えばチャ
ンネル領域７の幅Ｗに渡っていくつかの位置３６Ａ、３
６Ｂに、望ましくはバックゲート領域５の狭い端４１で
突起部分３６と結合して（図１、図３参照）、存在して
いることも可能である。チャンネル領域７の長いサイド
での突起部分３６の幅は、チャンネル領域７から来る電
荷キャリアに対する影響が小となるように選ばれる。第
一ブレークダウン電圧上昇ゾーン９Ａが局所的にチャン
ネル７の幅Ｗの10％以下の値に伸びていることが望まし
い。第一ブレークダウン電圧上昇ゾーン９Ａが延長して
いる幅がチャンネル７の幅の10％以下である場合、チャ
ンネルは未だ充分に広いので、突起部分３６はチャンネ
ル７からの電荷キャリアの流れの可能なサイズに実質上
何等の影響を与えない。例えば突起部分の幅は、チャン
ネル領域７の長さ方向Ｌ内における第一ゾーン９Ａの寸
法に等しくとられる。複数の突起部分３６が使用される
場合、突起部分３６は、チャンネル領域７の幅Ｗに渡っ
て少なくとも実質上均一に分布している位置３６Ａ、３
６Ｂにある。図１及び図３に示されるような長方形又は
環状の第一ブレークダウン電圧上昇ゾーンにより、突起
部分３６はチャンネルの幅方向Ｗにあるインタースペー
シングで周期的に存在するであろう。例えば幅Ｗが大の
場合、突起部分３６はチャンネル７の幅方向に300μm毎
に存在するであろう。この場合各突起部分３６は、実質
上同じ寸法を有する第一ブレークダウン電圧上昇ゾーン
９Ａの一部から、又は第一ブレークダウン電圧上昇ゾー
ン９Ａの一部へ電荷キャリアが転送される様に設けられ
る。電荷キャリアは突起部分のどちらの側に対しても15
0μm以上移動する必要はない。全体のブレークダウン電
圧上昇ゾーン９Ａから又はそれへのより早い電荷転送が
この様にして実現可能となる。突起部分を有しない既知
の半導体装置の場合、第一ゾーン９Ａがチャージされる
までには１秒のオーダーの周期が必要であるが、本発明
の半導体装置の場合それは僅か100nsである。
【００２７】別のブレークダウン電圧上昇ゾーン９Ｂ、
９Ｃのポテンシャルは、第一ブレークダウン電圧上昇ゾ
ーン９Ａからの電荷転送により調整される。ゾーン９は
この目的のために少なくとも局所的にインタースペーシ
ングを有しているが、これは例えばパンチスルーにより
ゾーン９の間の電荷転送が可能となるように小さい。図
５及び図６は、隣接するブレークダウン電圧上昇ゾーン
９の少なくとも一つに他のゾーンに向かって突起してい
る少なくとも１個の部分４５が設けられていて、その場
所に於いてはこのゾーンと他のゾーンとの間のインター
スペーシングが、このゾーンに隣接する部分に於るより
も小さくなっている、別の実施例を示す。従って図５に
は２個のブレークダウン電圧上昇ゾーン９Ａ及び９Ｂの
みが存在する。ゾーン９Ｂにはゾーン９Ａの方に延在し
ている突起部分４５が設けられている。電気的結合の程
度は、バックゲート領域に対する第一ゾーン９Ａについ
ての可能性と同様にして突起部分４５の形状の適切な選
択により決定することが可能である。この様にして突起
部分４５を図２Ｂの領域３７に対応して表面領域３の中
間部分によって他のゾーンから分離させても良い。この
時ゾーン９Ｂのポテンシャルは９Ａのそれに対して浮い
ており、一方ゾーン９Ａと９Ｂの間にある電圧差が印加
された場合、パンチスルーが突起部分４５で発生して９
Ａと９Ｂの間に電荷転送が可能となる。突起部分４５を
他のゾーンに接続させても良い（図５参照）。この場合
接続体の幅と長さ及び接続体の数が、ゾーンの間の抵抗
を決定する。突起部分４５の使用により設計自由度が向
上する。ゾーン９Ａと９Ｂを互いにかなり離れた距離に
配置することも可能で、これにより所望のポテンシャル
プロフィール又は所望の電界フィールドの実現を可能と
する設計自由度が更に得られる。図７に示される別の実
施例においては、隣接するブレークダウン電圧上昇ゾー
ン９Ａ、９Ｂ及び９Ｃは、互いに部分的に重なってい
る。この様な実施例はドーピング原子のドーピング分布
を部分的に重ねることにより容易に製造することが可能
である。この場合重なりの程度とドーピング濃度とが、
ゾーン９Ａ、９Ｂ及び９Ｃの間の電気抵抗を決定する。
ゾーン９Ａ、９Ｂの間と９Ｂ、９Ｃの間が約４μmの距
離の場合、例えばゾーン９Ａ、９Ｂ及び９Ｃは、ゾーン
９Ａの拡散深さもまた約４μmとした時に互いに接触す
る。この時ゾーンのポテンシャルはゾーンの間の抵抗に
より決定される。
９Ｃのポテンシャルは、第一ブレークダウン電圧上昇ゾ
ーン９Ａからの電荷転送により調整される。ゾーン９は
この目的のために少なくとも局所的にインタースペーシ
ングを有しているが、これは例えばパンチスルーにより
ゾーン９の間の電荷転送が可能となるように小さい。図
５及び図６は、隣接するブレークダウン電圧上昇ゾーン
９の少なくとも一つに他のゾーンに向かって突起してい
る少なくとも１個の部分４５が設けられていて、その場
所に於いてはこのゾーンと他のゾーンとの間のインター
スペーシングが、このゾーンに隣接する部分に於るより
も小さくなっている、別の実施例を示す。従って図５に
は２個のブレークダウン電圧上昇ゾーン９Ａ及び９Ｂの
みが存在する。ゾーン９Ｂにはゾーン９Ａの方に延在し
ている突起部分４５が設けられている。電気的結合の程
度は、バックゲート領域に対する第一ゾーン９Ａについ
ての可能性と同様にして突起部分４５の形状の適切な選
択により決定することが可能である。この様にして突起
部分４５を図２Ｂの領域３７に対応して表面領域３の中
間部分によって他のゾーンから分離させても良い。この
時ゾーン９Ｂのポテンシャルは９Ａのそれに対して浮い
ており、一方ゾーン９Ａと９Ｂの間にある電圧差が印加
された場合、パンチスルーが突起部分４５で発生して９
Ａと９Ｂの間に電荷転送が可能となる。突起部分４５を
他のゾーンに接続させても良い（図５参照）。この場合
接続体の幅と長さ及び接続体の数が、ゾーンの間の抵抗
を決定する。突起部分４５の使用により設計自由度が向
上する。ゾーン９Ａと９Ｂを互いにかなり離れた距離に
配置することも可能で、これにより所望のポテンシャル
プロフィール又は所望の電界フィールドの実現を可能と
する設計自由度が更に得られる。図７に示される別の実
施例においては、隣接するブレークダウン電圧上昇ゾー
ン９Ａ、９Ｂ及び９Ｃは、互いに部分的に重なってい
る。この様な実施例はドーピング原子のドーピング分布
を部分的に重ねることにより容易に製造することが可能
である。この場合重なりの程度とドーピング濃度とが、
ゾーン９Ａ、９Ｂ及び９Ｃの間の電気抵抗を決定する。
ゾーン９Ａ、９Ｂの間と９Ｂ、９Ｃの間が約４μmの距
離の場合、例えばゾーン９Ａ、９Ｂ及び９Ｃは、ゾーン
９Ａの拡散深さもまた約４μmとした時に互いに接触す
る。この時ゾーンのポテンシャルはゾーンの間の抵抗に
より決定される。
【００２８】ブレークダウン電圧上昇ゾーン９は、第一
pn接合４に電圧が印加されている間、表面領域３が少な
くとも局所的にその全体の厚さに渡り空乏化されている
時、ゾーン９が充分に空乏化されない様なドーピング原
子の高い濃度を有していることが望ましい。この場合突
起部分３５、３６、４５は充分に低抵抗であるので、第
一ゾーン９Ａとバックゲート領域５の間には良好な電気
接続が実現され、これにより第一ゾーンのポテンシャル
が良く規定され、一方加えて別のゾーン９Ａ、９Ｂとの
間及び９Ｂ、９Ｃとの間の良好な電気接続を容易に実現
させることも可能となる。
pn接合４に電圧が印加されている間、表面領域３が少な
くとも局所的にその全体の厚さに渡り空乏化されている
時、ゾーン９が充分に空乏化されない様なドーピング原
子の高い濃度を有していることが望ましい。この場合突
起部分３５、３６、４５は充分に低抵抗であるので、第
一ゾーン９Ａとバックゲート領域５の間には良好な電気
接続が実現され、これにより第一ゾーンのポテンシャル
が良く規定され、一方加えて別のゾーン９Ａ、９Ｂとの
間及び９Ｂ、９Ｃとの間の良好な電気接続を容易に実現
させることも可能となる。
【００２９】現実にはｎ及びｐチャンネル素子のような
種類の異なった半導体スイッチング素子を１個の半導体
装置内で使用することがしばしば要求される。従って図
１から図７に示されるｎチャンネルLDMOSTに加え、半導
体装置は、それ自身公知の延長ドレインｐチャンネルMO
ST（EPMOST)（図８参照）をも有している。EPMOSTは、
エピタキシャル層３内に形成され、かつｐ型ソース領域
５０、ｎ型コンタクト領域５１を有するｎ型バックゲー
ト領域６５、ｐ型延長部５３を有するｐ型ドレイン領域
５２、各々ドレイン及びソース接続体としての金属配線
６１及び６３、及びゲート電極６２を有するゲート酸化
膜６０を有している。バックゲート領域６５は、EPMOST
のチャンネル領域として機能する。半導体基体１と表面
領域３との境界にはソース領域５０とチャンネル領域６
５の下に高ドープされたｎ型埋め込み層７０が存在す
る。EPMOSTは、高ドープ分離領域１５及び７１により他
のスイッチング素子から縦方向に分離されている。ｐ型
ブレークダウン電圧上昇表面ゾーン７２、７３、７４
は、分離領域１５、７１及びドレイン領域５２に接続さ
れている。EPMOSTのソース領域５０とドレイン領域５２
のドーピングは、LDMOSTのバックゲート領域５のそれと
同一である。EPMOSTのバックゲートコンタクト領域５１
は、LDMOSTのソース領域６とドレイン領域８と同一のド
ーピングを有している。ドレイン延長部５３は、延長部
領域の電気抵抗により約２×1012atoms/cm2のドーピン
グを有していなければならない。ブレークダウン電圧上
昇ゾーン９、１６及び７４、ドレイン延長部５３及び分
離領域７２、７３での延長部は、同一のドーピング原子
濃度、つまり約２×1012atoms/cm2を有している。これ
らの全ての領域は１回の同一工程で形成しても良い。こ
の場合半導体装置の製造プロセスはこれらのゾーンのド
ーピング濃度が異なっている場合よりも単純である。
種類の異なった半導体スイッチング素子を１個の半導体
装置内で使用することがしばしば要求される。従って図
１から図７に示されるｎチャンネルLDMOSTに加え、半導
体装置は、それ自身公知の延長ドレインｐチャンネルMO
ST（EPMOST)（図８参照）をも有している。EPMOSTは、
エピタキシャル層３内に形成され、かつｐ型ソース領域
５０、ｎ型コンタクト領域５１を有するｎ型バックゲー
ト領域６５、ｐ型延長部５３を有するｐ型ドレイン領域
５２、各々ドレイン及びソース接続体としての金属配線
６１及び６３、及びゲート電極６２を有するゲート酸化
膜６０を有している。バックゲート領域６５は、EPMOST
のチャンネル領域として機能する。半導体基体１と表面
領域３との境界にはソース領域５０とチャンネル領域６
５の下に高ドープされたｎ型埋め込み層７０が存在す
る。EPMOSTは、高ドープ分離領域１５及び７１により他
のスイッチング素子から縦方向に分離されている。ｐ型
ブレークダウン電圧上昇表面ゾーン７２、７３、７４
は、分離領域１５、７１及びドレイン領域５２に接続さ
れている。EPMOSTのソース領域５０とドレイン領域５２
のドーピングは、LDMOSTのバックゲート領域５のそれと
同一である。EPMOSTのバックゲートコンタクト領域５１
は、LDMOSTのソース領域６とドレイン領域８と同一のド
ーピングを有している。ドレイン延長部５３は、延長部
領域の電気抵抗により約２×1012atoms/cm2のドーピン
グを有していなければならない。ブレークダウン電圧上
昇ゾーン９、１６及び７４、ドレイン延長部５３及び分
離領域７２、７３での延長部は、同一のドーピング原子
濃度、つまり約２×1012atoms/cm2を有している。これ
らの全ての領域は１回の同一工程で形成しても良い。こ
の場合半導体装置の製造プロセスはこれらのゾーンのド
ーピング濃度が異なっている場合よりも単純である。
【００３０】半導体装置は実際上高電圧用途に使用され
る。LDMOSTを有する半導体装置の高電圧に対する適応性
は、種々の厚さを有しかつ導電フィールドプレート１８
（図８、９参照）によって少なくとも部分的にカバーさ
れている誘電層８０が、バックゲート５とドレイン８と
の間の表面２に存在する時、更に増大させることも可能
である。そのようなフィールドプレートは通常ゲート電
極１８又はソース接続体１９に電気的に接続されてい
る。図９の例の場合フィールドプレートはゲート電極１
８に接続されている。フィールドプレート１８と誘電層
８０を表面２から表面領域３を空乏化するのに使用して
も良く、これにより表面領域のより高いドーピングレベ
ル、例えば１×1012atoms/cm2以上で、表面領域３の局
所的に完全な空乏化をこの領域でブレークダウンが発生
する前に達成することが可能となる。誘電層８０とフィ
ールドプレート１８を本発明の実現手段に使用すること
も可能である。フィールドプレート１８は、事実、バッ
クゲート領域５と第一ブレークダウン電圧上昇ゾーン９
Ａが、各々、寄生ドレイン及びソース領域として機能す
る寄生MOSTのゲート電極を構成する。寄生MOSTを、第一
ブレークダウン電圧上昇ゾーン９Ａからホールを除去す
ることを改善するために使用することも可能である。こ
のことは寄生MOSTがオンの時にバックゲート５と第一ゾ
ーン９Ａとの間に導電チャンネル８１が存在するという
理由により可能となる。電荷キャリアの除去がこのチャ
ンネルを介して発生することもあるので、電荷は突起部
分３５、３６、４５を介してのみ除去されるものではな
い。LDMOSTのより良い安定性を得るためには、ドレイン
接続体２５も又誘電層８０の上に延在させる。
る。LDMOSTを有する半導体装置の高電圧に対する適応性
は、種々の厚さを有しかつ導電フィールドプレート１８
（図８、９参照）によって少なくとも部分的にカバーさ
れている誘電層８０が、バックゲート５とドレイン８と
の間の表面２に存在する時、更に増大させることも可能
である。そのようなフィールドプレートは通常ゲート電
極１８又はソース接続体１９に電気的に接続されてい
る。図９の例の場合フィールドプレートはゲート電極１
８に接続されている。フィールドプレート１８と誘電層
８０を表面２から表面領域３を空乏化するのに使用して
も良く、これにより表面領域のより高いドーピングレベ
ル、例えば１×1012atoms/cm2以上で、表面領域３の局
所的に完全な空乏化をこの領域でブレークダウンが発生
する前に達成することが可能となる。誘電層８０とフィ
ールドプレート１８を本発明の実現手段に使用すること
も可能である。フィールドプレート１８は、事実、バッ
クゲート領域５と第一ブレークダウン電圧上昇ゾーン９
Ａが、各々、寄生ドレイン及びソース領域として機能す
る寄生MOSTのゲート電極を構成する。寄生MOSTを、第一
ブレークダウン電圧上昇ゾーン９Ａからホールを除去す
ることを改善するために使用することも可能である。こ
のことは寄生MOSTがオンの時にバックゲート５と第一ゾ
ーン９Ａとの間に導電チャンネル８１が存在するという
理由により可能となる。電荷キャリアの除去がこのチャ
ンネルを介して発生することもあるので、電荷は突起部
分３５、３６、４５を介してのみ除去されるものではな
い。LDMOSTのより良い安定性を得るためには、ドレイン
接続体２５も又誘電層８０の上に延在させる。
【００３１】このLDMOSTを、ソースとバックゲート領域
が半導体基体に対して高電圧を受けることが可能である
いわゆるハイ・サイド用途、又は高電圧をドレイン領域
に印加するロー・サイド用途のような既知の方法で使用
しても良い。ロー・サイド用途の場合、本発明による表
面２でのブレークダウン電圧上昇ゾーン９の動作は、半
導体装置に、バックゲート領域５の下の表面領域３と半
導体基体１の間の境界で半導体基体１のそれよりも高い
ドーピング原子濃度を有する第一導電型の別のブレーク
ダウン電圧上昇ゾーン８２、例えば、図９で示されてい
るように５×1013atoms/cm2のドーピングを有するｐ型
埋め込み層８２を設けることにより、更に向上させる事
も可能である。半導体基体のそれよりもドーピングレベ
ルが高いゾーン８２によって、表面領域３を半導体基体
１と表面領域３のみとの間の第一pn接合から可能となる
ものよりもずっと強く確実に空乏化させることが可能と
なる。この結果表面領域３は、表面２でのブレークダウ
ン電圧上昇ゾーン９とブレークダウン電圧上昇ゾーン８
２との協動によりバックゲート５の下から２個のサイド
から強く空乏化されるので、導電チャンネル７の近傍の
ドリフト領域２７内の電界は弱くなりかつ表面領域３の
ブレークダウンはゆるやかに発生するであろう。加えて
ホールは、ドレイン領域８に電圧変化が生じた場合に、
ｎチャンネルLDMOST内のバックゲート領域５と基体１に
排出されるのが望ましい。
が半導体基体に対して高電圧を受けることが可能である
いわゆるハイ・サイド用途、又は高電圧をドレイン領域
に印加するロー・サイド用途のような既知の方法で使用
しても良い。ロー・サイド用途の場合、本発明による表
面２でのブレークダウン電圧上昇ゾーン９の動作は、半
導体装置に、バックゲート領域５の下の表面領域３と半
導体基体１の間の境界で半導体基体１のそれよりも高い
ドーピング原子濃度を有する第一導電型の別のブレーク
ダウン電圧上昇ゾーン８２、例えば、図９で示されてい
るように５×1013atoms/cm2のドーピングを有するｐ型
埋め込み層８２を設けることにより、更に向上させる事
も可能である。半導体基体のそれよりもドーピングレベ
ルが高いゾーン８２によって、表面領域３を半導体基体
１と表面領域３のみとの間の第一pn接合から可能となる
ものよりもずっと強く確実に空乏化させることが可能と
なる。この結果表面領域３は、表面２でのブレークダウ
ン電圧上昇ゾーン９とブレークダウン電圧上昇ゾーン８
２との協動によりバックゲート５の下から２個のサイド
から強く空乏化されるので、導電チャンネル７の近傍の
ドリフト領域２７内の電界は弱くなりかつ表面領域３の
ブレークダウンはゆるやかに発生するであろう。加えて
ホールは、ドレイン領域８に電圧変化が生じた場合に、
ｎチャンネルLDMOST内のバックゲート領域５と基体１に
排出されるのが望ましい。
【００３２】本発明は上述した実施例に限定されない。
従ってシリコン半導体基体に変えて別の半導体材料の基
体を使用しても良い。表面領域３はエピタキシャル成長
のみならず拡散又はイオン注入によって形成しても良
い。実施例の各領域の導電型は逆であっても良い。突起
部分を、それらがアタッチされている領域毎に、例えば
ブレークダウン電圧上昇ゾーンの間にハイ・オーミック
又はロー・オーミック接続を提供するためにそれらのド
ーピングレベルを変えても良い。ドレイン領域８と分離
領域１５との間のブレークダウン電圧上昇ゾーン１６に
突起部分を設けることも可能である。ここでの実施例
は、中央バックゲート５が実質上ドレイン領域８によっ
て囲まれている対称的な構成に関するものであるので、
チャンネル領域７は２個のチャンネル半分７Ａ及び７Ｂ
に分割されている。例えば、バックゲート領域によって
囲まれているドレイン領域を有する別のLDMOST構成、又
は非対称構成が使用される別のLDMOST構成に本発明を使
用することが出来ることは明らかである。
従ってシリコン半導体基体に変えて別の半導体材料の基
体を使用しても良い。表面領域３はエピタキシャル成長
のみならず拡散又はイオン注入によって形成しても良
い。実施例の各領域の導電型は逆であっても良い。突起
部分を、それらがアタッチされている領域毎に、例えば
ブレークダウン電圧上昇ゾーンの間にハイ・オーミック
又はロー・オーミック接続を提供するためにそれらのド
ーピングレベルを変えても良い。ドレイン領域８と分離
領域１５との間のブレークダウン電圧上昇ゾーン１６に
突起部分を設けることも可能である。ここでの実施例
は、中央バックゲート５が実質上ドレイン領域８によっ
て囲まれている対称的な構成に関するものであるので、
チャンネル領域７は２個のチャンネル半分７Ａ及び７Ｂ
に分割されている。例えば、バックゲート領域によって
囲まれているドレイン領域を有する別のLDMOST構成、又
は非対称構成が使用される別のLDMOST構成に本発明を使
用することが出来ることは明らかである。
【図１】 本発明の半導体装置の平面図である。
【図２】 図１の半導体装置の線IIA−IIAに関する断面
図（図２Ａ）及び線IIB−IIBに関する断面図（図２Ｂ）
である。
図（図２Ａ）及び線IIB−IIBに関する断面図（図２Ｂ）
である。
【図３】 本発明の半導体装置の別の実施例の平面図で
ある。
ある。
【図４】 図３の半導体装置の線IV−IVについての断面
図である。
図である。
【図５】 本発明の半導体装置の別の実施例の平面図で
ある。
ある。
【図６】 図５の半導体装置の線VI−VIに関する断面図
ある。
ある。
【図７】 ブレークダウン電圧上昇ゾーンが重なってい
る本発明の半導体装置の一実施例の断面図である。
る本発明の半導体装置の一実施例の断面図である。
【図８】 LDMOSTに加えて拡張ドレイン領域（EPMOST）
を有するｐチャンネルMOSトランジスタが存在する本発
明の半導体装置の一実施例の断面図である。
を有するｐチャンネルMOSトランジスタが存在する本発
明の半導体装置の一実施例の断面図である。
【図９】 フィールドプレートを有する誘電層が表面上
に存在しかつ別のブレークダウン電圧上昇ゾーンがバッ
クゲート領域の下に存在する本発明の半導体装置の一実
施例の断面図である。
に存在しかつ別のブレークダウン電圧上昇ゾーンがバッ
クゲート領域の下に存在する本発明の半導体装置の一実
施例の断面図である。
１：半導体基体 ２：表面 ３：表面領域 ４：pn接合 ５：バックゲート領域 ６：ソース領域 ７：チャンネル ８：ドレイン領域 ９：ブレークダウン電圧上昇ゾーン １０：分離領域 １５：分離領域 １６：ブレークダウン電圧上昇ゾーン １７：誘電層 １８、１９：導電体 ２７：ドリフト領域 ３５、３６、４５：突起部分 ５０：ｐ型ソース領域 ５１：ｎ型コンタクト領域 ５２：ｐ型ドレイン領域 ５３：ドレイン延長部 ６０：ゲート酸化膜 ６１、６３：金属配線 ６２：ゲート電極 ６５：バックゲート領域 ７２、７３、７４：ｐ型ブレークダウン電圧上昇表面ゾ
ーン ８０：誘電層 ８１：導電チャンネル ８２：ｐ型埋め込み層
ーン ８０：誘電層 ８１：導電チャンネル ８２：ｐ型埋め込み層
Claims (14)
- 【請求項１】 縦型DMOST(LDMOST)を有するRESURF型の
半導体装置であって、実質上第一導電型の半導体基体
と、表面に隣接し、前記第一導電型とは逆の第二導電型
でかつ前記表面から離れた側で前記半導体基体とpn接合
を形成している表面ゾーンとを有し、このLDMOSTが、前
記表面領域内に設けられている前記第一導電型の表面ゾ
ーンの形態のバックゲート領域と、前記バックゲート領
域内の第二導電型の表面ゾーンの形態のソース領域と、
前記ソース領域と前記バックゲート領域の端との間に規
定されるチャンネル領域と、前記バックゲート領域から
一定距離にある第二導電型の表面ゾーンの形態のドレイ
ン領域とを有していて、前記第一導電型の複数のブレー
クダウン電圧上昇ゾーンが前記バックゲートと前記ドレ
イン領域との間の前記表面に隣接するように設けられて
いる、LDMOSTを有するRESURF型の半導体装置において、
ゾーンを形成する前記バックゲート領と前記バックゲー
ト領域に最も近接している前記第一ブレークダウン電圧
上昇ゾーンとの少なくとも１個のゾーンに、他のゾーン
に向かって突起している少なくとも１個の部分が設けら
れていて、その突起部分の領域でこのゾーンと他のゾー
ンとの間の距離がこのゾーンの隣接部分においてよりも
より小さいことを特徴とする半導体装置。 - 【請求項２】 前記突起部分が前記表面領域の挿入部分
により前記他のゾーンから分離されていて、前記突起部
分の前記領域での前記ゾーンの間の距離がパンチスルー
により電荷転送が可能となる程度に小さいことを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記突起部分の領域での前記距離が５μ
mより小であることを特徴とする請求項２に記載の半導
体装置。 - 【請求項４】 前記突起部分が前記他のゾーンに接続さ
れていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項５】 チャンネル領域の長さよりも大きい幅を
有する細長いチャンネル領域を有する前記何れかの請求
項に記載の半導体装置に於て、前記突起部分が前記ャン
ネル領域の狭い端の近くに位置することを特徴とする半
導体装置。 - 【請求項６】 前記チャンネル領域の長さよりも大きい
幅を有する細長いチャンネル領域を有する前記何れかの
請求項に記載の半導体装置に於て、前記突起部分が、前
記チャンネル領域の長いサイドの領域に位置しかつ前記
LDMOSTのチャンネル幅と比較して小さい幅に延在するこ
とを特徴とする半導体装置。 - 【請求項７】 前記突起部分の幅が前記チャンネル幅の
10％より小であることを特徴とする請求項６に記載の半
導体装置。 - 【請求項８】 前記突起部分が前記チャンネル領域の前
記幅に渡って少なくとも実質的に均一に分布している位
置に存在していることを特徴とする請求項６に記載の半
導体装置。 - 【請求項９】 隣接するブレークダウン電圧上昇ゾーン
の少なくとも１個には、その部分の領域でのこのゾーン
と前記他のゾーンとの間の距離をこのゾーンの隣接部分
でのそれよりも小さくした、前記他のゾーンに向かって
突起する少なくとも１個の部分を設ける事を特徴とする
前記何れかの請求項に記載の半導体装置。 - 【請求項１０】 隣接するブレークダウン電圧上昇ゾー
ンが互いに部分的に重なっている事を特徴とする前記請
求項の何れかに記載の半導体装置。 - 【請求項１１】 前記ブレークダウン電圧上昇ゾーン
が、前記第一pn接合に電圧が印加されて前記表面領域が
その全体の厚さに渡って少なくとも局所的に空乏化され
るときに、前記ゾーンが充分に空乏化されない程度のド
ーピング原子の高濃度を有する事を特徴とする前記請求
項の何れかに記載の半導体装置。 - 【請求項１２】 前記ブレークダウン電圧上昇ゾーン
が、1.0 x 1012 atoms/cm2より大のドーピング原子濃度
を有していることを特徴とする請求項１１に記載の半導
体装置。 - 【請求項１３】 導電フィールドプレートによって少な
くとも部分的に覆われている誘電層が、前記バックゲー
トと前記ドレイン領域の間の前記表面上に存在すること
を特徴とする前記請求項の何れかに記載の半導体装置。 - 【請求項１４】 前記半導体基体のそれよりも高いドー
ピング原子濃度を有する第一導電型の別のブレークダウ
ン電圧上昇ゾーンを、前記表面領域と前記半導体基体と
の境界で前記バックゲート領域の下に設けることを特徴
とする前記請求項の何れかに記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL92201456.8 | 1992-05-21 | ||
| EP92201456 | 1992-05-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204482A true JPH06204482A (ja) | 1994-07-22 |
Family
ID=8210621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5141573A Pending JPH06204482A (ja) | 1992-05-21 | 1993-05-20 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5347155A (ja) |
| JP (1) | JPH06204482A (ja) |
| KR (1) | KR100298106B1 (ja) |
| CN (1) | CN1034453C (ja) |
| CA (1) | CA2096479A1 (ja) |
| TW (1) | TW218424B (ja) |
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| JP2010118419A (ja) * | 2008-11-12 | 2010-05-27 | Sharp Corp | 半導体装置 |
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| JP2019021761A (ja) * | 2017-07-18 | 2019-02-07 | 株式会社 日立パワーデバイス | 半導体装置およびその製造方法 |
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| US6242787B1 (en) | 1995-11-15 | 2001-06-05 | Denso Corporation | Semiconductor device and manufacturing method thereof |
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1992
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-
1993
- 1993-05-17 KR KR1019930008381A patent/KR100298106B1/ko not_active IP Right Cessation
- 1993-05-18 CN CN93106015A patent/CN1034453C/zh not_active Expired - Fee Related
- 1993-05-18 CA CA002096479A patent/CA2096479A1/en not_active Abandoned
- 1993-05-20 US US08/065,084 patent/US5347155A/en not_active Expired - Fee Related
- 1993-05-20 JP JP5141573A patent/JPH06204482A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5347155A (en) | 1994-09-13 |
| KR100298106B1 (ko) | 2001-10-24 |
| CA2096479A1 (en) | 1993-11-22 |
| TW218424B (ja) | 1994-01-01 |
| CN1034453C (zh) | 1997-04-02 |
| CN1085690A (zh) | 1994-04-20 |
| KR930024191A (ko) | 1993-12-22 |
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