JPH06152937A - 印刷装置 - Google Patents
印刷装置Info
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- JPH06152937A JPH06152937A JP4291496A JP29149692A JPH06152937A JP H06152937 A JPH06152937 A JP H06152937A JP 4291496 A JP4291496 A JP 4291496A JP 29149692 A JP29149692 A JP 29149692A JP H06152937 A JPH06152937 A JP H06152937A
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- 238000000034 method Methods 0.000 claims description 2
- 238000005070 sampling Methods 0.000 claims 4
- 230000007246 mechanism Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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Abstract
(57)【要約】
【構成】 パラレルビットイメージデータをシリアルビ
デオ信号に変換する際、注目画素の前後画素のビットの
状態により、注目画素のビットの状態を決定する手段
と、縮小率を順次加算していく手段と、加算結果からの
キャリー信号により、次段画素に対して1クロック挿入
するか、通常のままにするかを判断する周波数判断手段
と、キャリー信号により、前記ビット決定手段を出力す
るか、注目画素をそのまま出力するかを選択する次段画
素選択手段とを設ける。 【効果】 ビデオ転送時にリアルタイムで縮小していく
為、縮小処理は不要となり、縮小イメージを格納するメ
モリも不要となり、コストダウンにつながる。又印字品
位の向上につながる。
デオ信号に変換する際、注目画素の前後画素のビットの
状態により、注目画素のビットの状態を決定する手段
と、縮小率を順次加算していく手段と、加算結果からの
キャリー信号により、次段画素に対して1クロック挿入
するか、通常のままにするかを判断する周波数判断手段
と、キャリー信号により、前記ビット決定手段を出力す
るか、注目画素をそのまま出力するかを選択する次段画
素選択手段とを設ける。 【効果】 ビデオ転送時にリアルタイムで縮小していく
為、縮小処理は不要となり、縮小イメージを格納するメ
モリも不要となり、コストダウンにつながる。又印字品
位の向上につながる。
Description
【0001】
【産業上の利用分野】本発明は印刷装置に関するもので
ある。
ある。
【0002】
【従来の技術】従来、ホストコンピュータ等から送られ
てくる文字情報を内部のメモリにビットイメージとして
展開し、しかる後、このビットイメージを読み出して出
力するプリンタでは、縮小印刷がある場合、メモリ内に
縮小したビットイメージを展開し直して出力しなければ
ならない。
てくる文字情報を内部のメモリにビットイメージとして
展開し、しかる後、このビットイメージを読み出して出
力するプリンタでは、縮小印刷がある場合、メモリ内に
縮小したビットイメージを展開し直して出力しなければ
ならない。
【0003】
【発明が解決しようとする課題】しかしながら、上記従
来例では、メモリ内に縮小する、元のビットイメージと
縮小したビットイメージのメモリが必要となり、又縮小
する為の処理時間が必要となる。
来例では、メモリ内に縮小する、元のビットイメージと
縮小したビットイメージのメモリが必要となり、又縮小
する為の処理時間が必要となる。
【0004】又ビットイメージを縮小する際、単純に一
画素間引きくといった処理を行なうと、印字品位が悪く
なるという欠点が生じる。
画素間引きくといった処理を行なうと、印字品位が悪く
なるという欠点が生じる。
【0005】
【課題を解決するための手段及び作用】本発明によれ
ば、展開されたビットイメージデータを出力する際、縮
小される注目画素の隣接する2画素を参照し、縮小され
る注目画素が白で、隣接する2画素が共に黒の場合は、
白を優先し、隣接する2画素が共に黒でない場合は、縮
小される注目画素と、隣接する画素との論理和をとる機
構を設けることにより、印字品位の向上を計れると共
に、メモリ内に縮小後のビットイメージデータの格納、
及び縮小処理を不要としたものである。
ば、展開されたビットイメージデータを出力する際、縮
小される注目画素の隣接する2画素を参照し、縮小され
る注目画素が白で、隣接する2画素が共に黒の場合は、
白を優先し、隣接する2画素が共に黒でない場合は、縮
小される注目画素と、隣接する画素との論理和をとる機
構を設けることにより、印字品位の向上を計れると共
に、メモリ内に縮小後のビットイメージデータの格納、
及び縮小処理を不要としたものである。
【0006】
【実施例】図1は、本発明の一実施例である、印刷装置
のイメージデータ縮小部のブロック図である。1は縮小
率をCPU(中央演算ユニット、図示しない)のデータ
バス12より設定するレジスタであり、レジスタ1の出
力24は加算器2へ入力される。レジスタ3は加算器2
の出力結果22がビデオクロック信号15によりラッチ
される。又レジスタ3の出力23は加算器2の入力とな
り、出力23はCPUからの命令によるクリア信号27
により値0にクリアされる。加算器2はレジスタ1で設
定された値とビデオクロック15でラッチされたレジス
タ3の値を加算し、キャリー信号25となる。
のイメージデータ縮小部のブロック図である。1は縮小
率をCPU(中央演算ユニット、図示しない)のデータ
バス12より設定するレジスタであり、レジスタ1の出
力24は加算器2へ入力される。レジスタ3は加算器2
の出力結果22がビデオクロック信号15によりラッチ
される。又レジスタ3の出力23は加算器2の入力とな
り、出力23はCPUからの命令によるクリア信号27
により値0にクリアされる。加算器2はレジスタ1で設
定された値とビデオクロック15でラッチされたレジス
タ3の値を加算し、キャリー信号25となる。
【0007】又16は基本ビデオクロック13の2倍の
周波数のクロックであり、インバーター4で反転された
クロックの立上りでキャリー信号25はフリップフロッ
プ5でサンプリングされる。フリップフロップのQ出力
17は2倍基本ビデオクロック16とAND回路8にて
論理積がとられ、/Q出力14は基本ビデオクロック1
3とAND回路7にて論理積がとられる。AND回路7
の出力20と、AND回路8の出力18はOR回路9に
て論理和がとられ、その出力15はビデオクロックでレ
ジスタ3のラッチクロック、パラレル−シリアル変換器
(PS変換器)10のクロックとなる。フリップフロッ
プ5の出力17は基本ビデオクロック13をインバータ
37で反転したクロックの立上りにてフリップフロップ
6でサンプリングされる。図2は、P/S変換器10の
詳細なブロック図である。図において、S1、S2はセ
レクタであり、ロード信号36にて、イメージデータバ
ス21が選択される。フリップフロップF1、F2は前
記セレクタの出力をビデオクロック15にてラッチす
る。セレクタS1、F1にて、1ビットのラッチ及びシ
フトレジスタを構成し、ビットイメージバス21のビッ
ト数の数、セレクタ、フリップフロップが存在すること
になる。ロード信号36にて、ビットイメージバス21
がセレクトされる以外の時は、前段のフリップフロップ
の出力が次段のフリップフロップの入力となり、ビデオ
クロック15にて、ラッチされる、つまりシフトレジス
タとなる。フリップフロップF1の出力シリアル信号2
9はフリップフロップFF1の入力となり、又OR回路
103、インバータ102の入力となる。セレクタS1
の出力101はNAND回路104の入力となる。フリ
ップフロップFF1の出力はOR回路103、NAND
回路104の入力となり、OR回路103、NAND回
路104の出力はAND回路105の入力となる。AN
D回路105の出力31は縮小ビデオ信号31となる。
フリップフロップ6の出力28に2セレクタ33の入
力、シリアル信号29と縮小ビデオ信号31が選択さ
れ、セレクタ33の出力34はフリップフロップ35に
て基本ビデオクロック13の立上りにてラッチされ、ビ
デオ信号19となって印字部へ出力される。
周波数のクロックであり、インバーター4で反転された
クロックの立上りでキャリー信号25はフリップフロッ
プ5でサンプリングされる。フリップフロップのQ出力
17は2倍基本ビデオクロック16とAND回路8にて
論理積がとられ、/Q出力14は基本ビデオクロック1
3とAND回路7にて論理積がとられる。AND回路7
の出力20と、AND回路8の出力18はOR回路9に
て論理和がとられ、その出力15はビデオクロックでレ
ジスタ3のラッチクロック、パラレル−シリアル変換器
(PS変換器)10のクロックとなる。フリップフロッ
プ5の出力17は基本ビデオクロック13をインバータ
37で反転したクロックの立上りにてフリップフロップ
6でサンプリングされる。図2は、P/S変換器10の
詳細なブロック図である。図において、S1、S2はセ
レクタであり、ロード信号36にて、イメージデータバ
ス21が選択される。フリップフロップF1、F2は前
記セレクタの出力をビデオクロック15にてラッチす
る。セレクタS1、F1にて、1ビットのラッチ及びシ
フトレジスタを構成し、ビットイメージバス21のビッ
ト数の数、セレクタ、フリップフロップが存在すること
になる。ロード信号36にて、ビットイメージバス21
がセレクトされる以外の時は、前段のフリップフロップ
の出力が次段のフリップフロップの入力となり、ビデオ
クロック15にて、ラッチされる、つまりシフトレジス
タとなる。フリップフロップF1の出力シリアル信号2
9はフリップフロップFF1の入力となり、又OR回路
103、インバータ102の入力となる。セレクタS1
の出力101はNAND回路104の入力となる。フリ
ップフロップFF1の出力はOR回路103、NAND
回路104の入力となり、OR回路103、NAND回
路104の出力はAND回路105の入力となる。AN
D回路105の出力31は縮小ビデオ信号31となる。
フリップフロップ6の出力28に2セレクタ33の入
力、シリアル信号29と縮小ビデオ信号31が選択さ
れ、セレクタ33の出力34はフリップフロップ35に
て基本ビデオクロック13の立上りにてラッチされ、ビ
デオ信号19となって印字部へ出力される。
【0008】次に動作説明を図1,図2,図3,図4,
図5を参照し説明する。
図5を参照し説明する。
【0009】図3は本実施例を説明するタイミングチャ
ートであり、図4はビットイメージデータを示す図であ
る。
ートであり、図4はビットイメージデータを示す図であ
る。
【0010】CPUはまずレジスタ3の内容を0クリア
する為、クリア信号27を出力しレジスタ3を“0”ク
リアする。次にCPUはレジスタ1にデータバス12を
通じて、縮小率をセットする。ここで設定するデータの
形式は固定小数点の形であり、図5に示す。ここで縮小
率1.25とすると、図5(b)が設定される。加算器
2においては、レジスタ1.3の値が加算され、ここで
は0.75+0=0.75となる(ステップS0)。初
期状態においては、フリップフロップ5、及び6はリセ
ット状態にあり、フリップフロップ5の出力17は
“L”でAND回路8は閉じ、出力17は“H”とな
り、フリップフロップ6の出力28は“L”であり、セ
レクタ28においては、P/S変換器10の出力29が
選択される(ステップS0)。印字可能となると、基本
ビデオクロック13、及び2倍基本ビデオクロック16
が出力され、フリップフロップ5の出力14が“H”で
あるため、AND回路7の出力20は“H”となり、O
R回路9の出力ビデオクロック15の出力が“H”とな
り、又この時ロード信号36が出力され、図2のセレク
タS1,S2はビットイメージバス21を選択しP/S
変換器10にイメージメモリからのデータバス21から
転送すべきデータがとりこまれる(ステップS1)。又
この時、加算器2の出力22の値がレジスタ3にラッチ
され、加算器2においては0.75+0.75=1+
0.5となりキャリー信号25が“L”となり出力され
る。2倍基本ビデオクロック16はインバーター4にて
反転され、フリップフロップ5においては、前記キャリ
ー信号25の“L”をサンプリングする(ステップS
2)。この時キャリー信号25は“L”である為、フリ
ップフロップ5の状態は変化しない。基本ビデオクロッ
ク13はインバータ37で反転され、フリップフロップ
5の出力17をサンプリングするが、フリップフロップ
5の出力17は“L”である為、フリップフロップ6の
状態は変化せず出力28は“L”のままである。ステッ
プS4においては、フリップフロップの6の出力28は
“L”である為、セレクタ33においては、シリアル信
号29が選択されており、フリップフロップ35におい
て、シリアル信号29がラッチされ、ビデオ信号19と
なって出力される。順次、加算器2の出力の値がレジス
タ3にラッチされ、キャリー信号25が、フリップフロ
ップ5においてサンプリングされていく。ステップ5に
おいて加算結果が、0+0.75=0.75となり、キ
ャリー信号25がレベル“H”となる、2倍基本ビデオ
クロック16立上りにてフリップフロップ5において、
前記キャリー信号25のレベル“H”がサンプリングさ
れ、フリップフロップ5の出力はレベル“H”に出力1
4はレベル“L”となる(ステップS6)。又同時にA
ND回路7が閉じることにより、その出力20はレベル
“L”となる。ステップS7において2倍基本ビデオク
ロック16のレベル“H”をつけてAND回路8の出力
18は“H”となりOR回路9の出力15も“H”とな
る。又この時基本ビデオクロック13の立下りにて、前
記フリップフロップ5の出力17のレベル“H”がフリ
ップフロップ6にてサンプリングされ、その出力28は
“H”となり、セレクタ33において、縮小ビデオ信号
31が選択されることになる。この時、セレクタS1の
出力はフリップフロップF2の出力である為、図4にお
けるビット5のデータレベル“H”であり、フリップフ
ロップF1の出力はビット4のデータレベル“L”であ
り、フリップフロップFF1の出力はビット3のデータ
レベル“H”である。NAND回路104では入力信号
が全てレベル“H”となっている為その出力はレベル
“L”となり、AND回路105の出力縮小ビデオ信号
はレベル“L”となっている(図4(b)ビット位置3
a)。ステップS8では、2倍基本ビデオクロック16
の立下りにて、フリップフロップ5において、キャリ信
号25のレベル“L”がサンプリングされ、その出力1
7はレベル“L”に、又出力14はレベル“H”とな
り、AND回路8の出力18はレベル“L”となる。次
にステップS9では、基本ビデオクロック13の立上り
にて、セレクタ33にて選択された縮小ビデオ信号31
がフリップフロップ35にてラッチされビデオ信号19
として出力される。ステップS10においては基本ビデ
オクロック13の立下りにてフリップフロップ5の出力
17のレベル“L”がフリップフロップ6にてサンプリ
ングされその出力28はレベル“L”となり、セレクタ
33はP/S変換器10の出力シリアル信号29を選択
する。以下同様の事が行なわれていくが、ステップS1
1においては、フリップフロップFF1には、図4
(a)のビット11のレベル“L”が、又フリップフロ
ップF1には、ビット12のレベル“H”がラッチされ
ており、NAND回路104の出力はレベル“H”に、
又OR回路103の出力もレベル“H”となり、AND
回路105の出力31はレベル“H”となり、ステップ
12において、レベル“H”がビデオ信号19となり出
力されていく。
する為、クリア信号27を出力しレジスタ3を“0”ク
リアする。次にCPUはレジスタ1にデータバス12を
通じて、縮小率をセットする。ここで設定するデータの
形式は固定小数点の形であり、図5に示す。ここで縮小
率1.25とすると、図5(b)が設定される。加算器
2においては、レジスタ1.3の値が加算され、ここで
は0.75+0=0.75となる(ステップS0)。初
期状態においては、フリップフロップ5、及び6はリセ
ット状態にあり、フリップフロップ5の出力17は
“L”でAND回路8は閉じ、出力17は“H”とな
り、フリップフロップ6の出力28は“L”であり、セ
レクタ28においては、P/S変換器10の出力29が
選択される(ステップS0)。印字可能となると、基本
ビデオクロック13、及び2倍基本ビデオクロック16
が出力され、フリップフロップ5の出力14が“H”で
あるため、AND回路7の出力20は“H”となり、O
R回路9の出力ビデオクロック15の出力が“H”とな
り、又この時ロード信号36が出力され、図2のセレク
タS1,S2はビットイメージバス21を選択しP/S
変換器10にイメージメモリからのデータバス21から
転送すべきデータがとりこまれる(ステップS1)。又
この時、加算器2の出力22の値がレジスタ3にラッチ
され、加算器2においては0.75+0.75=1+
0.5となりキャリー信号25が“L”となり出力され
る。2倍基本ビデオクロック16はインバーター4にて
反転され、フリップフロップ5においては、前記キャリ
ー信号25の“L”をサンプリングする(ステップS
2)。この時キャリー信号25は“L”である為、フリ
ップフロップ5の状態は変化しない。基本ビデオクロッ
ク13はインバータ37で反転され、フリップフロップ
5の出力17をサンプリングするが、フリップフロップ
5の出力17は“L”である為、フリップフロップ6の
状態は変化せず出力28は“L”のままである。ステッ
プS4においては、フリップフロップの6の出力28は
“L”である為、セレクタ33においては、シリアル信
号29が選択されており、フリップフロップ35におい
て、シリアル信号29がラッチされ、ビデオ信号19と
なって出力される。順次、加算器2の出力の値がレジス
タ3にラッチされ、キャリー信号25が、フリップフロ
ップ5においてサンプリングされていく。ステップ5に
おいて加算結果が、0+0.75=0.75となり、キ
ャリー信号25がレベル“H”となる、2倍基本ビデオ
クロック16立上りにてフリップフロップ5において、
前記キャリー信号25のレベル“H”がサンプリングさ
れ、フリップフロップ5の出力はレベル“H”に出力1
4はレベル“L”となる(ステップS6)。又同時にA
ND回路7が閉じることにより、その出力20はレベル
“L”となる。ステップS7において2倍基本ビデオク
ロック16のレベル“H”をつけてAND回路8の出力
18は“H”となりOR回路9の出力15も“H”とな
る。又この時基本ビデオクロック13の立下りにて、前
記フリップフロップ5の出力17のレベル“H”がフリ
ップフロップ6にてサンプリングされ、その出力28は
“H”となり、セレクタ33において、縮小ビデオ信号
31が選択されることになる。この時、セレクタS1の
出力はフリップフロップF2の出力である為、図4にお
けるビット5のデータレベル“H”であり、フリップフ
ロップF1の出力はビット4のデータレベル“L”であ
り、フリップフロップFF1の出力はビット3のデータ
レベル“H”である。NAND回路104では入力信号
が全てレベル“H”となっている為その出力はレベル
“L”となり、AND回路105の出力縮小ビデオ信号
はレベル“L”となっている(図4(b)ビット位置3
a)。ステップS8では、2倍基本ビデオクロック16
の立下りにて、フリップフロップ5において、キャリ信
号25のレベル“L”がサンプリングされ、その出力1
7はレベル“L”に、又出力14はレベル“H”とな
り、AND回路8の出力18はレベル“L”となる。次
にステップS9では、基本ビデオクロック13の立上り
にて、セレクタ33にて選択された縮小ビデオ信号31
がフリップフロップ35にてラッチされビデオ信号19
として出力される。ステップS10においては基本ビデ
オクロック13の立下りにてフリップフロップ5の出力
17のレベル“L”がフリップフロップ6にてサンプリ
ングされその出力28はレベル“L”となり、セレクタ
33はP/S変換器10の出力シリアル信号29を選択
する。以下同様の事が行なわれていくが、ステップS1
1においては、フリップフロップFF1には、図4
(a)のビット11のレベル“L”が、又フリップフロ
ップF1には、ビット12のレベル“H”がラッチされ
ており、NAND回路104の出力はレベル“H”に、
又OR回路103の出力もレベル“H”となり、AND
回路105の出力31はレベル“H”となり、ステップ
12において、レベル“H”がビデオ信号19となり出
力されていく。
【0011】図4においては、(a)がビットイメージ
データであり、(b)が本実施例において縮小されたビ
ットイメージデータを示し、(c)が論理和処理のみに
おける縮小されたビットイメージデータを示す。
データであり、(b)が本実施例において縮小されたビ
ットイメージデータを示し、(c)が論理和処理のみに
おける縮小されたビットイメージデータを示す。
【0012】縮小する際、注目画素の隣接する左右の両
画素のデータを参照するように説明したが、隣接する上
下の画素のデータをも参照しても良いことはいうまでも
ない。
画素のデータを参照するように説明したが、隣接する上
下の画素のデータをも参照しても良いことはいうまでも
ない。
【0013】又、縮小する際、注目画素と隣接する画素
の論理和をとる手段と、注目画素の隣接する両画素のデ
ータを参照する手段とをパネル又は、ホストコンピュー
ターからの指示により、選択できるようにすることも可
能である。
の論理和をとる手段と、注目画素の隣接する両画素のデ
ータを参照する手段とをパネル又は、ホストコンピュー
ターからの指示により、選択できるようにすることも可
能である。
【0014】
【発明の効果】以上説明したように、ビットマップメモ
リに展開されたビットイメージデータを縮小しながらビ
デオ信号として送出する為、メモリ内に縮小後のビット
イメージを格納する必要がなく、又縮小処理を不要とす
る為、処理速度の向上につながる。
リに展開されたビットイメージデータを縮小しながらビ
デオ信号として送出する為、メモリ内に縮小後のビット
イメージを格納する必要がなく、又縮小処理を不要とす
る為、処理速度の向上につながる。
【0015】縮小時に、一画素単純に間引くといった処
理ではなく、注目画素の周囲の画素のビットの状態によ
り、注目画素を“1”又は“0”にすることにより、黒
のドット又は白のドット抜けを防止し、印字品位が高く
なる効果がある。
理ではなく、注目画素の周囲の画素のビットの状態によ
り、注目画素を“1”又は“0”にすることにより、黒
のドット又は白のドット抜けを防止し、印字品位が高く
なる効果がある。
【図1】本発明の一実施例のブロック図
【図2】本発明の一実施例ブロック図中、P/S変換器
の詳細な図
の詳細な図
【図3】ビデオ転送時のタイミングチャート
【図4】ビットマップメモリから転送されるビットイメ
ージデータ、OR処理のみのビデオ信号、本実施例の処
理によるビデオ信号を示す図
ージデータ、OR処理のみのビデオ信号、本実施例の処
理によるビデオ信号を示す図
【図5】縮小率設定時の値を示す図である
1 縮小率設定レジスタ 2 加算器 3 加算結果格納レジスタ 5,6,35 フリップフロップ 7,8 AND回路 9OR回路 10 P/S変換器 13 基本ビデオクロック 16 2倍基本ビデオクロック 33 セレクタ 19 ビデオ信号 25 キャリー信号 F1,FF1 フリップフロップ 104 NAND回路 103 OR回路 105 AND回路
Claims (2)
- 【請求項1】 縮小率を設定する縮小率設定手段と、 縮小率を順次加算していく加算手段と、 加算結果を格納する加算結果格納手段と、 ビデオクロックにより、前記加算手段からのキャリー信
号をサンプリングするサンプリング手段と、 前記サンプリング手段の結果から、前段の画素から次段
の画素データのビデオクロックを通常にするか、1クロ
ック挿入するかを判断する周波数判断手段と、 次段の画素データの前後の画素データの状態により、次
段の画素データを決定する次段画素データ決定手段と、 前記サンプリング手段の結果から、次段の画素データは
そのままにするか又は、前記次段画素データ決定手段と
を選択する、次段画素選択手段とを設けたことを特徴と
する印刷装置。 - 【請求項2】 縮小される注目画素の隣接する2画素を
参照し、縮小される注目画素が白で、隣接する2画素が
共に黒の場合は、白を優先し、隣接する2画素が共に黒
でない場合は、縮小される注目画素と、隣接する画素と
の論理和をとることを特徴とする画像縮小方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4291496A JPH06152937A (ja) | 1992-10-29 | 1992-10-29 | 印刷装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4291496A JPH06152937A (ja) | 1992-10-29 | 1992-10-29 | 印刷装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06152937A true JPH06152937A (ja) | 1994-05-31 |
Family
ID=17769631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4291496A Pending JPH06152937A (ja) | 1992-10-29 | 1992-10-29 | 印刷装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06152937A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014144554A (ja) * | 2013-01-28 | 2014-08-14 | Toshiba Tec Corp | 画像形成装置及び画像形成方法 |
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1992
- 1992-10-29 JP JP4291496A patent/JPH06152937A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2014144554A (ja) * | 2013-01-28 | 2014-08-14 | Toshiba Tec Corp | 画像形成装置及び画像形成方法 |
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