JPH06152937A - 印刷装置 - Google Patents
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- JPH06152937A JPH06152937A JP4291496A JP29149692A JPH06152937A JP H06152937 A JPH06152937 A JP H06152937A JP 4291496 A JP4291496 A JP 4291496A JP 29149692 A JP29149692 A JP 29149692A JP H06152937 A JPH06152937 A JP H06152937A
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- 238000000034 method Methods 0.000 claims description 2
- 238000005070 sampling Methods 0.000 claims 4
- 230000007246 mechanism Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
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Abstract
(57)【要約】
【構成】 パラレルビットイメージデータをシリアルビ
デオ信号に変換する際、注目画素の前後画素のビットの
状態により、注目画素のビットの状態を決定する手段
と、縮小率を順次加算していく手段と、加算結果からの
キャリー信号により、次段画素に対して１クロック挿入
するか、通常のままにするかを判断する周波数判断手段
と、キャリー信号により、前記ビット決定手段を出力す
るか、注目画素をそのまま出力するかを選択する次段画
素選択手段とを設ける。 【効果】 ビデオ転送時にリアルタイムで縮小していく
為、縮小処理は不要となり、縮小イメージを格納するメ
モリも不要となり、コストダウンにつながる。又印字品
位の向上につながる。
デオ信号に変換する際、注目画素の前後画素のビットの
状態により、注目画素のビットの状態を決定する手段
と、縮小率を順次加算していく手段と、加算結果からの
キャリー信号により、次段画素に対して１クロック挿入
するか、通常のままにするかを判断する周波数判断手段
と、キャリー信号により、前記ビット決定手段を出力す
るか、注目画素をそのまま出力するかを選択する次段画
素選択手段とを設ける。 【効果】 ビデオ転送時にリアルタイムで縮小していく
為、縮小処理は不要となり、縮小イメージを格納するメ
モリも不要となり、コストダウンにつながる。又印字品
位の向上につながる。
Description
【０００１】
【産業上の利用分野】本発明は印刷装置に関するもので
ある。
ある。
【０００２】
【従来の技術】従来、ホストコンピュータ等から送られ
てくる文字情報を内部のメモリにビットイメージとして
展開し、しかる後、このビットイメージを読み出して出
力するプリンタでは、縮小印刷がある場合、メモリ内に
縮小したビットイメージを展開し直して出力しなければ
ならない。
てくる文字情報を内部のメモリにビットイメージとして
展開し、しかる後、このビットイメージを読み出して出
力するプリンタでは、縮小印刷がある場合、メモリ内に
縮小したビットイメージを展開し直して出力しなければ
ならない。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例では、メモリ内に縮小する、元のビットイメージと
縮小したビットイメージのメモリが必要となり、又縮小
する為の処理時間が必要となる。
来例では、メモリ内に縮小する、元のビットイメージと
縮小したビットイメージのメモリが必要となり、又縮小
する為の処理時間が必要となる。
【０００４】又ビットイメージを縮小する際、単純に一
画素間引きくといった処理を行なうと、印字品位が悪く
なるという欠点が生じる。
画素間引きくといった処理を行なうと、印字品位が悪く
なるという欠点が生じる。
【０００５】
【課題を解決するための手段及び作用】本発明によれ
ば、展開されたビットイメージデータを出力する際、縮
小される注目画素の隣接する２画素を参照し、縮小され
る注目画素が白で、隣接する２画素が共に黒の場合は、
白を優先し、隣接する２画素が共に黒でない場合は、縮
小される注目画素と、隣接する画素との論理和をとる機
構を設けることにより、印字品位の向上を計れると共
に、メモリ内に縮小後のビットイメージデータの格納、
及び縮小処理を不要としたものである。
ば、展開されたビットイメージデータを出力する際、縮
小される注目画素の隣接する２画素を参照し、縮小され
る注目画素が白で、隣接する２画素が共に黒の場合は、
白を優先し、隣接する２画素が共に黒でない場合は、縮
小される注目画素と、隣接する画素との論理和をとる機
構を設けることにより、印字品位の向上を計れると共
に、メモリ内に縮小後のビットイメージデータの格納、
及び縮小処理を不要としたものである。
【０００６】
【実施例】図１は、本発明の一実施例である、印刷装置
のイメージデータ縮小部のブロック図である。１は縮小
率をＣＰＵ（中央演算ユニット、図示しない）のデータ
バス１２より設定するレジスタであり、レジスタ１の出
力２４は加算器２へ入力される。レジスタ３は加算器２
の出力結果２２がビデオクロック信号１５によりラッチ
される。又レジスタ３の出力２３は加算器２の入力とな
り、出力２３はＣＰＵからの命令によるクリア信号２７
により値０にクリアされる。加算器２はレジスタ１で設
定された値とビデオクロック１５でラッチされたレジス
タ３の値を加算し、キャリー信号２５となる。
のイメージデータ縮小部のブロック図である。１は縮小
率をＣＰＵ（中央演算ユニット、図示しない）のデータ
バス１２より設定するレジスタであり、レジスタ１の出
力２４は加算器２へ入力される。レジスタ３は加算器２
の出力結果２２がビデオクロック信号１５によりラッチ
される。又レジスタ３の出力２３は加算器２の入力とな
り、出力２３はＣＰＵからの命令によるクリア信号２７
により値０にクリアされる。加算器２はレジスタ１で設
定された値とビデオクロック１５でラッチされたレジス
タ３の値を加算し、キャリー信号２５となる。
【０００７】又１６は基本ビデオクロック１３の２倍の
周波数のクロックであり、インバーター４で反転された
クロックの立上りでキャリー信号２５はフリップフロッ
プ５でサンプリングされる。フリップフロップのＱ出力
１７は２倍基本ビデオクロック１６とＡＮＤ回路８にて
論理積がとられ、／Ｑ出力１４は基本ビデオクロック１
３とＡＮＤ回路７にて論理積がとられる。ＡＮＤ回路７
の出力２０と、ＡＮＤ回路８の出力１８はＯＲ回路９に
て論理和がとられ、その出力１５はビデオクロックでレ
ジスタ３のラッチクロック、パラレル−シリアル変換器
（ＰＳ変換器）１０のクロックとなる。フリップフロッ
プ５の出力１７は基本ビデオクロック１３をインバータ
３７で反転したクロックの立上りにてフリップフロップ
６でサンプリングされる。図２は、Ｐ／Ｓ変換器１０の
詳細なブロック図である。図において、Ｓ１、Ｓ２はセ
レクタであり、ロード信号３６にて、イメージデータバ
ス２１が選択される。フリップフロップＦ１、Ｆ２は前
記セレクタの出力をビデオクロック１５にてラッチす
る。セレクタＳ１、Ｆ１にて、１ビットのラッチ及びシ
フトレジスタを構成し、ビットイメージバス２１のビッ
ト数の数、セレクタ、フリップフロップが存在すること
になる。ロード信号３６にて、ビットイメージバス２１
がセレクトされる以外の時は、前段のフリップフロップ
の出力が次段のフリップフロップの入力となり、ビデオ
クロック１５にて、ラッチされる、つまりシフトレジス
タとなる。フリップフロップＦ１の出力シリアル信号２
９はフリップフロップＦＦ１の入力となり、又ＯＲ回路
１０３、インバータ１０２の入力となる。セレクタＳ１
の出力１０１はＮＡＮＤ回路１０４の入力となる。フリ
ップフロップＦＦ１の出力はＯＲ回路１０３、ＮＡＮＤ
回路１０４の入力となり、ＯＲ回路１０３、ＮＡＮＤ回
路１０４の出力はＡＮＤ回路１０５の入力となる。ＡＮ
Ｄ回路１０５の出力３１は縮小ビデオ信号３１となる。
フリップフロップ６の出力２８に２セレクタ３３の入
力、シリアル信号２９と縮小ビデオ信号３１が選択さ
れ、セレクタ３３の出力３４はフリップフロップ３５に
て基本ビデオクロック１３の立上りにてラッチされ、ビ
デオ信号１９となって印字部へ出力される。
周波数のクロックであり、インバーター４で反転された
クロックの立上りでキャリー信号２５はフリップフロッ
プ５でサンプリングされる。フリップフロップのＱ出力
１７は２倍基本ビデオクロック１６とＡＮＤ回路８にて
論理積がとられ、／Ｑ出力１４は基本ビデオクロック１
３とＡＮＤ回路７にて論理積がとられる。ＡＮＤ回路７
の出力２０と、ＡＮＤ回路８の出力１８はＯＲ回路９に
て論理和がとられ、その出力１５はビデオクロックでレ
ジスタ３のラッチクロック、パラレル−シリアル変換器
（ＰＳ変換器）１０のクロックとなる。フリップフロッ
プ５の出力１７は基本ビデオクロック１３をインバータ
３７で反転したクロックの立上りにてフリップフロップ
６でサンプリングされる。図２は、Ｐ／Ｓ変換器１０の
詳細なブロック図である。図において、Ｓ１、Ｓ２はセ
レクタであり、ロード信号３６にて、イメージデータバ
ス２１が選択される。フリップフロップＦ１、Ｆ２は前
記セレクタの出力をビデオクロック１５にてラッチす
る。セレクタＳ１、Ｆ１にて、１ビットのラッチ及びシ
フトレジスタを構成し、ビットイメージバス２１のビッ
ト数の数、セレクタ、フリップフロップが存在すること
になる。ロード信号３６にて、ビットイメージバス２１
がセレクトされる以外の時は、前段のフリップフロップ
の出力が次段のフリップフロップの入力となり、ビデオ
クロック１５にて、ラッチされる、つまりシフトレジス
タとなる。フリップフロップＦ１の出力シリアル信号２
９はフリップフロップＦＦ１の入力となり、又ＯＲ回路
１０３、インバータ１０２の入力となる。セレクタＳ１
の出力１０１はＮＡＮＤ回路１０４の入力となる。フリ
ップフロップＦＦ１の出力はＯＲ回路１０３、ＮＡＮＤ
回路１０４の入力となり、ＯＲ回路１０３、ＮＡＮＤ回
路１０４の出力はＡＮＤ回路１０５の入力となる。ＡＮ
Ｄ回路１０５の出力３１は縮小ビデオ信号３１となる。
フリップフロップ６の出力２８に２セレクタ３３の入
力、シリアル信号２９と縮小ビデオ信号３１が選択さ
れ、セレクタ３３の出力３４はフリップフロップ３５に
て基本ビデオクロック１３の立上りにてラッチされ、ビ
デオ信号１９となって印字部へ出力される。
【０００８】次に動作説明を図１，図２，図３，図４，
図５を参照し説明する。
図５を参照し説明する。
【０００９】図３は本実施例を説明するタイミングチャ
ートであり、図４はビットイメージデータを示す図であ
る。
ートであり、図４はビットイメージデータを示す図であ
る。
【００１０】ＣＰＵはまずレジスタ３の内容を０クリア
する為、クリア信号２７を出力しレジスタ３を“０”ク
リアする。次にＣＰＵはレジスタ１にデータバス１２を
通じて、縮小率をセットする。ここで設定するデータの
形式は固定小数点の形であり、図５に示す。ここで縮小
率１．２５とすると、図５（ｂ）が設定される。加算器
２においては、レジスタ１．３の値が加算され、ここで
は０．７５＋０＝０．７５となる（ステップＳ０）。初
期状態においては、フリップフロップ５、及び６はリセ
ット状態にあり、フリップフロップ５の出力１７は
“Ｌ”でＡＮＤ回路８は閉じ、出力１７は“Ｈ”とな
り、フリップフロップ６の出力２８は“Ｌ”であり、セ
レクタ２８においては、Ｐ／Ｓ変換器１０の出力２９が
選択される（ステップＳ０）。印字可能となると、基本
ビデオクロック１３、及び２倍基本ビデオクロック１６
が出力され、フリップフロップ５の出力１４が“Ｈ”で
あるため、ＡＮＤ回路７の出力２０は“Ｈ”となり、Ｏ
Ｒ回路９の出力ビデオクロック１５の出力が“Ｈ”とな
り、又この時ロード信号３６が出力され、図２のセレク
タＳ１，Ｓ２はビットイメージバス２１を選択しＰ／Ｓ
変換器１０にイメージメモリからのデータバス２１から
転送すべきデータがとりこまれる（ステップＳ１）。又
この時、加算器２の出力２２の値がレジスタ３にラッチ
され、加算器２においては０．７５＋０．７５＝１＋
０．５となりキャリー信号２５が“Ｌ”となり出力され
る。２倍基本ビデオクロック１６はインバーター４にて
反転され、フリップフロップ５においては、前記キャリ
ー信号２５の“Ｌ”をサンプリングする（ステップＳ
２）。この時キャリー信号２５は“Ｌ”である為、フリ
ップフロップ５の状態は変化しない。基本ビデオクロッ
ク１３はインバータ３７で反転され、フリップフロップ
５の出力１７をサンプリングするが、フリップフロップ
５の出力１７は“Ｌ”である為、フリップフロップ６の
状態は変化せず出力２８は“Ｌ”のままである。ステッ
プＳ４においては、フリップフロップの６の出力２８は
“Ｌ”である為、セレクタ３３においては、シリアル信
号２９が選択されており、フリップフロップ３５におい
て、シリアル信号２９がラッチされ、ビデオ信号１９と
なって出力される。順次、加算器２の出力の値がレジス
タ３にラッチされ、キャリー信号２５が、フリップフロ
ップ５においてサンプリングされていく。ステップ５に
おいて加算結果が、０＋０．７５＝０．７５となり、キ
ャリー信号２５がレベル“Ｈ”となる、２倍基本ビデオ
クロック１６立上りにてフリップフロップ５において、
前記キャリー信号２５のレベル“Ｈ”がサンプリングさ
れ、フリップフロップ５の出力はレベル“Ｈ”に出力１
４はレベル“Ｌ”となる（ステップＳ６）。又同時にＡ
ＮＤ回路７が閉じることにより、その出力２０はレベル
“Ｌ”となる。ステップＳ７において２倍基本ビデオク
ロック１６のレベル“Ｈ”をつけてＡＮＤ回路８の出力
１８は“Ｈ”となりＯＲ回路９の出力１５も“Ｈ”とな
る。又この時基本ビデオクロック１３の立下りにて、前
記フリップフロップ５の出力１７のレベル“Ｈ”がフリ
ップフロップ６にてサンプリングされ、その出力２８は
“Ｈ”となり、セレクタ３３において、縮小ビデオ信号
３１が選択されることになる。この時、セレクタＳ１の
出力はフリップフロップＦ２の出力である為、図４にお
けるビット５のデータレベル“Ｈ”であり、フリップフ
ロップＦ１の出力はビット４のデータレベル“Ｌ”であ
り、フリップフロップＦＦ１の出力はビット３のデータ
レベル“Ｈ”である。ＮＡＮＤ回路１０４では入力信号
が全てレベル“Ｈ”となっている為その出力はレベル
“Ｌ”となり、ＡＮＤ回路１０５の出力縮小ビデオ信号
はレベル“Ｌ”となっている（図４（ｂ）ビット位置３
ａ）。ステップＳ８では、２倍基本ビデオクロック１６
の立下りにて、フリップフロップ５において、キャリ信
号２５のレベル“Ｌ”がサンプリングされ、その出力１
７はレベル“Ｌ”に、又出力１４はレベル“Ｈ”とな
り、ＡＮＤ回路８の出力１８はレベル“Ｌ”となる。次
にステップＳ９では、基本ビデオクロック１３の立上り
にて、セレクタ３３にて選択された縮小ビデオ信号３１
がフリップフロップ３５にてラッチされビデオ信号１９
として出力される。ステップＳ１０においては基本ビデ
オクロック１３の立下りにてフリップフロップ５の出力
１７のレベル“Ｌ”がフリップフロップ６にてサンプリ
ングされその出力２８はレベル“Ｌ”となり、セレクタ
３３はＰ／Ｓ変換器１０の出力シリアル信号２９を選択
する。以下同様の事が行なわれていくが、ステップＳ１
１においては、フリップフロップＦＦ１には、図４
（ａ）のビット１１のレベル“Ｌ”が、又フリップフロ
ップＦ１には、ビット１２のレベル“Ｈ”がラッチされ
ており、ＮＡＮＤ回路１０４の出力はレベル“Ｈ”に、
又ＯＲ回路１０３の出力もレベル“Ｈ”となり、ＡＮＤ
回路１０５の出力３１はレベル“Ｈ”となり、ステップ
１２において、レベル“Ｈ”がビデオ信号１９となり出
力されていく。
する為、クリア信号２７を出力しレジスタ３を“０”ク
リアする。次にＣＰＵはレジスタ１にデータバス１２を
通じて、縮小率をセットする。ここで設定するデータの
形式は固定小数点の形であり、図５に示す。ここで縮小
率１．２５とすると、図５（ｂ）が設定される。加算器
２においては、レジスタ１．３の値が加算され、ここで
は０．７５＋０＝０．７５となる（ステップＳ０）。初
期状態においては、フリップフロップ５、及び６はリセ
ット状態にあり、フリップフロップ５の出力１７は
“Ｌ”でＡＮＤ回路８は閉じ、出力１７は“Ｈ”とな
り、フリップフロップ６の出力２８は“Ｌ”であり、セ
レクタ２８においては、Ｐ／Ｓ変換器１０の出力２９が
選択される（ステップＳ０）。印字可能となると、基本
ビデオクロック１３、及び２倍基本ビデオクロック１６
が出力され、フリップフロップ５の出力１４が“Ｈ”で
あるため、ＡＮＤ回路７の出力２０は“Ｈ”となり、Ｏ
Ｒ回路９の出力ビデオクロック１５の出力が“Ｈ”とな
り、又この時ロード信号３６が出力され、図２のセレク
タＳ１，Ｓ２はビットイメージバス２１を選択しＰ／Ｓ
変換器１０にイメージメモリからのデータバス２１から
転送すべきデータがとりこまれる（ステップＳ１）。又
この時、加算器２の出力２２の値がレジスタ３にラッチ
され、加算器２においては０．７５＋０．７５＝１＋
０．５となりキャリー信号２５が“Ｌ”となり出力され
る。２倍基本ビデオクロック１６はインバーター４にて
反転され、フリップフロップ５においては、前記キャリ
ー信号２５の“Ｌ”をサンプリングする（ステップＳ
２）。この時キャリー信号２５は“Ｌ”である為、フリ
ップフロップ５の状態は変化しない。基本ビデオクロッ
ク１３はインバータ３７で反転され、フリップフロップ
５の出力１７をサンプリングするが、フリップフロップ
５の出力１７は“Ｌ”である為、フリップフロップ６の
状態は変化せず出力２８は“Ｌ”のままである。ステッ
プＳ４においては、フリップフロップの６の出力２８は
“Ｌ”である為、セレクタ３３においては、シリアル信
号２９が選択されており、フリップフロップ３５におい
て、シリアル信号２９がラッチされ、ビデオ信号１９と
なって出力される。順次、加算器２の出力の値がレジス
タ３にラッチされ、キャリー信号２５が、フリップフロ
ップ５においてサンプリングされていく。ステップ５に
おいて加算結果が、０＋０．７５＝０．７５となり、キ
ャリー信号２５がレベル“Ｈ”となる、２倍基本ビデオ
クロック１６立上りにてフリップフロップ５において、
前記キャリー信号２５のレベル“Ｈ”がサンプリングさ
れ、フリップフロップ５の出力はレベル“Ｈ”に出力１
４はレベル“Ｌ”となる（ステップＳ６）。又同時にＡ
ＮＤ回路７が閉じることにより、その出力２０はレベル
“Ｌ”となる。ステップＳ７において２倍基本ビデオク
ロック１６のレベル“Ｈ”をつけてＡＮＤ回路８の出力
１８は“Ｈ”となりＯＲ回路９の出力１５も“Ｈ”とな
る。又この時基本ビデオクロック１３の立下りにて、前
記フリップフロップ５の出力１７のレベル“Ｈ”がフリ
ップフロップ６にてサンプリングされ、その出力２８は
“Ｈ”となり、セレクタ３３において、縮小ビデオ信号
３１が選択されることになる。この時、セレクタＳ１の
出力はフリップフロップＦ２の出力である為、図４にお
けるビット５のデータレベル“Ｈ”であり、フリップフ
ロップＦ１の出力はビット４のデータレベル“Ｌ”であ
り、フリップフロップＦＦ１の出力はビット３のデータ
レベル“Ｈ”である。ＮＡＮＤ回路１０４では入力信号
が全てレベル“Ｈ”となっている為その出力はレベル
“Ｌ”となり、ＡＮＤ回路１０５の出力縮小ビデオ信号
はレベル“Ｌ”となっている（図４（ｂ）ビット位置３
ａ）。ステップＳ８では、２倍基本ビデオクロック１６
の立下りにて、フリップフロップ５において、キャリ信
号２５のレベル“Ｌ”がサンプリングされ、その出力１
７はレベル“Ｌ”に、又出力１４はレベル“Ｈ”とな
り、ＡＮＤ回路８の出力１８はレベル“Ｌ”となる。次
にステップＳ９では、基本ビデオクロック１３の立上り
にて、セレクタ３３にて選択された縮小ビデオ信号３１
がフリップフロップ３５にてラッチされビデオ信号１９
として出力される。ステップＳ１０においては基本ビデ
オクロック１３の立下りにてフリップフロップ５の出力
１７のレベル“Ｌ”がフリップフロップ６にてサンプリ
ングされその出力２８はレベル“Ｌ”となり、セレクタ
３３はＰ／Ｓ変換器１０の出力シリアル信号２９を選択
する。以下同様の事が行なわれていくが、ステップＳ１
１においては、フリップフロップＦＦ１には、図４
（ａ）のビット１１のレベル“Ｌ”が、又フリップフロ
ップＦ１には、ビット１２のレベル“Ｈ”がラッチされ
ており、ＮＡＮＤ回路１０４の出力はレベル“Ｈ”に、
又ＯＲ回路１０３の出力もレベル“Ｈ”となり、ＡＮＤ
回路１０５の出力３１はレベル“Ｈ”となり、ステップ
１２において、レベル“Ｈ”がビデオ信号１９となり出
力されていく。
【００１１】図４においては、（ａ）がビットイメージ
データであり、（ｂ）が本実施例において縮小されたビ
ットイメージデータを示し、（ｃ）が論理和処理のみに
おける縮小されたビットイメージデータを示す。
データであり、（ｂ）が本実施例において縮小されたビ
ットイメージデータを示し、（ｃ）が論理和処理のみに
おける縮小されたビットイメージデータを示す。
【００１２】縮小する際、注目画素の隣接する左右の両
画素のデータを参照するように説明したが、隣接する上
下の画素のデータをも参照しても良いことはいうまでも
ない。
画素のデータを参照するように説明したが、隣接する上
下の画素のデータをも参照しても良いことはいうまでも
ない。
【００１３】又、縮小する際、注目画素と隣接する画素
の論理和をとる手段と、注目画素の隣接する両画素のデ
ータを参照する手段とをパネル又は、ホストコンピュー
ターからの指示により、選択できるようにすることも可
能である。
の論理和をとる手段と、注目画素の隣接する両画素のデ
ータを参照する手段とをパネル又は、ホストコンピュー
ターからの指示により、選択できるようにすることも可
能である。
【００１４】
【発明の効果】以上説明したように、ビットマップメモ
リに展開されたビットイメージデータを縮小しながらビ
デオ信号として送出する為、メモリ内に縮小後のビット
イメージを格納する必要がなく、又縮小処理を不要とす
る為、処理速度の向上につながる。
リに展開されたビットイメージデータを縮小しながらビ
デオ信号として送出する為、メモリ内に縮小後のビット
イメージを格納する必要がなく、又縮小処理を不要とす
る為、処理速度の向上につながる。
【００１５】縮小時に、一画素単純に間引くといった処
理ではなく、注目画素の周囲の画素のビットの状態によ
り、注目画素を“１”又は“０”にすることにより、黒
のドット又は白のドット抜けを防止し、印字品位が高く
なる効果がある。
理ではなく、注目画素の周囲の画素のビットの状態によ
り、注目画素を“１”又は“０”にすることにより、黒
のドット又は白のドット抜けを防止し、印字品位が高く
なる効果がある。
【図１】本発明の一実施例のブロック図
【図２】本発明の一実施例ブロック図中、Ｐ／Ｓ変換器
の詳細な図
の詳細な図
【図３】ビデオ転送時のタイミングチャート
【図４】ビットマップメモリから転送されるビットイメ
ージデータ、ＯＲ処理のみのビデオ信号、本実施例の処
理によるビデオ信号を示す図
ージデータ、ＯＲ処理のみのビデオ信号、本実施例の処
理によるビデオ信号を示す図
【図５】縮小率設定時の値を示す図である
１ 縮小率設定レジスタ ２ 加算器 ３ 加算結果格納レジスタ ５，６，３５ フリップフロップ ７，８ ＡＮＤ回路 ９ＯＲ回路 １０ Ｐ／Ｓ変換器 １３ 基本ビデオクロック １６ ２倍基本ビデオクロック ３３ セレクタ １９ ビデオ信号 ２５ キャリー信号 Ｆ１，ＦＦ１ フリップフロップ １０４ ＮＡＮＤ回路 １０３ ＯＲ回路 １０５ ＡＮＤ回路
Claims (2)
- 【請求項１】 縮小率を設定する縮小率設定手段と、 縮小率を順次加算していく加算手段と、 加算結果を格納する加算結果格納手段と、 ビデオクロックにより、前記加算手段からのキャリー信
号をサンプリングするサンプリング手段と、 前記サンプリング手段の結果から、前段の画素から次段
の画素データのビデオクロックを通常にするか、１クロ
ック挿入するかを判断する周波数判断手段と、 次段の画素データの前後の画素データの状態により、次
段の画素データを決定する次段画素データ決定手段と、 前記サンプリング手段の結果から、次段の画素データは
そのままにするか又は、前記次段画素データ決定手段と
を選択する、次段画素選択手段とを設けたことを特徴と
する印刷装置。 - 【請求項２】 縮小される注目画素の隣接する２画素を
参照し、縮小される注目画素が白で、隣接する２画素が
共に黒の場合は、白を優先し、隣接する２画素が共に黒
でない場合は、縮小される注目画素と、隣接する画素と
の論理和をとることを特徴とする画像縮小方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4291496A JPH06152937A (ja) | 1992-10-29 | 1992-10-29 | 印刷装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4291496A JPH06152937A (ja) | 1992-10-29 | 1992-10-29 | 印刷装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152937A true JPH06152937A (ja) | 1994-05-31 |
Family
ID=17769631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4291496A Pending JPH06152937A (ja) | 1992-10-29 | 1992-10-29 | 印刷装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152937A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014144554A (ja) * | 2013-01-28 | 2014-08-14 | Toshiba Tec Corp | 画像形成装置及び画像形成方法 |
-
1992
- 1992-10-29 JP JP4291496A patent/JPH06152937A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014144554A (ja) * | 2013-01-28 | 2014-08-14 | Toshiba Tec Corp | 画像形成装置及び画像形成方法 |
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