JPH0574878A - Test method of wafer - Google Patents
Test method of waferInfo
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- JPH0574878A JPH0574878A JP3234197A JP23419791A JPH0574878A JP H0574878 A JPH0574878 A JP H0574878A JP 3234197 A JP3234197 A JP 3234197A JP 23419791 A JP23419791 A JP 23419791A JP H0574878 A JPH0574878 A JP H0574878A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はウェーハ内に作り込まれ
た半導体素子をウェーハプロービング装置を用いて、チ
ップごとにその機能及び特性を試験するウェーハの試験
方法に関し、特に不良と判定されたチップを再度試験す
る際のウェーハの試験方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer test method for testing the function and characteristics of each semiconductor chip formed in a wafer by using a wafer probing apparatus. The present invention relates to a wafer test method for retesting.
【０００２】[0002]
【従来の技術】不良品を対象として再度試験を行なう方
法は、組立を完了した個々の製品では、良品と不良品を
完全に分離できるため、特に問題なく行える。しかし、
ウェーハ段階の試験では、同一ウェーハ内に良品チップ
と不良チップが混在している為、ウェーハ内の全チップ
の試験が終了しても、良品チップと不良チップは混在し
たままで見分けが付かない。従って、ウェーハ内の良品
チップと不良チップを見分ける為に、不良チップには不
良マークを付ける。2. Description of the Related Art A method of retesting a defective product can be performed without any particular problem since the non-defective product and the defective product can be completely separated from each other for each assembled product. But,
In the test at the wafer stage, since good chips and defective chips are mixed in the same wafer, even if all chips in the wafer have been tested, good chips and defective chips remain mixed and cannot be distinguished. Therefore, in order to distinguish a good chip and a defective chip in the wafer, a defective mark is attached to the defective chip.
【０００３】この不良マークを付ける方法として、レー
ザーなどを用いて、不良チップを破壊し、その破壊跡を
不良マークとする方法と、インクを用いて、印を付ける
方法がある。破壊されたチップは二度とは使えない。
又、インクで印を付けた場合も、インクをきちんと除去
するには、専用の装置を必要とする為、従来、ウェーハ
段階での不良チップの再試験は行われていない。As a method of making this defective mark, there are a method of destroying a defective chip by using a laser and the like, and making a mark of the destruction into a defective mark, and a method of making a mark by using ink. A destroyed chip can never be used again.
Further, even when marking is made with ink, a dedicated device is required to properly remove the ink, so that retesting of defective chips at the wafer stage has not been performed conventionally.
【０００４】しかし、試験装置等に何らかの異常が発生
し、良品を不良と判定した場合、あるいは、製品スペッ
クが非常に厳しいため、規格に対しぎりぎりで不良品と
判定された場合等、第１回目の試験で不良と判定された
チップのみを対象とし再試験が必要となるケースが発生
する。However, the first time, for example, when some abnormality occurs in the test equipment and the good product is determined to be defective, or when the product specifications are very strict and the product is determined to be defective just within the specifications, the first time In some cases, retesting is required only for chips that have been determined to be defective in the test.
【０００５】しかしながら、不良マークを付けずに試験
を行ない、再度不良チップの試験を目的にウェーハ内の
チップを試験する場合は、そのウェーハ内の良品チップ
をも対象としてしまうため、全チップを再度試験し直す
方法がとられている。However, when a chip is tested in a wafer for the purpose of testing a defective chip again by carrying out a test without making a defective mark, all non-defective chips in the wafer are targeted, and all chips are re-tested. A way to retest is taken.
【０００６】[0006]
【発明が解決しようとする課題】このように従来のウェ
ーハの試験方法では、不良チップの再試験を行なう為に
は、１回目の試験で不良マークを付けずに試験を行なえ
ばよいが、２回目以降の試験では１回目で良品と判定さ
れたチップをも試験の対象としなければならない為、試
験時間も長くなり、非効率的な試験となってスループッ
トが低下するという欠点がある。As described above, in the conventional wafer testing method, in order to retest a defective chip, the first test may be performed without a defective mark. In the tests after the first time, the chips judged to be non-defective in the first time also have to be the target of the test, so that the test time becomes long and the test becomes inefficient, and the throughput is lowered.
【０００７】又、何らかの予期せぬ要因により、前回、
良品と判定されたチップが２回目以降の試験で不良と判
定された場合、不良マークが付いてしまい、本来、良品
であるチップが使えなくなってしまう場合もある。Also, due to some unexpected factors,
When a chip determined to be a non-defective product is determined to be defective in the second and subsequent tests, a defective mark may be attached, and the originally non-defective chip may not be usable.
【０００８】[0008]
【課題を解決するための手段】本発明のウェーハの試験
方法は、ウェーハ内に作り込まれた半導体素子の試験結
果をチップごとに記憶装置に記憶させ、不良と判定され
たチップのみを２回目以降の試験の対象とするものであ
る。According to the method of testing a wafer of the present invention, the test results of the semiconductor elements formed in the wafer are stored in a storage device for each chip, and only the chips judged to be defective are tested for the second time. It is the target of the subsequent tests.
【０００９】[0009]
【実施例】次に本発明について図面を参照して説明す
る。図１及び図２は本発明の一実施例を説明するための
工程図、図３は本実施例を説明するためのテストシステ
ムのブロック図である。試験を行なうウェーハ３はプロ
ービング装置２の内のウェーハステージ４に載せられ
る。そしてこのプロービング装置２には、制御装置７を
介して試験装置１とマーキング装置６及び記憶装置１３
とに接続されている。The present invention will be described below with reference to the drawings. 1 and 2 are process diagrams for explaining one embodiment of the present invention, and FIG. 3 is a block diagram of a test system for explaining this embodiment. The wafer 3 to be tested is placed on the wafer stage 4 in the probing apparatus 2. The probing device 2 is connected to the test device 1, the marking device 6 and the storage device 13 via the control device 7.
Connected to and.
【００１０】まず、１回目の試験は図１に示すように、
従来と同様にウェーハ３の全チップを対象に試験が行な
われる。この時、チップの試験の結果が不良であって
も、マーキング装置６による不良マーキングは行なわな
い。そして試験装置１による試験の結果は、試験装置用
インターフェイス１２を介して、制御装置７へ取り込ま
れ、同時にプロービング装置２からは、そのチップのア
ドレスがＸ−Ｙコーディネータ５により、プロービング
装置用インターフェイス９を介して取り込まれる。その
Ｘ−Ｙアドレスと試験結果をチップ対応で記憶装置用イ
ンターフェイス１１を介して記憶装置１３に書き込み、
プロービング装置２のウェーハステージ４が移動し、次
のチップが試験される。First, in the first test, as shown in FIG.
The test is performed on all the chips of the wafer 3 as in the conventional case. At this time, even if the result of the chip test is defective, the marking device 6 does not perform defective marking. Then, the result of the test by the test apparatus 1 is taken into the control apparatus 7 via the test apparatus interface 12, and at the same time, the chip address from the probing apparatus 2 is changed by the XY coordinator 5 to the probing apparatus interface 9. Be captured via. The XY address and the test result are written to the memory device 13 via the memory device interface 11 in correspondence with the chip,
The wafer stage 4 of the probing device 2 moves and the next chip is tested.
【００１１】次に、不良チップのみの試験方法について
図２及び図３を用いて説明する。Next, a method of testing only defective chips will be described with reference to FIGS.
【００１２】初めに、ウェーハ３がウェーハステージ４
にセットされると、試験チップのアドレスがＸ−Ｙコー
ディネータ５により、プロービング装置用インターフェ
イス９を介して制御装置７へ送られる。同時に記憶装置
用インターフェイス１１を介して前の試験結果が記憶装
置１３より読み取られ、良品であれば制御装置７のコン
トローラ８はプロービング装置２へ次のチップへの移動
の信号を返し、試験を行わない。前の試験結果が不良で
あれば、コントローラ８は試験装置用インターフェイス
１２を介して試験装置１にテストスタート信号を送信
し、チップの試験を行なう。その試験の結果が良品であ
れば、プロービング装置２へ次のチップへの移動の信号
を送信する。不良であればマーキング装置用インターフ
ェイス１０を介してマーキング装置６へ不良信号を送信
し、マーキング装置６は不良マーキングを行なった後、
プロービング装置２へ次のチップへの移動の信号を送信
する。First, the wafer 3 is moved to the wafer stage 4
When set to, the address of the test chip is sent by the XY coordinator 5 to the control device 7 via the interface 9 for the probing device. At the same time, the previous test result is read from the storage device 13 via the storage device interface 11, and if it is a non-defective product, the controller 8 of the control device 7 returns a signal of movement to the next chip to the probing device 2 to perform the test. Absent. If the previous test result is defective, the controller 8 transmits a test start signal to the test apparatus 1 via the test apparatus interface 12 to test the chip. If the result of the test is non-defective, a signal for moving to the next chip is transmitted to the probing device 2. If defective, a defective signal is transmitted to the marking device 6 through the marking device interface 10, and the marking device 6 performs defective marking,
The signal of the movement to the next chip is transmitted to the probing device 2.
【００１３】以上、不良品の再試験を１回行なう場合に
ついて説明したが複数回行なう場合も同様であり、最後
の試験の時に図２の工程図に従って試験される。それま
での試験は１回目の試験を図１のフローチャートに従っ
て試験し、２回目から最後の試験の前までは、図４のフ
ローチャートに従って、試験する。Although the case where the defective product is retested once has been described above, the same applies to the case where the defective product is retested a plurality of times, and the test is performed according to the process diagram of FIG. 2 at the last test. For the tests up to that point, the first test is performed according to the flowchart of FIG. 1, and from the second time to before the final test, the test is performed according to the flowchart of FIG.
【００１４】[0014]
【発明の効果】以上、説明したように本発明は、ウェー
ハ内で既に良品と判定されたチップを自動的に試験の対
象から外し、不良と判定されているチップのみを試験の
対象とする為、不良チップの再試験が可能となる。又、
再試験では試験の対象となるチップが減り、テスト時間
が短縮され、スループットの向上と試験コストの低減が
可能となる。As described above, according to the present invention, the chips which have already been determined to be non-defective in the wafer are automatically excluded from the test target, and only the chips which are determined to be defective are targeted for the test. It is possible to retest defective chips. or,
In the retest, the number of chips to be tested is reduced, the test time is shortened, throughput can be improved, and test cost can be reduced.
【００１５】さらに、複数のユーザーより別々のスペッ
クの要求があった場合においても、個々のユーザー別の
テストプログラムによる再試験が可能となる為、同一ウ
ェーハ内より複数のユーザー向けの良品チップを取るこ
とができ、コストダウンが可能となる。Further, even when a plurality of users request different specifications, retesting can be performed by a test program for each user, so that non-defective chips for a plurality of users can be taken from the same wafer. Therefore, the cost can be reduced.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の一実施例を説明するための工程図。FIG. 1 is a process drawing for explaining an embodiment of the present invention.
【図２】本発明の一実施例を説明するための工程図。FIG. 2 is a process drawing for explaining an embodiment of the present invention.
【図３】実施例を説明するためのテストシステムのブロ
ック図。FIG. 3 is a block diagram of a test system for explaining an embodiment.
【図４】本発明の他の実施例を説明するための工程図。FIG. 4 is a process drawing for explaining another embodiment of the present invention.
１ 試験装置 ２ プロービング装置 ３ ウェーハ ４ ウェーハステージ ５ Ｘ−Ｙコーディネータ ６ マーキング装置 ７ 制御装置 ８ コントローラ ９ プロービング装置用インターフェイス １０ マーキング装置用インターフェイス １１ 記憶装置用インターフェイス １２ 試験装置用インターフェイス １３ 記憶装置 1 Test Equipment 2 Probing Equipment 3 Wafer 4 Wafer Stage 5 XY Coordinator 6 Marking Equipment 7 Control Equipment 8 Controller 9 Probing Equipment Interface 10 Marking Equipment Interface 11 Memory Equipment Interface 12 Test Equipment Interface 13 Memory Equipment
Claims (1)
試験結果をチップごとに記憶装置に記憶させ、不良と判
定されたチップのみを２回目以降の試験の対象とするこ
とを特徴とするウェーハの試験方法。1. A wafer, characterized in that the test result of a semiconductor device formed in a wafer is stored in a memory device for each chip, and only the chips determined to be defective are subjected to the second and subsequent tests. Test method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234197A JPH0574878A (en) | 1991-09-13 | 1991-09-13 | Test method of wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234197A JPH0574878A (en) | 1991-09-13 | 1991-09-13 | Test method of wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574878A true JPH0574878A (en) | 1993-03-26 |
Family
ID=16967210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234197A Pending JPH0574878A (en) | 1991-09-13 | 1991-09-13 | Test method of wafer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574878A (en) |
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