JPH0548431A - 論理回路 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【目的】 本発明は、論理回路に関し、消費電力の低
減、高速性能の向上かつ、論理電圧振幅及びノイズマー
ジンの拡大を実現することができる論理回路を提供する
ことを目的とする。 【構成】 エンハンスメント型ショットキ・ゲートFE
T(Field Effect Tran-sistor)のゲートに信号が印加
される論理回路において、該エンハンスメント型ショッ
トキ・ゲートFETのゲートと信号入力端子との間に直
列に電圧制御型負性微分抵抗ダイオードを接続するよう
に構成する。
減、高速性能の向上かつ、論理電圧振幅及びノイズマー
ジンの拡大を実現することができる論理回路を提供する
ことを目的とする。 【構成】 エンハンスメント型ショットキ・ゲートFE
T(Field Effect Tran-sistor)のゲートに信号が印加
される論理回路において、該エンハンスメント型ショッ
トキ・ゲートFETのゲートと信号入力端子との間に直
列に電圧制御型負性微分抵抗ダイオードを接続するよう
に構成する。
Description
【0001】
【産業上の利用分野】本発明はショットキ・ゲートFE
T論理回路の動作の改善に関する。近年、ショットキ・
ゲートFET論理回路においては、消費電力の低減、高
速性能の向上かつ、論理電圧振幅及びノイズマージンの
拡大を実現することができるものが要求されている。
T論理回路の動作の改善に関する。近年、ショットキ・
ゲートFET論理回路においては、消費電力の低減、高
速性能の向上かつ、論理電圧振幅及びノイズマージンの
拡大を実現することができるものが要求されている。
【0002】
【従来の技術】従来、エンハンスメント型ショットキ・
ゲートFETを用いた論理回路においては、図8に示す
インバータが最も基本的なものとして知られている。こ
こでのドライバーFETとしてはエンハンスメント型シ
ョットキ・ゲートFET(E−FET1)を用いてお
り、負荷素子としてはディプレッション型ショットキ・
ゲートFET(D−FET1)を用いている。そして、
電源電圧VDDは1乃至2V程度であり、インバータ2は
インバータ1の次段のインバータである。
ゲートFETを用いた論理回路においては、図8に示す
インバータが最も基本的なものとして知られている。こ
こでのドライバーFETとしてはエンハンスメント型シ
ョットキ・ゲートFET(E−FET1)を用いてお
り、負荷素子としてはディプレッション型ショットキ・
ゲートFET(D−FET1)を用いている。そして、
電源電圧VDDは1乃至2V程度であり、インバータ2は
インバータ1の次段のインバータである。
【0003】
【発明が解決しようとする課題】次に、図9を用いて上
記した従来の論理回路の問題について説明する。図9は
従来のE−FET1の静特性、、D−FET1の負
荷曲線及びE−FET2のショットキ・ゲート特性
を示す図である。まず、E−FET1のゲートにハイレ
ベルの入力電圧が印加されると、ローレベルの出力電圧
VOLが次段インバータ2のE−FET2のゲートに伝え
られる。次いで、VOLがE−FET2のしきい値電圧V
THより低くなるようにD−FET1の電流値IL1が設定
される。
記した従来の論理回路の問題について説明する。図9は
従来のE−FET1の静特性、、D−FET1の負
荷曲線及びE−FET2のショットキ・ゲート特性
を示す図である。まず、E−FET1のゲートにハイレ
ベルの入力電圧が印加されると、ローレベルの出力電圧
VOLが次段インバータ2のE−FET2のゲートに伝え
られる。次いで、VOLがE−FET2のしきい値電圧V
THより低くなるようにD−FET1の電流値IL1が設定
される。
【0004】次に、E−FET1のゲートにローレベル
の入力電圧が印加されると、ハイレベルの出力電圧が次
段インバータ2のE−FET2のゲートに伝えられる。
この出力電圧はE−FET2のゲートのショットキ・ダ
イオードの順方向電流立ち上がり電圧VF より高くなる
ため、ショットキ・ダイオードによってクランプされ、
出力電圧は略VF に確定される。
の入力電圧が印加されると、ハイレベルの出力電圧が次
段インバータ2のE−FET2のゲートに伝えられる。
この出力電圧はE−FET2のゲートのショットキ・ダ
イオードの順方向電流立ち上がり電圧VF より高くなる
ため、ショットキ・ダイオードによってクランプされ、
出力電圧は略VF に確定される。
【0005】このため、出力電圧がVF に待機している
時に消費される電力はVDD ・IL1となり、VOLに待機
している時に消費される電力VDD・IL1と同程度になっ
てしまっていた。特に、大規模集積回路を実現するため
にはこの待機時に消費する電力を低減しなければならな
かった。
時に消費される電力はVDD ・IL1となり、VOLに待機
している時に消費される電力VDD・IL1と同程度になっ
てしまっていた。特に、大規模集積回路を実現するため
にはこの待機時に消費する電力を低減しなければならな
かった。
【0006】また、VF はデバイスによって異なり、S
iMESFETでは約 0.4V、GaAsMESFETで
約 0.6V、HEMTでは約 0.8Vである。そして、論理
電圧振幅はVF −VOLであり、VOLは 0.1V乃至 0.2V
に設定されるため、SiMESFET、GaAsMES
FET、HEMTの論理電圧振幅は、各々 0.2− 0.3
V、 0.4− 0.5V、 0.6− 0.7Vとなり、SiCMOS
FET回路の3−5Vに較べ約1桁小さくなってしま
い、ノイズマージンもそれに応じて小さくなってしまっ
ていた。
iMESFETでは約 0.4V、GaAsMESFETで
約 0.6V、HEMTでは約 0.8Vである。そして、論理
電圧振幅はVF −VOLであり、VOLは 0.1V乃至 0.2V
に設定されるため、SiMESFET、GaAsMES
FET、HEMTの論理電圧振幅は、各々 0.2− 0.3
V、 0.4− 0.5V、 0.6− 0.7Vとなり、SiCMOS
FET回路の3−5Vに較べ約1桁小さくなってしま
い、ノイズマージンもそれに応じて小さくなってしまっ
ていた。
【0007】そこで本発明は、消費電力の低減、高速性
能の向上かつ、論理電圧振幅及びノイズマージンの拡大
を実現することができる論理回路を提供することを目的
とする。
能の向上かつ、論理電圧振幅及びノイズマージンの拡大
を実現することができる論理回路を提供することを目的
とする。
【0008】
【課題を解決するための手段】本発明による論理回路は
上記目的達成のため、エンハンスメント型ショットキ・
ゲートFET(Field Eff-ect Transistor)のゲートに
信号が印加される論理回路において、該エンハンスメン
ト型ショットキ・ゲートFETのゲートと信号入力端子
との間に直列に電圧制御型負性微分抵抗ダイオードを接
続するものである。
上記目的達成のため、エンハンスメント型ショットキ・
ゲートFET(Field Eff-ect Transistor)のゲートに
信号が印加される論理回路において、該エンハンスメン
ト型ショットキ・ゲートFETのゲートと信号入力端子
との間に直列に電圧制御型負性微分抵抗ダイオードを接
続するものである。
【0009】本発明においては、前記エンハンスメント
型ショットキ・ゲートFETをドライバートランジスタ
とし、該ドライバートランジスタに直列に接続するよう
にディプレッション型またはエンハンスメント型FET
若しくは抵抗からなる負荷素子を設けるように構成して
もよく、また、前記電圧制御型負性微分抵抗ダイオード
をエンハンスメント型ドライバーFETのドレインと接
続させ、該接続点を出力端子とするように構成してもよ
い。
型ショットキ・ゲートFETをドライバートランジスタ
とし、該ドライバートランジスタに直列に接続するよう
にディプレッション型またはエンハンスメント型FET
若しくは抵抗からなる負荷素子を設けるように構成して
もよく、また、前記電圧制御型負性微分抵抗ダイオード
をエンハンスメント型ドライバーFETのドレインと接
続させ、該接続点を出力端子とするように構成してもよ
い。
【0010】本発明に係る電圧制御型負性微分抵抗ダイ
オードには共鳴トンネリングダイオードが挙げられ、こ
の場合、共鳴トンネリングダイオードにスピードアップ
コンデンサーの機能を持たせることができるため、論理
回路を高速化することができる。本発明に係るショット
キ・ゲートFETにはSiMESFET(Metal Semicon
ductor FET) 、GaAsMESFET、HEMT(High
Electron Mo- bilitiyTransistor:高電子移動度トラ
ンジスタ)等が挙げられる。
オードには共鳴トンネリングダイオードが挙げられ、こ
の場合、共鳴トンネリングダイオードにスピードアップ
コンデンサーの機能を持たせることができるため、論理
回路を高速化することができる。本発明に係るショット
キ・ゲートFETにはSiMESFET(Metal Semicon
ductor FET) 、GaAsMESFET、HEMT(High
Electron Mo- bilitiyTransistor:高電子移動度トラ
ンジスタ)等が挙げられる。
【0011】
【作用】本発明では、エンハンスメント型ショットキ・
ゲートFETのゲートに電圧制御型負性微分抵抗特性を
有する共鳴トンネリングダイオードを接続し、このダイ
オードの他端から信号電力を入力するように回路を構成
したため、実施例で後述するように、論理回路のハイレ
ベル待機時電力を1桁以上低減させることができる。
ゲートFETのゲートに電圧制御型負性微分抵抗特性を
有する共鳴トンネリングダイオードを接続し、このダイ
オードの他端から信号電力を入力するように回路を構成
したため、実施例で後述するように、論理回路のハイレ
ベル待機時電力を1桁以上低減させることができる。
【0012】
【実施例】以下に本発明による論理回路の実施態様を列
挙する。図1は本発明の一実施例に則した典型的な共鳴
トンネリングダイオードの構造を示す断面図である。図
1において、1は下面にAu金属電極7aが形成された
n+ −Inp基板であり、このn+ −Inp基板1上に
膜厚1000Å程度のn+ −InGaAs層2、膜厚47Å程
度のAlInAsバリア層3、膜厚32Å程度のInGa
As谷層4、膜厚47Å程度のAlInAsバリア層5及
び膜厚1000Å程度のn+ −InGaAs層6が形成さ
れ、更にn+ −InGaAs層6上面にはAu金属電極
7bが形成されている。
挙する。図1は本発明の一実施例に則した典型的な共鳴
トンネリングダイオードの構造を示す断面図である。図
1において、1は下面にAu金属電極7aが形成された
n+ −Inp基板であり、このn+ −Inp基板1上に
膜厚1000Å程度のn+ −InGaAs層2、膜厚47Å程
度のAlInAsバリア層3、膜厚32Å程度のInGa
As谷層4、膜厚47Å程度のAlInAsバリア層5及
び膜厚1000Å程度のn+ −InGaAs層6が形成さ
れ、更にn+ −InGaAs層6上面にはAu金属電極
7bが形成されている。
【0013】次に、図2は図1に示す共鳴トンネリング
ダイオードの電流−電圧特性を示す図である。共鳴トン
ネリングダイオードの動作時での静電容量は、3〜4×
10-7F/cm2 であり、HEMTのゲート容量1〜2×10
-7F/cm2 に較べて大きい。
ダイオードの電流−電圧特性を示す図である。共鳴トン
ネリングダイオードの動作時での静電容量は、3〜4×
10-7F/cm2 であり、HEMTのゲート容量1〜2×10
-7F/cm2 に較べて大きい。
【0014】次に、図3は図1に示すインバータのドラ
イバーE−HEMTのゲートに共鳴トンネリングダイオ
ードを接続した基本回路図であり、図4(a)、(b)
は共鳴トンネリングダイオードRTD2の電流−電圧特
性、、、ドライバーE−HEMT2のソース−ゲ
ート間の電流−電圧特性及びそれらを合成した電流−
電圧特性を示す図であり、図5は図3に示すドライバ
ーHEMT1のソース−ドレイン電流−電圧特性、共
鳴トンネリングダイオードRTD2の電流−電圧特性
、ドライバーE−HEMT2のソース−ゲート間の電
流−電圧特性を合成した電流−電圧特性及び負荷D−
HEMT1の負荷曲線を合わせて示す図である。
イバーE−HEMTのゲートに共鳴トンネリングダイオ
ードを接続した基本回路図であり、図4(a)、(b)
は共鳴トンネリングダイオードRTD2の電流−電圧特
性、、、ドライバーE−HEMT2のソース−ゲ
ート間の電流−電圧特性及びそれらを合成した電流−
電圧特性を示す図であり、図5は図3に示すドライバ
ーHEMT1のソース−ドレイン電流−電圧特性、共
鳴トンネリングダイオードRTD2の電流−電圧特性
、ドライバーE−HEMT2のソース−ゲート間の電
流−電圧特性を合成した電流−電圧特性及び負荷D−
HEMT1の負荷曲線を合わせて示す図である。
【0015】図5において、負荷D−HEMT1の負荷
曲線と共鳴トンネリングダイオード2の谷電流が一致す
る点が動作点となるため、出力電圧VOHはVF と共鳴ト
ンネリングダイオードRTD2の谷電圧VV の和とな
り、論理電圧振幅は従来の回路に比べて谷電圧VV だけ
拡大し、略電源電圧VDDになる。この時の電流は共鳴ト
ンネリングダイオードRTD2の谷電流IV (I L1 の
1/10から1/20程度)であるため、インバータ1のハ
イレベルの待機時電力も1/10から1/20に減少させる
ことができる。また、共鳴トンネリングダイオードは比
較的大きな静電容量を有しているため、ドライバーE−
HEMTに対して所謂スピードアップコンデンサーとし
て作用させることができ、回路の高速化に寄与させるこ
とができる。
曲線と共鳴トンネリングダイオード2の谷電流が一致す
る点が動作点となるため、出力電圧VOHはVF と共鳴ト
ンネリングダイオードRTD2の谷電圧VV の和とな
り、論理電圧振幅は従来の回路に比べて谷電圧VV だけ
拡大し、略電源電圧VDDになる。この時の電流は共鳴ト
ンネリングダイオードRTD2の谷電流IV (I L1 の
1/10から1/20程度)であるため、インバータ1のハ
イレベルの待機時電力も1/10から1/20に減少させる
ことができる。また、共鳴トンネリングダイオードは比
較的大きな静電容量を有しているため、ドライバーE−
HEMTに対して所謂スピードアップコンデンサーとし
て作用させることができ、回路の高速化に寄与させるこ
とができる。
【0016】次に、図6は図3に示す負荷に共鳴トンネ
リングダイオードを用いた回路図であり、図7は図6に
示すドライバーHEMT1のソース−ドレイン電流−電
圧特性と負荷共鳴トンネリングダイオード1の負荷曲
線、及び次段共鳴トンネリングダイオードRTD2の電
流−電圧特性とドライバーE−HEMT2のソース−ゲ
ート間の電流−電圧特性を合成した電流−電圧特性を示
す図である。
リングダイオードを用いた回路図であり、図7は図6に
示すドライバーHEMT1のソース−ドレイン電流−電
圧特性と負荷共鳴トンネリングダイオード1の負荷曲
線、及び次段共鳴トンネリングダイオードRTD2の電
流−電圧特性とドライバーE−HEMT2のソース−ゲ
ート間の電流−電圧特性を合成した電流−電圧特性を示
す図である。
【0017】ここでは出力電圧はVOLであり、その時の
待機電流は、略負荷共鳴トンネリングダイオード1の谷
電流となる。このように図6の回路では、インバータ1
のローレベルの待機電力を1/5から1/10程度にまで
減少させることができる。なお、上記実施例以外にも、
本発明から得られる様々な態様が考えられるが、要は電
圧制御型負性微分抵抗特性を有するダイオードをエンハ
ンスメント型ショットキFETのゲートに接続した論理
回路でありさえすればよいことは明らかである。
待機電流は、略負荷共鳴トンネリングダイオード1の谷
電流となる。このように図6の回路では、インバータ1
のローレベルの待機電力を1/5から1/10程度にまで
減少させることができる。なお、上記実施例以外にも、
本発明から得られる様々な態様が考えられるが、要は電
圧制御型負性微分抵抗特性を有するダイオードをエンハ
ンスメント型ショットキFETのゲートに接続した論理
回路でありさえすればよいことは明らかである。
【0018】
【発明の効果】本発明によれば、エンハンスメント型シ
ョットキ・ゲートFETのゲートに共鳴トンネリングダ
イオードを接続し、このダイオードの他端から信号電力
を入力する回路を構成することにより、論理回路のハイ
レベル待機時電力を1桁以上低減させることができる効
果が得られる。更に、エンハンスメント型ショットキ・
ゲートFETのゲートに共鳴トンネリングダイオードを
接続し、かつ負荷にも共鳴トンネリングダイオードを接
続することにより、論理回路のハイレベルとローレベル
待機時電力を著しく低減させることができる効果が得ら
れる。
ョットキ・ゲートFETのゲートに共鳴トンネリングダ
イオードを接続し、このダイオードの他端から信号電力
を入力する回路を構成することにより、論理回路のハイ
レベル待機時電力を1桁以上低減させることができる効
果が得られる。更に、エンハンスメント型ショットキ・
ゲートFETのゲートに共鳴トンネリングダイオードを
接続し、かつ負荷にも共鳴トンネリングダイオードを接
続することにより、論理回路のハイレベルとローレベル
待機時電力を著しく低減させることができる効果が得ら
れる。
【0019】また、共鳴トンネリングダイオードにスピ
ード・アップコンデンサーの機能を持たせることができ
るため、論理回路を高速化させることができる効果が得
られる。
ード・アップコンデンサーの機能を持たせることができ
るため、論理回路を高速化させることができる効果が得
られる。
【図1】本発明の一実施例に則した共鳴トンネリングダ
イオードの構造を示す断面図である。
イオードの構造を示す断面図である。
【図2】図1に示す共鳴トンネリングダイオードの電流
−電圧特性を示す図である。
−電圧特性を示す図である。
【図3】図1に示すインバータのドライバーE−HEM
Tのゲートに共鳴トンネリングダイオードを接続した基
本回路図である。
Tのゲートに共鳴トンネリングダイオードを接続した基
本回路図である。
【図4】図3に示す共鳴トンネリングダイオード2の電
流−電圧特性とドライバーE−HEMT2のソース−ゲ
ート間の電流−電圧特性、及びそれらを合成した電流−
電圧特性を示す図である。
流−電圧特性とドライバーE−HEMT2のソース−ゲ
ート間の電流−電圧特性、及びそれらを合成した電流−
電圧特性を示す図である。
【図5】図3に示すドライバーHEMT1のソース−ド
レイン電流−電圧特性と共鳴トンネリングダイオード2
の電流−電圧特性とドライバーE−HEMT2のソース
−ゲート間の電流−電圧特性を合成した電流−電圧特
性、及び負荷D−HEMT1の負荷曲線を示す図であ
る。
レイン電流−電圧特性と共鳴トンネリングダイオード2
の電流−電圧特性とドライバーE−HEMT2のソース
−ゲート間の電流−電圧特性を合成した電流−電圧特
性、及び負荷D−HEMT1の負荷曲線を示す図であ
る。
【図6】図3に示す負荷に共鳴トンネリングダイオード
を用いた回路図である。
を用いた回路図である。
【図7】図6に示すドライバーHEMT1のソース−ド
レイン電流−電圧特性と共鳴トンネリングダイオードの
負荷曲線、及び次段共鳴トンネリングダイオードの電流
−電圧特性とドライバーE−HEMTのソース−ゲート
間の電流−電圧特性を合成した電流−電圧特性を示す図
である。
レイン電流−電圧特性と共鳴トンネリングダイオードの
負荷曲線、及び次段共鳴トンネリングダイオードの電流
−電圧特性とドライバーE−HEMTのソース−ゲート
間の電流−電圧特性を合成した電流−電圧特性を示す図
である。
【図8】従来例の論理回路の構成を示す図である。
【図9】従来例のE−FET1の静特性とD−FET1
の負荷曲線、及びE−FET2のショットキ・ゲート特
性を示す図である。
の負荷曲線、及びE−FET2のショットキ・ゲート特
性を示す図である。
Claims (3)
- 【請求項1】 エンハンスメント型ショットキ・ゲート
FET(Field Eff-ect Transistor)のゲートに信号が
印加される論理回路において、該エンハンスメント型シ
ョットキ・ゲートFETのゲートと信号入力端子との間
に直列に電圧制御型負性微分抵抗ダイオードを接続する
ことを特徴とする論理回路。 - 【請求項2】 前記エンハンスメント型ショットキ・ゲ
ートFETをドライバートランジスタとし、該ドライバ
ートランジスタに直列に接続するようにディプレッショ
ン型またはエンハンスメント型FET若しくは抵抗から
なる負荷素子を設けることを特徴とする請求項1記載の
論理回路。 - 【請求項3】 前記電圧制御型負性微分抵抗ダイオード
をエンハンスメント型ドライバーFETのドレインと接
続させ、該接続点を出力端子とすることを特徴とする請
求項2記載の論理回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3208291A JPH0548431A (ja) | 1991-08-20 | 1991-08-20 | 論理回路 |
US07/924,948 US5336949A (en) | 1991-08-20 | 1992-08-05 | Logic circuit with enhancement type FET and Schottky gate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3208291A JPH0548431A (ja) | 1991-08-20 | 1991-08-20 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0548431A true JPH0548431A (ja) | 1993-02-26 |
Family
ID=16553825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3208291A Withdrawn JPH0548431A (ja) | 1991-08-20 | 1991-08-20 | 論理回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5336949A (ja) |
JP (1) | JPH0548431A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5477169A (en) * | 1994-06-20 | 1995-12-19 | Motorola | Logic circuit with negative differential resistance device |
US5903170A (en) * | 1997-06-03 | 1999-05-11 | The Regents Of The University Of Michigan | Digital logic design using negative differential resistance diodes and field-effect transistors |
US5883829A (en) * | 1997-06-27 | 1999-03-16 | Texas Instruments Incorporated | Memory cell having negative differential resistance devices |
JP2001127616A (ja) * | 1999-10-29 | 2001-05-11 | Oki Electric Ind Co Ltd | バッファ回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4145624A (en) * | 1977-07-18 | 1979-03-20 | Rca Corporation | Fet-teld combination with capacitively coupled output electrode means |
JPS61222250A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | GaAsゲ−トアレイ集積回路 |
US4724342A (en) * | 1986-02-12 | 1988-02-09 | Hughes Aircraft Company | Push-pull DCFL driver circuit |
JPH0752837B2 (ja) * | 1987-03-11 | 1995-06-05 | 三菱電機株式会社 | 論理回路 |
US4853561A (en) * | 1987-06-10 | 1989-08-01 | Regents Of The University Of Minnesota | Family of noise-immune logic gates and memory cells |
-
1991
- 1991-08-20 JP JP3208291A patent/JPH0548431A/ja not_active Withdrawn
-
1992
- 1992-08-05 US US07/924,948 patent/US5336949A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5336949A (en) | 1994-08-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |