JPH0538139A - スイツチング電源装置の突入電流抑制回路 - Google Patents
スイツチング電源装置の突入電流抑制回路Info
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- JPH0538139A JPH0538139A JP3194609A JP19460991A JPH0538139A JP H0538139 A JPH0538139 A JP H0538139A JP 3194609 A JP3194609 A JP 3194609A JP 19460991 A JP19460991 A JP 19460991A JP H0538139 A JPH0538139 A JP H0538139A
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Abstract
(57)【要約】
【目的】従来のスイッチング電源装置の突流抑制回路は
電源投入時には有効であったが、電源瞬断の復帰時には
無効であった点を改善する。 【構成】１次側平滑コンデンサＣ１と直列に電流制限用
ＦＥＴＱ１２と電流検出抵抗Ｒ１２とを設け、常時は分
圧抵抗Ｒ１１，Ｒ１２の分圧値をＦＥＴＱ１２のゲート
に与えてＱ１２をオンに保つ。但し装置起動時又は入力
電源ＶINの瞬断復帰時、突流により電流検出抵抗Ｒ１４
の電圧が定電流制御用トランジスタＱ１３のスレッシュ
ホルド電圧を越えるとトランジスタＱ１３がオンしＦＥ
ＴＱ１２のゲート電圧を下げてＱ１２をオフ側に制御し
突流を抑える。
電源投入時には有効であったが、電源瞬断の復帰時には
無効であった点を改善する。 【構成】１次側平滑コンデンサＣ１と直列に電流制限用
ＦＥＴＱ１２と電流検出抵抗Ｒ１２とを設け、常時は分
圧抵抗Ｒ１１，Ｒ１２の分圧値をＦＥＴＱ１２のゲート
に与えてＱ１２をオンに保つ。但し装置起動時又は入力
電源ＶINの瞬断復帰時、突流により電流検出抵抗Ｒ１４
の電圧が定電流制御用トランジスタＱ１３のスレッシュ
ホルド電圧を越えるとトランジスタＱ１３がオンしＦＥ
ＴＱ１２のゲート電圧を下げてＱ１２をオフ側に制御し
突流を抑える。
Description
【０００１】
【産業上の利用分野】本発明はスイッチング電源装置の
突入電流を抑制する回路に関する。なお以下各図におい
て同一の符号は同一もしくは相当部分を示す。
突入電流を抑制する回路に関する。なお以下各図におい
て同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】図４は広く一般に使用されている突入電
流抑制回路を含むスイッチング電源装置の原理回路図で
ある。同図においてＶINは１次側直流電源の電圧として
の入力電圧、１は突入電流抑制回路、Ｃ１は１次側平滑
コンデンサ、Ｔ１はトランス、ＮP はトランスＴ１の１
次巻線、ＮS は同じくトランスＴ１の２次巻線、Ｑ１は
平滑コンデンサＣ１の電圧をトランス１次巻線ＮP に繰
返し断続印加するスイッチング素子としてのトランジス
タ、２はこのトランジスタＱ１オン，オフ駆動する駆動
回路、Ｄ１はトランジスタＱ１の動作に基づいてトラン
ス２次巻線ＮS に発生する電圧を整流するダイオード、
Ｌ１は２次出力電圧を平滑化するためのチヨークコイ
ル、Ｃ２は同じく２次側平滑コンデンサ、Ｄ２はダイオ
ードＤ１のオフ時にチヨークコイルＬ１の電流を転流す
る転流ダイオードである。
流抑制回路を含むスイッチング電源装置の原理回路図で
ある。同図においてＶINは１次側直流電源の電圧として
の入力電圧、１は突入電流抑制回路、Ｃ１は１次側平滑
コンデンサ、Ｔ１はトランス、ＮP はトランスＴ１の１
次巻線、ＮS は同じくトランスＴ１の２次巻線、Ｑ１は
平滑コンデンサＣ１の電圧をトランス１次巻線ＮP に繰
返し断続印加するスイッチング素子としてのトランジス
タ、２はこのトランジスタＱ１オン，オフ駆動する駆動
回路、Ｄ１はトランジスタＱ１の動作に基づいてトラン
ス２次巻線ＮS に発生する電圧を整流するダイオード、
Ｌ１は２次出力電圧を平滑化するためのチヨークコイ
ル、Ｃ２は同じく２次側平滑コンデンサ、Ｄ２はダイオ
ードＤ１のオフ時にチヨークコイルＬ１の電流を転流す
る転流ダイオードである。
【０００３】次に突入電流抑制回路１において、Ｒ１は
この装置の起動時の突入電流を制限するための抵抗、Ｑ
２はこの抵抗Ｒ１をバイパスする素子としてのＳＣＲ、
ＮC はＳＣＲＱ２を作動させるゲート電圧を発生させる
ためにトランスＴ１に設けられた補助巻線、Ｒ２はＳＣ
ＲＱ２のゲートに巻線ＮCより電圧，電流値を適当なレ
ベルに変換して与える抵抗である。この図４の回路で
は、次に述べるように常時は抵抗Ｒ１はＳＣＲＱ２によ
ってバイパスされ、トランジスタＱ１のオン，オフ動作
によってトランスＴ１の２次側に新たな直流電源が作ら
れ、図外の装置に供給される。
この装置の起動時の突入電流を制限するための抵抗、Ｑ
２はこの抵抗Ｒ１をバイパスする素子としてのＳＣＲ、
ＮC はＳＣＲＱ２を作動させるゲート電圧を発生させる
ためにトランスＴ１に設けられた補助巻線、Ｒ２はＳＣ
ＲＱ２のゲートに巻線ＮCより電圧，電流値を適当なレ
ベルに変換して与える抵抗である。この図４の回路で
は、次に述べるように常時は抵抗Ｒ１はＳＣＲＱ２によ
ってバイパスされ、トランジスタＱ１のオン，オフ動作
によってトランスＴ１の２次側に新たな直流電源が作ら
れ、図外の装置に供給される。
【０００４】ところで図４の回路では１次側平滑コンデ
ンサＣ１に流入する突入電流ＩC1は、電源投入時ＩC1＝
ＶIN／Ｒ1 で制限される。平滑コンデンサＣ１が充電さ
れ電源のスイッチング制御が開始されると、補助巻線Ｎ
C に電圧が発生し、ＳＣＲＱ２のゲートにその電圧が印
加されＳＣＲＱ２は駆動され導通状態となる。これによ
り、電流制限抵抗Ｒ1 の両端を短絡させたことと等価に
なり、コンデンサＣ１の入力インピーダンスを低くし
て、通常の運転をする。
ンサＣ１に流入する突入電流ＩC1は、電源投入時ＩC1＝
ＶIN／Ｒ1 で制限される。平滑コンデンサＣ１が充電さ
れ電源のスイッチング制御が開始されると、補助巻線Ｎ
C に電圧が発生し、ＳＣＲＱ２のゲートにその電圧が印
加されＳＣＲＱ２は駆動され導通状態となる。これによ
り、電流制限抵抗Ｒ1 の両端を短絡させたことと等価に
なり、コンデンサＣ１の入力インピーダンスを低くし
て、通常の運転をする。
【０００５】
【発明が解決しようとする課題】しかしながら図４の回
路では入力電源ＶINの瞬断時には平滑コンデンサＣ１の
エネルギが放出されつつ電源としては運転し続けるが、
電源ＶINが復旧した時、平滑コンデンサＣ１に電圧が残
っているために、ＳＣＲＱ２のオン状態が解除されず、
突入電流抑制がかからないといった欠点があった。そこ
で本発明は、電源投入時及び電源瞬断時ともに突入電流
を抑制することができるスイッチング電源装置の突入電
流抑制回路を提供することを課題とする。
路では入力電源ＶINの瞬断時には平滑コンデンサＣ１の
エネルギが放出されつつ電源としては運転し続けるが、
電源ＶINが復旧した時、平滑コンデンサＣ１に電圧が残
っているために、ＳＣＲＱ２のオン状態が解除されず、
突入電流抑制がかからないといった欠点があった。そこ
で本発明は、電源投入時及び電源瞬断時ともに突入電流
を抑制することができるスイッチング電源装置の突入電
流抑制回路を提供することを課題とする。
【０００６】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の突入電流抑制回路は入力直流電源間に
設けられてこの電源の電圧（ＶINなど、以下入力電圧と
いう）を平滑化する平滑コンデンサ（Ｃ１など）を備
え、（スイッチングＦＥＴＱ１１などを介し）前記平滑
コンデンサの両端電圧を繰返し断続して前記入力直流電
源と異なる直流電源を作り出すスイッチング電源装置に
おいて、前記平滑コンデンサと直列に挿入される第１の
半導体制御素子（電流制限用ＦＥＴＱ１２など）の主回
路（ドレイン・ソースなど）およびこの主回路を流れる
電流を検出する抵抗（Ｒ１４など）と、前記入力電圧を
分圧して前記第１の半導体制御素子の制御電極（ゲート
・ソースなどの）間に与えこの半導体制御素子をオンさ
せる分圧手段（分圧抵抗Ｒ１１，Ｒ１２など）と、前記
電流検出抵抗の両端電圧が所定電圧（スレッシュホルド
電圧Ｖthなど）を上回るとき前記第１の半導体制御素子
への前記分圧電圧を減じ前記第１の半導体制御素子をオ
フ側に制御する素子制御手段とを備えたものとし、
めに、請求項１の突入電流抑制回路は入力直流電源間に
設けられてこの電源の電圧（ＶINなど、以下入力電圧と
いう）を平滑化する平滑コンデンサ（Ｃ１など）を備
え、（スイッチングＦＥＴＱ１１などを介し）前記平滑
コンデンサの両端電圧を繰返し断続して前記入力直流電
源と異なる直流電源を作り出すスイッチング電源装置に
おいて、前記平滑コンデンサと直列に挿入される第１の
半導体制御素子（電流制限用ＦＥＴＱ１２など）の主回
路（ドレイン・ソースなど）およびこの主回路を流れる
電流を検出する抵抗（Ｒ１４など）と、前記入力電圧を
分圧して前記第１の半導体制御素子の制御電極（ゲート
・ソースなどの）間に与えこの半導体制御素子をオンさ
せる分圧手段（分圧抵抗Ｒ１１，Ｒ１２など）と、前記
電流検出抵抗の両端電圧が所定電圧（スレッシュホルド
電圧Ｖthなど）を上回るとき前記第１の半導体制御素子
への前記分圧電圧を減じ前記第１の半導体制御素子をオ
フ側に制御する素子制御手段とを備えたものとし、
【０００７】請求項２の突入電流抑制回路では、請求項
１に記載の突入電流抑制回路において、前記電流検出抵
抗の一端は前記第１の半導体制御素子の制御電極を兼ね
る主回路電極（ソースなど）に接続され、前記素子制御
手段は前記電流検出抵抗の両端電圧を自身の制御電極
（ベース・エミッタなどの）間に入力して前記電流検出
抵抗の他端と、前記第１の半導体制御素子の主回路電極
を兼ねない制御電極（ゲートなど）との間をバイパスす
るように作動する第２の半導体制御素子（定電流制御用
トランジスタＱ１３など）を備えたものであるように
し、また
１に記載の突入電流抑制回路において、前記電流検出抵
抗の一端は前記第１の半導体制御素子の制御電極を兼ね
る主回路電極（ソースなど）に接続され、前記素子制御
手段は前記電流検出抵抗の両端電圧を自身の制御電極
（ベース・エミッタなどの）間に入力して前記電流検出
抵抗の他端と、前記第１の半導体制御素子の主回路電極
を兼ねない制御電極（ゲートなど）との間をバイパスす
るように作動する第２の半導体制御素子（定電流制御用
トランジスタＱ１３など）を備えたものであるように
し、また
【０００８】請求項３の突入電流抑制回路は、請求項２
に記載の突入電流抑制回路において、前記第１の半導体
制御素子と電流検出抵抗との直列回路に並列に、かつ前
記第１の半導体制御素子の常時の通電方向と逆極性にダ
イオード（バイパスダイオードＤ１１など）を備えたも
のとする。
に記載の突入電流抑制回路において、前記第１の半導体
制御素子と電流検出抵抗との直列回路に並列に、かつ前
記第１の半導体制御素子の常時の通電方向と逆極性にダ
イオード（バイパスダイオードＤ１１など）を備えたも
のとする。
【０００９】
【作用】１次側平滑コンデンサＣ１と直列に電流制限用
のＦＥＴＱ１２と突入電流検出用の抵抗Ｒ１４とを設
け、かつ分圧抵抗Ｒ１１，Ｒ１２を介し入力電源ＶINの
分圧電圧をＦＥＴＱ１２のゲートに与えて常時はＦＥＴ
Ｑ１２をオンさせて平滑コンデンサＣ１を有効とし、ス
イッチング電源装置としての動作を行わせるが、電源投
入時又は電源瞬断時、突入電流によって検出抵抗Ｒ１４
の両端電圧が定電流制御用トランジスタＱ１３のスレッ
シュホルド電圧を越えるとトランジスタＱ１３のオンに
よりＦＥＴＱ１２のゲート電圧を下げ、Ｑ１２をオフ側
に制御し突入電流を抑制する。
のＦＥＴＱ１２と突入電流検出用の抵抗Ｒ１４とを設
け、かつ分圧抵抗Ｒ１１，Ｒ１２を介し入力電源ＶINの
分圧電圧をＦＥＴＱ１２のゲートに与えて常時はＦＥＴ
Ｑ１２をオンさせて平滑コンデンサＣ１を有効とし、ス
イッチング電源装置としての動作を行わせるが、電源投
入時又は電源瞬断時、突入電流によって検出抵抗Ｒ１４
の両端電圧が定電流制御用トランジスタＱ１３のスレッ
シュホルド電圧を越えるとトランジスタＱ１３のオンに
よりＦＥＴＱ１２のゲート電圧を下げ、Ｑ１２をオフ側
に制御し突入電流を抑制する。
【００１０】
【実施例】以下図１ないし図３に基づいて本発明の実施
例を説明する。図１は本発明の実施例としての構成を示
す回路図で、図４に対応するものである。図１において
１１は新たな突入電流抑制回路、Ｑ１１は図４のＱ１に
代わるスイッチング素子としてのスイッチングＦＥＴで
ある。また突入電流抑制回路１１において、Ｑ１２は１
次側平滑コンデンサＣ１に流入する突入電流Ｉｄを制限
するための電流制限用ＦＥＴ、Ｒ１４は突入電流検出用
の抵抗、Ｑ１３は定電流制御用のトランジスタ、Ｒ１３
はこのトランジスタＱ１３のベース電流制限抵抗、Ｒ１
１，Ｒ１２は入力電圧ＶINを分圧してＦＥＴＱ１２のゲ
ートに与える分圧抵抗、Ｄ１１はＦＥＴＱ１２と抵抗Ｒ
１４との直列回路をＦＥＴＱ１２と逆極性にバイパスす
るダイオードである。
例を説明する。図１は本発明の実施例としての構成を示
す回路図で、図４に対応するものである。図１において
１１は新たな突入電流抑制回路、Ｑ１１は図４のＱ１に
代わるスイッチング素子としてのスイッチングＦＥＴで
ある。また突入電流抑制回路１１において、Ｑ１２は１
次側平滑コンデンサＣ１に流入する突入電流Ｉｄを制限
するための電流制限用ＦＥＴ、Ｒ１４は突入電流検出用
の抵抗、Ｑ１３は定電流制御用のトランジスタ、Ｒ１３
はこのトランジスタＱ１３のベース電流制限抵抗、Ｒ１
１，Ｒ１２は入力電圧ＶINを分圧してＦＥＴＱ１２のゲ
ートに与える分圧抵抗、Ｄ１１はＦＥＴＱ１２と抵抗Ｒ
１４との直列回路をＦＥＴＱ１２と逆極性にバイパスす
るダイオードである。
【００１１】いま図１の回路に入力電圧ＶINが印加され
ると、分圧抵抗Ｒ１とＲ２により、電流制限用ＦＥＴＱ
１２のゲートＧとソースＳ間に、このＦＥＴＱ１２が導
通するような電圧ＶGSとしての、 ＶGS＝｛Ｒ１２／（Ｒ１１＋Ｒ１２）｝ＶIN が印加される。なおこの電圧ＶGSはこのＦＥＴＱ１２の
スレッシュホルド電圧Ｖ thに対してＶGS＞Ｖthとなるよ
うに決定される。これにより、平滑コンデンサＣ１に突
入電流Ｉｄが流入することになる。突入電流Ｉｄの値は
電流検出抵抗Ｒ１４により電圧値に変換され、制御信号
としてベース電流制限抵抗Ｒ３を介し、定電流制御用ト
ランジスタＱ１３に印加される。突入電流Ｉｄが増加
し、検出抵抗Ｒ１４に発生する電圧ＶR １４が定電流制
御用トランジスタＱ１３のスレッシュホルド電圧Ｖthよ
りも大きくなると、定電流制御用トランジスタＱ１３の
「コレクタ・エミッタ電圧ＶCE対コレクタ電流ＩC 特
性」（図２に示す）を利用し、ベース電流ＩB を増加さ
せることによりトランジスタＱ１３のオン抵抗ＲＯＮを
減少させ、電流制限用ＦＥＴＱ１２のゲート・ソース間
の電圧ＶGSを低下させる。ＶGSが低下するとＦＥＴＱ１
２の「ゲート・ソース間電圧ＶGS対ドレイン電流Ｉ D 特
性」（図３に示す）を利用し、電流制限用ＦＥＴＱ１２
のオン抵抗を増加させる方向に動作させ、突入電流Ｉｄ
を制限する。
ると、分圧抵抗Ｒ１とＲ２により、電流制限用ＦＥＴＱ
１２のゲートＧとソースＳ間に、このＦＥＴＱ１２が導
通するような電圧ＶGSとしての、 ＶGS＝｛Ｒ１２／（Ｒ１１＋Ｒ１２）｝ＶIN が印加される。なおこの電圧ＶGSはこのＦＥＴＱ１２の
スレッシュホルド電圧Ｖ thに対してＶGS＞Ｖthとなるよ
うに決定される。これにより、平滑コンデンサＣ１に突
入電流Ｉｄが流入することになる。突入電流Ｉｄの値は
電流検出抵抗Ｒ１４により電圧値に変換され、制御信号
としてベース電流制限抵抗Ｒ３を介し、定電流制御用ト
ランジスタＱ１３に印加される。突入電流Ｉｄが増加
し、検出抵抗Ｒ１４に発生する電圧ＶR １４が定電流制
御用トランジスタＱ１３のスレッシュホルド電圧Ｖthよ
りも大きくなると、定電流制御用トランジスタＱ１３の
「コレクタ・エミッタ電圧ＶCE対コレクタ電流ＩC 特
性」（図２に示す）を利用し、ベース電流ＩB を増加さ
せることによりトランジスタＱ１３のオン抵抗ＲＯＮを
減少させ、電流制限用ＦＥＴＱ１２のゲート・ソース間
の電圧ＶGSを低下させる。ＶGSが低下するとＦＥＴＱ１
２の「ゲート・ソース間電圧ＶGS対ドレイン電流Ｉ D 特
性」（図３に示す）を利用し、電流制限用ＦＥＴＱ１２
のオン抵抗を増加させる方向に動作させ、突入電流Ｉｄ
を制限する。
【００１２】また、入力電圧ＶINが瞬断を起こし、復帰
したときも電源投入時と同じ動作となるため、突入電流
を制限することができる。バイパスダイオードＤ１１
は、定常運転時に平滑コンデンサＣ１からスイッチング
ＦＥＴＱ１１へ電流を供給する際に、電流制限用ＦＥＴ
Ｑ１２と電流検出抵抗Ｒ１４をバイパスしてその電力損
失を軽減するためと、定電流制御用トランジスタＱ１３
のベース・エミッタ間に逆方向の電圧が印加されるのを
防ぐためのものである。従って、本ダイオードＤ１１が
入らない回路でも、突入電流の抑制は可能であり、本発
明に含まれるものである。
したときも電源投入時と同じ動作となるため、突入電流
を制限することができる。バイパスダイオードＤ１１
は、定常運転時に平滑コンデンサＣ１からスイッチング
ＦＥＴＱ１１へ電流を供給する際に、電流制限用ＦＥＴ
Ｑ１２と電流検出抵抗Ｒ１４をバイパスしてその電力損
失を軽減するためと、定電流制御用トランジスタＱ１３
のベース・エミッタ間に逆方向の電圧が印加されるのを
防ぐためのものである。従って、本ダイオードＤ１１が
入らない回路でも、突入電流の抑制は可能であり、本発
明に含まれるものである。
【００１３】
【発明の効果】本発明によれば、入力直流電源間に設け
られてこの電源の電圧（ＶIN、以下入力電圧という）を
平滑化する１次側平滑コンデンサＣ１を備え、スイッチ
ングＦＥＴＱ１１を介し前記平滑コンデンサＣ１の両端
電圧を繰返し断続して前記入力直流電源と異なる直流電
源を作り出すスイッチング電源装置において、前記平滑
コンデンサＣ１と直列に挿入される電流制限用ＦＥＴＱ
１２の主回路（ドレイン・ソース）およびこの主回路を
流れる電流を検出する抵抗Ｒ１４と、前記入力電圧ＶIN
を分圧して前記電流制限用ＦＥＴＱ１２の制御電極（ゲ
ート・ソース）間に与えこのＦＥＴＱ１２をオンさせる
分圧手段（分圧抵抗Ｒ１１，Ｒ１２など）と、前記電流
検出抵抗Ｒ１４の両端電圧が所定電圧（スレッシュホル
ド電圧Ｖthなど）を上回るとき前記電流制限用ＦＥＴＱ
１２への前記分圧電圧を減じ前記ＦＥＴＱ１２をオフ側
に制御する素子制御手段（定電流制御用トランジスタＱ
１３など）とを備えたものとしたので、電源投入時、お
よび電源瞬断時のいずれでも突入電流を抑制することが
可能となり、システム全体の信頼性を向上することがで
きる。
られてこの電源の電圧（ＶIN、以下入力電圧という）を
平滑化する１次側平滑コンデンサＣ１を備え、スイッチ
ングＦＥＴＱ１１を介し前記平滑コンデンサＣ１の両端
電圧を繰返し断続して前記入力直流電源と異なる直流電
源を作り出すスイッチング電源装置において、前記平滑
コンデンサＣ１と直列に挿入される電流制限用ＦＥＴＱ
１２の主回路（ドレイン・ソース）およびこの主回路を
流れる電流を検出する抵抗Ｒ１４と、前記入力電圧ＶIN
を分圧して前記電流制限用ＦＥＴＱ１２の制御電極（ゲ
ート・ソース）間に与えこのＦＥＴＱ１２をオンさせる
分圧手段（分圧抵抗Ｒ１１，Ｒ１２など）と、前記電流
検出抵抗Ｒ１４の両端電圧が所定電圧（スレッシュホル
ド電圧Ｖthなど）を上回るとき前記電流制限用ＦＥＴＱ
１２への前記分圧電圧を減じ前記ＦＥＴＱ１２をオフ側
に制御する素子制御手段（定電流制御用トランジスタＱ
１３など）とを備えたものとしたので、電源投入時、お
よび電源瞬断時のいずれでも突入電流を抑制することが
可能となり、システム全体の信頼性を向上することがで
きる。
【図１】本発明の実施例としての構成を示す回路図
【図２】図１の動作説明用のトランジスタの特性図
【図３】図１の動作説明用のＦＥＴの特性図
【図４】図１に対応する従来の回路図
２ 駆動回路 １１ 突入電流抑制回路 ＶIN 入力電圧 Ｔ１ トランス Ｑ１１ スイッチングＦＥＴ Ｑ１２ 電流制限用ＦＥＴ Ｑ１３ 定電流制御用トランジスタ Ｃ１ １次側平滑コンデンサ Ｃ２ ２次側平滑コンデンサ Ｌ１ チヨークコイル Ｄ１ 整流ダイオード Ｄ２ 転流ダイオード Ｄ１１ バイパスダイオード Ｒ１１ 分圧抵抗 Ｒ１２ 分圧抵抗 Ｒ１３ ベース電流制限抵抗 Ｒ１４ 電流検出抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｍ 7/48 Ｍ 9181−5Ｈ
Claims (3)
- 【請求項１】入力直流電源間に設けられてこの電源の電
圧（以下入力電圧という）を平滑化する平滑コンデンサ
を備え、前記平滑コンデンサの両端電圧を繰返し断続し
て前記入力直流電源と異なる直流電源を作り出すスイッ
チング電源装置において、 前記平滑コンデンサと直列に挿入される第１の半導体制
御素子の主回路および該主回路を流れる電流を検出する
抵抗と、 前記入力電圧を分圧して前記第１の半導体制御素子の制
御電極間に与えこの半導体制御素子をオンさせる分圧手
段と、 前記電流検出抵抗の両端電圧が所定電圧を上回るとき前
記第１の半導体制御素子への前記分圧電圧を減じ前記第
１の半導体制御素子をオフ側に制御する素子制御手段と
を備えたことを特徴とするスイッチング電源装置の突入
電流抑制回路。 - 【請求項２】請求項１に記載の突入電流抑制回路におい
て、前記電流検出抵抗の一端は前記第１の半導体制御素
子の制御電極を兼ねる主回路電極に接続され、前記素子
制御手段は前記電流検出抵抗の両端電圧を自身の制御電
極間に入力して前記電流検出抵抗の他端と、前記第１の
半導体制御素子の主回路電極を兼ねない制御電極との間
をバイパスするように作動する第２の半導体制御素子を
備えたものであることを特徴とするスイッチング電源装
置の突入電流抑制回路。 - 【請求項３】請求項２に記載の突入電流抑制回路におい
て、前記第１の半導体制御素子と電流検出抵抗との直列
回路に並列に、かつ前記第１の半導体制御素子の常時の
通電方向と逆極性にダイオードを備えたことを特徴とす
るスイッチング電源装置の突入電流抑制回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19460991A JP3175205B2 (ja) | 1991-08-05 | 1991-08-05 | スイッチング電源装置の突入電流抑制回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19460991A JP3175205B2 (ja) | 1991-08-05 | 1991-08-05 | スイッチング電源装置の突入電流抑制回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0538139A true JPH0538139A (ja) | 1993-02-12 |
| JP3175205B2 JP3175205B2 (ja) | 2001-06-11 |
Family
ID=16327389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19460991A Expired - Fee Related JP3175205B2 (ja) | 1991-08-05 | 1991-08-05 | スイッチング電源装置の突入電流抑制回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175205B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100536577B1 (ko) * | 1998-06-10 | 2006-03-20 | 삼성전자주식회사 | 휴대용 전자 장치의 서지/돌입 전류 제한 회로 |
| KR100620083B1 (ko) * | 2004-12-09 | 2006-09-08 | 학교법인 청석학원 | 정전류 제어 기능을 갖는 스위칭 전원장치 |
| JP2009225540A (ja) * | 2008-03-14 | 2009-10-01 | Nec Computertechno Ltd | 電源装置及びその制御方法 |
| JP2010098875A (ja) * | 2008-10-17 | 2010-04-30 | Kyocera Mita Corp | 電源装置 |
| JP2011125082A (ja) * | 2009-12-08 | 2011-06-23 | Nec Lighting Ltd | スイッチ回路の突入電流防止回路 |
| JP2014528689A (ja) * | 2011-10-17 | 2014-10-27 | シュネーデル、トウシバ、インベーター、ヨーロッパ、ソシエテ、パル、アクション、セプリフエＳｃｈｎｅｉｄｅｒ Ｔｏｓｈｉｂａ Ｉｎｖｅｒｔｅｒ Ｅｕｒｏｐｅ Ｓａｓ | 電力変換器及びそのプリチャージ回路 |
-
1991
- 1991-08-05 JP JP19460991A patent/JP3175205B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100536577B1 (ko) * | 1998-06-10 | 2006-03-20 | 삼성전자주식회사 | 휴대용 전자 장치의 서지/돌입 전류 제한 회로 |
| KR100620083B1 (ko) * | 2004-12-09 | 2006-09-08 | 학교법인 청석학원 | 정전류 제어 기능을 갖는 스위칭 전원장치 |
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| JP2014528689A (ja) * | 2011-10-17 | 2014-10-27 | シュネーデル、トウシバ、インベーター、ヨーロッパ、ソシエテ、パル、アクション、セプリフエＳｃｈｎｅｉｄｅｒ Ｔｏｓｈｉｂａ Ｉｎｖｅｒｔｅｒ Ｅｕｒｏｐｅ Ｓａｓ | 電力変換器及びそのプリチャージ回路 |
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