JPH05309873A - 縮小文字パターン作成装置 - Google Patents
縮小文字パターン作成装置Info
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- JPH05309873A JPH05309873A JP4113651A JP11365192A JPH05309873A JP H05309873 A JPH05309873 A JP H05309873A JP 4113651 A JP4113651 A JP 4113651A JP 11365192 A JP11365192 A JP 11365192A JP H05309873 A JPH05309873 A JP H05309873A
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Abstract
(57)【要約】
【目的】 本発明は、ドットマトリクス方式の印字装置
における縮小文字パターン作成装置に関し、バランスの
良い縮小パターンを生成できる縮小文字パターン作成装
置を提供することを目的とする。 【構成】 第1の縮小論理回路2は、文字パターンの複
数列のパターンに対して、それぞれの列のパターンにつ
いて、所定数mのドット毎に特定位置のkドットをhド
ット(h<k<m)に減らして縮小する。第2の縮小論
理回路3は、文字パターンの複数列のパターンに対し
て、それぞれの列のパターンについて、所定数mのドッ
ト毎に、第1の縮小論理回路と異なる位置のkドットを
hドットに減らして縮小する。制御回路1は、第1の縮
小論理回路2と第2の縮小論理回路3により1列単位で
縮小したパターンの論理和をとり、横方向の縮小を行
う。
における縮小文字パターン作成装置に関し、バランスの
良い縮小パターンを生成できる縮小文字パターン作成装
置を提供することを目的とする。 【構成】 第1の縮小論理回路2は、文字パターンの複
数列のパターンに対して、それぞれの列のパターンにつ
いて、所定数mのドット毎に特定位置のkドットをhド
ット(h<k<m)に減らして縮小する。第2の縮小論
理回路3は、文字パターンの複数列のパターンに対し
て、それぞれの列のパターンについて、所定数mのドッ
ト毎に、第1の縮小論理回路と異なる位置のkドットを
hドットに減らして縮小する。制御回路1は、第1の縮
小論理回路2と第2の縮小論理回路3により1列単位で
縮小したパターンの論理和をとり、横方向の縮小を行
う。
Description
【0001】
【産業上の利用分野】本発明は縮小文字パターン作成装
置に係り、特に縮小印字の可能なドットマトリクス方式
の印字装置における縮小文字パターン作成装置に関す
る。
置に係り、特に縮小印字の可能なドットマトリクス方式
の印字装置における縮小文字パターン作成装置に関す
る。
【0002】
【従来の技術】図19は従来の縮小文字パターン作成装
置の一実施例である印字装置の構成図である。同図中、
5は中央処理装置(以下CPUと記す)で、プログラム
メモリ6はCPU5を制御するプログラムが書かれてい
るリード・オンリー・メモリ(ROM)で、CPU5は
このプログラムに従って動作する。ワークメモリ7はC
PU5の各種の作業のために使われるランダム・アクセ
ス・メモリ(RAM)である。印字フォントメモリ8は
各種文字毎の印字フォントが格納されているROMであ
る。インタフェース回路9はホストコンピュータ12と
データの授受を行う。
置の一実施例である印字装置の構成図である。同図中、
5は中央処理装置(以下CPUと記す)で、プログラム
メモリ6はCPU5を制御するプログラムが書かれてい
るリード・オンリー・メモリ(ROM)で、CPU5は
このプログラムに従って動作する。ワークメモリ7はC
PU5の各種の作業のために使われるランダム・アクセ
ス・メモリ(RAM)である。印字フォントメモリ8は
各種文字毎の印字フォントが格納されているROMであ
る。インタフェース回路9はホストコンピュータ12と
データの授受を行う。
【0003】CPU5は、制御インタフェース回路10
を介してプリンタ機構部11の制御を行う。縮小論理回
路13は、CPU5により書き込まれた文字パターンを
縮小する。
を介してプリンタ機構部11の制御を行う。縮小論理回
路13は、CPU5により書き込まれた文字パターンを
縮小する。
【0004】ホストコンピュータ12から送られてきた
データが文字コードの場合には、CPU5はこのコード
に対応する文字パターンを印字フォントメモリ8から読
出し、縮小論理回路13にこの文字パターンを書き込
む。縮小論理回路13は書き込まれた文字パターンを縦
方向に縮小する。CPU5は縮小論理回路13より読み
だした縮小文字パターンの論理和をとり横方向の縮小を
した後、制御インタフェース回路10を介してプリンタ
機構部11へ印字データを送り、縮小された文字が印字
される。
データが文字コードの場合には、CPU5はこのコード
に対応する文字パターンを印字フォントメモリ8から読
出し、縮小論理回路13にこの文字パターンを書き込
む。縮小論理回路13は書き込まれた文字パターンを縦
方向に縮小する。CPU5は縮小論理回路13より読み
だした縮小文字パターンの論理和をとり横方向の縮小を
した後、制御インタフェース回路10を介してプリンタ
機構部11へ印字データを送り、縮小された文字が印字
される。
【0005】ホストコンピュータ12から送られてきた
データがイメージデータの場合には、CPU5はイメー
ジデータをそのまま縮小論理回路13に書き込む。縮小
論理回路13は書き込まれたイメージを縦方向に縮小す
る。CPU5は縮小論理回路13より読みだした縮小イ
メージの論理和をとり横方向の縮小をした後、制御イン
タフェース回路10を介してプリンタ機構部11へ印字
データを送り、縮小されたイメージが印字される。
データがイメージデータの場合には、CPU5はイメー
ジデータをそのまま縮小論理回路13に書き込む。縮小
論理回路13は書き込まれたイメージを縦方向に縮小す
る。CPU5は縮小論理回路13より読みだした縮小イ
メージの論理和をとり横方向の縮小をした後、制御イン
タフェース回路10を介してプリンタ機構部11へ印字
データを送り、縮小されたイメージが印字される。
【0006】以下に、縮小論理回路13について、24
×24ドット構成の文字を約0.8倍に縮小する場合を
例にして説明する。図20は縮小論理回路13の縮小論
理図である。同図(B)は、24×24ドットの文字パ
ターンの1列のパターンを縮小する論理を示している。
この論理は、5ドットの縮小単位毎に特定位置の2ドッ
トの論理和をとり、1ドット減らし、全体で24ドット
を19ドットに縮小するものである。同図(B)の論理
により、同図(A)の入力パターンは、同図(C)の出
力パターンに縮小される。
×24ドット構成の文字を約0.8倍に縮小する場合を
例にして説明する。図20は縮小論理回路13の縮小論
理図である。同図(B)は、24×24ドットの文字パ
ターンの1列のパターンを縮小する論理を示している。
この論理は、5ドットの縮小単位毎に特定位置の2ドッ
トの論理和をとり、1ドット減らし、全体で24ドット
を19ドットに縮小するものである。同図(B)の論理
により、同図(A)の入力パターンは、同図(C)の出
力パターンに縮小される。
【0007】図21は、CPU5が行う横方向の縮小論
理図である。同図は、24×24ドットの文字パターン
の横1行の縮小の論理を示している。この論理は、5ド
ットの縮小単位毎に特定位置の2ドットの論理和をと
り、1ドット減らし、全体で24ドットを19ドットに
縮小するものである。
理図である。同図は、24×24ドットの文字パターン
の横1行の縮小の論理を示している。この論理は、5ド
ットの縮小単位毎に特定位置の2ドットの論理和をと
り、1ドット減らし、全体で24ドットを19ドットに
縮小するものである。
【0008】上記のように、従来の縮小文字パターン作
成装置では、先ず、縮小論理回路13により各列のパタ
ーンについて、所定数のドット毎に特定位置の2ドット
の論理和をとり、1ドット減らして縦方向の縮小を行
う。次に、縮小論理回路13による縮小パターンから、
CPU5により横の各行のパターンについて、所定数の
ドット毎に特定位置の2ドットの論理和をとり、1ドッ
ト減らして横方向の縮小を行っている。
成装置では、先ず、縮小論理回路13により各列のパタ
ーンについて、所定数のドット毎に特定位置の2ドット
の論理和をとり、1ドット減らして縦方向の縮小を行
う。次に、縮小論理回路13による縮小パターンから、
CPU5により横の各行のパターンについて、所定数の
ドット毎に特定位置の2ドットの論理和をとり、1ドッ
ト減らして横方向の縮小を行っている。
【0009】また、上記の方式とは別に、アウトライン
フォントを用いる方式が考えられるが、処理速度の速い
CPUと大きなワークメモリを必要とする。
フォントを用いる方式が考えられるが、処理速度の速い
CPUと大きなワークメモリを必要とする。
【0010】
【発明が解決しようとする課題】しかるに、従来の縮小
文字パターン作成装置では、図20の(A)入力パター
ン、(B)出力パターン、から分かるように、縮小前に
3ドットだったものが、縮小後は、ドットの位置によっ
て2ドットと3ドットに異なって縮小される。
文字パターン作成装置では、図20の(A)入力パター
ン、(B)出力パターン、から分かるように、縮小前に
3ドットだったものが、縮小後は、ドットの位置によっ
て2ドットと3ドットに異なって縮小される。
【0011】図22に示す2ドットを基本とした細ゴシ
ック調の“王”という文字パターンは、縮小した場合、
図23に示すパターンとなる。また、図24に示す3ド
ットを基本とした太ゴシック調の“王”という文字パタ
ーンは、縮小した場合、図25に示すパターンとなる。
2ドットを基本とした細ゴシック調の図22のパターン
も、3ドットを基本とした太ゴシック調の図24のパタ
ーンも、縮小するとそれぞれ図23、図25のように横
線の太さがばらつき、文字のバランスが悪くなってい
る。
ック調の“王”という文字パターンは、縮小した場合、
図23に示すパターンとなる。また、図24に示す3ド
ットを基本とした太ゴシック調の“王”という文字パタ
ーンは、縮小した場合、図25に示すパターンとなる。
2ドットを基本とした細ゴシック調の図22のパターン
も、3ドットを基本とした太ゴシック調の図24のパタ
ーンも、縮小するとそれぞれ図23、図25のように横
線の太さがばらつき、文字のバランスが悪くなってい
る。
【0012】上記のように、従来の縮小文字パターン作
成装置では、線の太さにばらつきが生じ、縮小した文字
パターンのバランスが悪くなるという問題があった。
成装置では、線の太さにばらつきが生じ、縮小した文字
パターンのバランスが悪くなるという問題があった。
【0013】また、アウトラインフォントを用いる方式
では、きれいな縮小パターンが得られる反面、コストが
高くなるという問題がある。
では、きれいな縮小パターンが得られる反面、コストが
高くなるという問題がある。
【0014】本発明は上記の点に鑑みてなされたもの
で、横線の太さのばらつきが少なく、バランスの良い縮
小パターンを生成できる、低コストの縮小文字パターン
作成装置を提供することを目的とする。
で、横線の太さのばらつきが少なく、バランスの良い縮
小パターンを生成できる、低コストの縮小文字パターン
作成装置を提供することを目的とする。
【0015】
【課題を解決するための手段】図1は本発明の原理構成
図である。同図に示すように、本発明の縮小文字パター
ン作成装置は制御回路1、第1の縮小論理回路2、及び
第2の縮小論理回路3から構成される。
図である。同図に示すように、本発明の縮小文字パター
ン作成装置は制御回路1、第1の縮小論理回路2、及び
第2の縮小論理回路3から構成される。
【0016】請求項1の発明では、第1の縮小論理回路
2は、書き込まれる文字パターンの複数列のパターンに
対して、それぞれの列のパターンについて、所定数mの
ドット毎に特定位置のkドットをhドット(ただし、h
<k<m)に減らして縮小する。第2の縮小論理回路3
は、書き込まれる文字パターンの複数列のパターンに対
して、それぞれの列のパターンについて、所定数mのド
ット毎に第1の縮小論理回路2と異なる位置のkドット
をhドットに減らして縮小する。
2は、書き込まれる文字パターンの複数列のパターンに
対して、それぞれの列のパターンについて、所定数mの
ドット毎に特定位置のkドットをhドット(ただし、h
<k<m)に減らして縮小する。第2の縮小論理回路3
は、書き込まれる文字パターンの複数列のパターンに対
して、それぞれの列のパターンについて、所定数mのド
ット毎に第1の縮小論理回路2と異なる位置のkドット
をhドットに減らして縮小する。
【0017】制御回路1は、第1の縮小論理回路2と第
2の縮小論理回路3にバスライン4で接続されており、
第1の縮小論理回路2と第2の縮小論理回路3に文字パ
ターンを1列のパターン単位で書き込み、第1の縮小論
理回路2による縮小パターンと第2の縮小論理回路3に
よる縮小パターンの論理和をとり、横方向の縮小を行
う。
2の縮小論理回路3にバスライン4で接続されており、
第1の縮小論理回路2と第2の縮小論理回路3に文字パ
ターンを1列のパターン単位で書き込み、第1の縮小論
理回路2による縮小パターンと第2の縮小論理回路3に
よる縮小パターンの論理和をとり、横方向の縮小を行
う。
【0018】請求項2の発明では、制御回路1は、第1
の縮小論理回路2と第2の縮小論理回路3に、文字パタ
ーンの、異なる列のパターンを交互に書き込み、第1の
縮小論理回路2による縮小パターンと第2の縮小論理回
路3による縮小パターンの横方向に隣合うパターン同士
の論理和をとり、横方向の縮小を行う。
の縮小論理回路2と第2の縮小論理回路3に、文字パタ
ーンの、異なる列のパターンを交互に書き込み、第1の
縮小論理回路2による縮小パターンと第2の縮小論理回
路3による縮小パターンの横方向に隣合うパターン同士
の論理和をとり、横方向の縮小を行う。
【0019】請求項3の発明では、制御回路は、文字パ
ターンの各列の、所定数mのドットからなる縮小単位毎
に、縮小単位の最上位のドットから3ドットの表示有り
のドットが連続し、かつ、一つ上の縮小単位の最下位ド
ットが表示無しのとき、最上位から4番目のドットを表
示有りとする処理を行った後、第1の縮小論理回路と第
2の縮小論理回路に、文字パターンを1列のパターン単
位で書き込む。
ターンの各列の、所定数mのドットからなる縮小単位毎
に、縮小単位の最上位のドットから3ドットの表示有り
のドットが連続し、かつ、一つ上の縮小単位の最下位ド
ットが表示無しのとき、最上位から4番目のドットを表
示有りとする処理を行った後、第1の縮小論理回路と第
2の縮小論理回路に、文字パターンを1列のパターン単
位で書き込む。
【0020】かつ、第1の縮小論理回路は、縮小単位中
の最上位から1番目と2番目の2ドットの論理和をとり
1ドットを減らす構成であり、第2の縮小論理回路は、
縮小単位中の最上位から3番目と4番目の2ドットの論
理積をとり1ドットを減らす構成である。
の最上位から1番目と2番目の2ドットの論理和をとり
1ドットを減らす構成であり、第2の縮小論理回路は、
縮小単位中の最上位から3番目と4番目の2ドットの論
理積をとり1ドットを減らす構成である。
【0021】
【作用】請求項1の発明では、ある一定の太さの横線を
縮小する場合、第1の縮小論理回路2、又は、第2の縮
小論理回路3の単独では、所定数mのドットからなる縮
小単位の、どの位置に縮小する線のドットが入力される
かによって、縮小後の線の太さにばらつきを生ずる。し
かし、第1の縮小論理回路2と第2の縮小論理回路3と
で、ばらつきを生ずる入力位置が異なるので、第1の縮
小論理回路2と第2の縮小論理回路3のそれぞれの縮小
パターンの論理和をとることで、縮小後の横線の太さの
ばらつきが小さくなる。
縮小する場合、第1の縮小論理回路2、又は、第2の縮
小論理回路3の単独では、所定数mのドットからなる縮
小単位の、どの位置に縮小する線のドットが入力される
かによって、縮小後の線の太さにばらつきを生ずる。し
かし、第1の縮小論理回路2と第2の縮小論理回路3と
で、ばらつきを生ずる入力位置が異なるので、第1の縮
小論理回路2と第2の縮小論理回路3のそれぞれの縮小
パターンの論理和をとることで、縮小後の横線の太さの
ばらつきが小さくなる。
【0022】請求項2の発明では、文字パターンの、異
なる列のパターンを第1の縮小論理回路2と第2の縮小
論理回路3とで交互に縮小し、第1の縮小論理回路2に
よる縮小パターンと第2の縮小論理回路3による縮小パ
ターンの、横方向に隣合うパターン同士の論理和をと
り、横方向の縮小を行う。このため、1列のパターンを
第1の縮小論理回路2と第2の縮小論理回路3の両方で
縮小し、両者のデータの論理和をとる方式に比べ、縮小
文字パターンの生成時間が短い。
なる列のパターンを第1の縮小論理回路2と第2の縮小
論理回路3とで交互に縮小し、第1の縮小論理回路2に
よる縮小パターンと第2の縮小論理回路3による縮小パ
ターンの、横方向に隣合うパターン同士の論理和をと
り、横方向の縮小を行う。このため、1列のパターンを
第1の縮小論理回路2と第2の縮小論理回路3の両方で
縮小し、両者のデータの論理和をとる方式に比べ、縮小
文字パターンの生成時間が短い。
【0023】請求項3の発明では、縦3ドットのパター
ンが、第1の縮小論理回路2と第2の縮小論理回路3の
どちらによっても2ドットのパターンに縮小される場合
に、3ドットを予め4ドットにしておくため、縮小後も
3ドットのパターンが変わらずに3ドットになる。この
ため、3ドットの横線の太さが縮小後も変わらない。ま
た、2ドットの横線の太さも、縮小後に変化しない。
ンが、第1の縮小論理回路2と第2の縮小論理回路3の
どちらによっても2ドットのパターンに縮小される場合
に、3ドットを予め4ドットにしておくため、縮小後も
3ドットのパターンが変わらずに3ドットになる。この
ため、3ドットの横線の太さが縮小後も変わらない。ま
た、2ドットの横線の太さも、縮小後に変化しない。
【0024】
【実施例】図2は本発明の一実施例である印字装置の構
成図である。同図において、図19と同一構成部分には
同一符号を付し、その説明を適宜省略する。同図の制御
回路1は、CPU5、プログラムメモリ6、及びワーク
メモリ7から構成される。第1の縮小論理回路2と、第
2の縮小論理回路3は、CPU5により書き込まれた文
字パターンを縦方向に縮小する。
成図である。同図において、図19と同一構成部分には
同一符号を付し、その説明を適宜省略する。同図の制御
回路1は、CPU5、プログラムメモリ6、及びワーク
メモリ7から構成される。第1の縮小論理回路2と、第
2の縮小論理回路3は、CPU5により書き込まれた文
字パターンを縦方向に縮小する。
【0025】ホストコンピュータ12から送られてきた
データが文字コードの場合には、CPU5はこのコード
に対応する文字パターンを印字フォントメモリ8から読
出し、第1の縮小論理回路2と、第2の縮小論理回路3
にこの文字パターンを書き込む。第1の縮小論理回路2
と第2の縮小論理回路3は、書き込まれた文字パターン
を縦方向に縮小する。CPU5は第1の縮小論理回路2
と第2の縮小論理回路3より読みだした縮小文字パター
ンの論理和をとり横方向の縮小をした後、制御インタフ
ェース回路10を介してプリンタ機構部11へ印字デー
タを送り、縮小された文字が印字される。
データが文字コードの場合には、CPU5はこのコード
に対応する文字パターンを印字フォントメモリ8から読
出し、第1の縮小論理回路2と、第2の縮小論理回路3
にこの文字パターンを書き込む。第1の縮小論理回路2
と第2の縮小論理回路3は、書き込まれた文字パターン
を縦方向に縮小する。CPU5は第1の縮小論理回路2
と第2の縮小論理回路3より読みだした縮小文字パター
ンの論理和をとり横方向の縮小をした後、制御インタフ
ェース回路10を介してプリンタ機構部11へ印字デー
タを送り、縮小された文字が印字される。
【0026】ホストコンピュータ12から送られてきた
データがイメージデータの場合には、CPU5はイメー
ジデータをそのまま第1の縮小論理回路2と第2の縮小
論理回路3に書き込む。第1の縮小論理回路2と第2の
縮小論理回路3は、書き込まれたイメージを縦方向に縮
小する。CPU5は第1の縮小論理回路2と第2の縮小
論理回路3より読みだした縮小イメージの論理和をとり
横方向の縮小をした後、制御インタフェース回路10を
介してプリンタ機構部11へ印字データを送り、縮小さ
れたイメージが印字される。
データがイメージデータの場合には、CPU5はイメー
ジデータをそのまま第1の縮小論理回路2と第2の縮小
論理回路3に書き込む。第1の縮小論理回路2と第2の
縮小論理回路3は、書き込まれたイメージを縦方向に縮
小する。CPU5は第1の縮小論理回路2と第2の縮小
論理回路3より読みだした縮小イメージの論理和をとり
横方向の縮小をした後、制御インタフェース回路10を
介してプリンタ機構部11へ印字データを送り、縮小さ
れたイメージが印字される。
【0027】以下に、24×24ドット構成の文字を
0.8倍に縮小する場合を例にして文字パターンの縮小
について説明する。図3は0.8倍に縮小する場合の第
1の縮小論理回路2の縮小論理図である。同図(B)
は、24×24ドットの文字パターンの1列のデータを
縮小する論理を示している。この論理は、5ドットの縮
小単位毎に上から1番目と2番目の2ドットの論理和を
とり、1ドット減らし、全体で24ドットを19ドット
に縮小するものである。ただし、21〜24番目のドッ
トは、4ドットが縮小単位で、3ドットに縮小する。同
図(B)の論理により、同図(A)の入力パターンの2
4ドットは、同図(C)の出力パターンの19ドットに
縮小される。
0.8倍に縮小する場合を例にして文字パターンの縮小
について説明する。図3は0.8倍に縮小する場合の第
1の縮小論理回路2の縮小論理図である。同図(B)
は、24×24ドットの文字パターンの1列のデータを
縮小する論理を示している。この論理は、5ドットの縮
小単位毎に上から1番目と2番目の2ドットの論理和を
とり、1ドット減らし、全体で24ドットを19ドット
に縮小するものである。ただし、21〜24番目のドッ
トは、4ドットが縮小単位で、3ドットに縮小する。同
図(B)の論理により、同図(A)の入力パターンの2
4ドットは、同図(C)の出力パターンの19ドットに
縮小される。
【0028】図4は0.8倍に縮小する場合の第2の縮
小論理回路3の縮小論理図である。同図(B)は、24
×24ドットの文字パターンの1列のデータを縮小する
論理を示している。この論理は、5ドットの縮小単位毎
に上から3番目と4番目の2ドットの論理積をとり、1
ドット減らし、全体で24ドットを19ドットに縮小す
るものである。ただし、21〜24番目のドットは、4
ドットが縮小単位で、3ドットに縮小する。同図(B)
の論理により、同図(A)の入力パターンの24ドット
は、同図(C)の出力パターンの19ドットに縮小され
る。
小論理回路3の縮小論理図である。同図(B)は、24
×24ドットの文字パターンの1列のデータを縮小する
論理を示している。この論理は、5ドットの縮小単位毎
に上から3番目と4番目の2ドットの論理積をとり、1
ドット減らし、全体で24ドットを19ドットに縮小す
るものである。ただし、21〜24番目のドットは、4
ドットが縮小単位で、3ドットに縮小する。同図(B)
の論理により、同図(A)の入力パターンの24ドット
は、同図(C)の出力パターンの19ドットに縮小され
る。
【0029】図5は、0.8倍に縮小する場合のパター
ンの前処理の説明図である。先ずCPU5は、横方向の
縮小後に3ドットの横線の太さにばらつきが生じないよ
うにするため、元の文字パターンに、図5に示す前処理
を行う。この処理は同図に示すように、元の文字パター
ンの各列の5ドットからなる縮小単位毎に、上から3ド
ットの5n+1,5n+2,5n+3が全て表示有りの
ドットで、かつ、一つ上の縮小単位の最下位ドットの5
nが表示無しのとき、上から4ドット目を表示有りとす
るものである。ここで、nは、0〜4の整数である。た
だし、n=0の最も上の縮小単位の場合は、一つ上の縮
小単位の最下位ドットは、常に表示無しとしている。
ンの前処理の説明図である。先ずCPU5は、横方向の
縮小後に3ドットの横線の太さにばらつきが生じないよ
うにするため、元の文字パターンに、図5に示す前処理
を行う。この処理は同図に示すように、元の文字パター
ンの各列の5ドットからなる縮小単位毎に、上から3ド
ットの5n+1,5n+2,5n+3が全て表示有りの
ドットで、かつ、一つ上の縮小単位の最下位ドットの5
nが表示無しのとき、上から4ドット目を表示有りとす
るものである。ここで、nは、0〜4の整数である。た
だし、n=0の最も上の縮小単位の場合は、一つ上の縮
小単位の最下位ドットは、常に表示無しとしている。
【0030】縮小単位の5n+1,5n+2,5n+3
の位置に3ドットがある場合、第1の縮小論理回路2、
第2の縮小論理回路3のどちらによっても、3ドットが
2ドットに縮小されるため、第1の縮小論理回路2によ
る縮小パターンと第2の縮小論理回路3による縮小パタ
ーンの論理和をとっても、3ドットが2ドットに縮小さ
れてしまう。
の位置に3ドットがある場合、第1の縮小論理回路2、
第2の縮小論理回路3のどちらによっても、3ドットが
2ドットに縮小されるため、第1の縮小論理回路2によ
る縮小パターンと第2の縮小論理回路3による縮小パタ
ーンの論理和をとっても、3ドットが2ドットに縮小さ
れてしまう。
【0031】この3ドットから2ドットへの縮小を無く
すため、この処理により予め3ドットを4ドットにして
おき、元の3ドットが縮小後も3ドットのままになるよ
うにしている。この前処理により、図5の(A)の元の
3ドットのパターンは、(B)の4ドットのパターンと
なる。
すため、この処理により予め3ドットを4ドットにして
おき、元の3ドットが縮小後も3ドットのままになるよ
うにしている。この前処理により、図5の(A)の元の
3ドットのパターンは、(B)の4ドットのパターンと
なる。
【0032】図3(A)、図4(A)のパターンは、上
記の前処理を行い、n=0、n=2の元の3ドットを4
ドットにしたパターンである。この前処理により、第1
の縮小論理回路による縮小後の図3(C)のパターン
は、全て3ドットでそろい、第2の縮小論理回路による
縮小後の図4(C)のパターンは、一番下の2ドットを
除き、3ドットとなっている。このため、横方向の縮小
のときに、図3(C)と図4(C)のパターンの論理和
をとると、全て3ドットでそろう。
記の前処理を行い、n=0、n=2の元の3ドットを4
ドットにしたパターンである。この前処理により、第1
の縮小論理回路による縮小後の図3(C)のパターン
は、全て3ドットでそろい、第2の縮小論理回路による
縮小後の図4(C)のパターンは、一番下の2ドットを
除き、3ドットとなっている。このため、横方向の縮小
のときに、図3(C)と図4(C)のパターンの論理和
をとると、全て3ドットでそろう。
【0033】次にCPU5は、元の文字パターンに前処
理を行った文字パターンを左から1列ずつ、異なる列の
パターンを第1の縮小論理回路2と第2の縮小論理回路
3に交互に書き込み、文字パターンの各列につき、19
ドットの縦方向の縮小パターンを得る。例えば、左端の
1列を第1の縮小論理回路2で縮小し、次の1列を第2
の縮小論理回路3で縮小し、以下、同様にして各列を縮
小する。
理を行った文字パターンを左から1列ずつ、異なる列の
パターンを第1の縮小論理回路2と第2の縮小論理回路
3に交互に書き込み、文字パターンの各列につき、19
ドットの縦方向の縮小パターンを得る。例えば、左端の
1列を第1の縮小論理回路2で縮小し、次の1列を第2
の縮小論理回路3で縮小し、以下、同様にして各列を縮
小する。
【0034】図6はCPU5が行う0.8倍に縮小する
場合の横方向の縮小論理図である。CPU5は、第1の
縮小論理回路2と第2の縮小論理回路3により得られた
縦方向の縮小パターンを用いて横方向の縮小を行う。こ
の縮小論理は、縮小単位の5ドット毎に横方向に隣合う
ドットの論理和をとり1ドット減らし、横方向の縮小を
行うものである。この横方向の縮小によって、24ドッ
トが19ドットに縮小される。
場合の横方向の縮小論理図である。CPU5は、第1の
縮小論理回路2と第2の縮小論理回路3により得られた
縦方向の縮小パターンを用いて横方向の縮小を行う。こ
の縮小論理は、縮小単位の5ドット毎に横方向に隣合う
ドットの論理和をとり1ドット減らし、横方向の縮小を
行うものである。この横方向の縮小によって、24ドッ
トが19ドットに縮小される。
【0035】0.8倍の縮小の場合、以上のようにし
て、本実施例の縮小文字パターン作成装置は、24ドッ
ト×24ドットの文字パターンを19×19ドットの文
字パターンに縮小する。
て、本実施例の縮小文字パターン作成装置は、24ドッ
ト×24ドットの文字パターンを19×19ドットの文
字パターンに縮小する。
【0036】ある一定の太さの横線を縦方向に縮小する
場合、第1の縮小論理回路2、又は、第2の縮小論理回
路3の単独では、5ドットの縮小単位のどの位置に縮小
する線のドットが入力されるかによって、縮小後の線の
太さにばらつきを生ずる。しかし、第1の縮小論理回路
2と第2の縮小論理回路3とで、ばらつきを生ずる入力
位置が異なるので、第1の縮小論理回路2と第2の縮小
論理回路3のそれぞれの縮小パターンの論理和をとるこ
とで、縮小後の線の太さのばらつきが小さくなる。
場合、第1の縮小論理回路2、又は、第2の縮小論理回
路3の単独では、5ドットの縮小単位のどの位置に縮小
する線のドットが入力されるかによって、縮小後の線の
太さにばらつきを生ずる。しかし、第1の縮小論理回路
2と第2の縮小論理回路3とで、ばらつきを生ずる入力
位置が異なるので、第1の縮小論理回路2と第2の縮小
論理回路3のそれぞれの縮小パターンの論理和をとるこ
とで、縮小後の線の太さのばらつきが小さくなる。
【0037】例えば、第2の縮小論理回路3による縮小
パターンである図4(C)のパターンは一番下の部分だ
けが2ドットに縮小されているが、同じパターンを第1
の縮小論理回路3により縮小したパターンである図3
(C)のパターンと論理和をとることで、全て3ドット
にそろえることができる。
パターンである図4(C)のパターンは一番下の部分だ
けが2ドットに縮小されているが、同じパターンを第1
の縮小論理回路3により縮小したパターンである図3
(C)のパターンと論理和をとることで、全て3ドット
にそろえることができる。
【0038】以下に、24ドットの“王”という文字を
例にして縮小のようすを説明する。図7、図11は、縮
小前の元のパターンを示している。この元のパターンに
図5の前処理を行うと、図7のパターンは、影響を受け
ずに図8に示すパターンとなり、図11のパターンは、
図12に示すように、3ドットの横線2本が4ドットに
なる。
例にして縮小のようすを説明する。図7、図11は、縮
小前の元のパターンを示している。この元のパターンに
図5の前処理を行うと、図7のパターンは、影響を受け
ずに図8に示すパターンとなり、図11のパターンは、
図12に示すように、3ドットの横線2本が4ドットに
なる。
【0039】次に図8のパターンを、左から1列ずつ第
1の縮小論理回路2と第2の縮小論理回路3に交互に書
き込むと、図9に示す縦方向の縮小パターンを得る。ま
た、図12のパターンを、左から1列ずつ第1の縮小論
理回路2と第2の縮小論理回路3に交互に書き込むと、
図13に示す縦方向の縮小パターンを得る。第1の縮小
論理回路2と第2の縮小論理回路3とでは、5ドットの
縮小単位の縮小するドット位置と縮小の論理が異なるた
め、縮小前の1列のパターンが同じでも、縮小後のパタ
ーンは図9、図13に示すように隣合う列で異なってい
る。
1の縮小論理回路2と第2の縮小論理回路3に交互に書
き込むと、図9に示す縦方向の縮小パターンを得る。ま
た、図12のパターンを、左から1列ずつ第1の縮小論
理回路2と第2の縮小論理回路3に交互に書き込むと、
図13に示す縦方向の縮小パターンを得る。第1の縮小
論理回路2と第2の縮小論理回路3とでは、5ドットの
縮小単位の縮小するドット位置と縮小の論理が異なるた
め、縮小前の1列のパターンが同じでも、縮小後のパタ
ーンは図9、図13に示すように隣合う列で異なってい
る。
【0040】次に、図6の縮小論理に従って、CPU5
が横方向の縮小を行う。この結果、図9のパターンは、
図10に示す19ドットのパターンとなり、また、図1
3のパターンは、図14に示す19ドットのパターンと
なり、19ドットの縮小パターンが得られる。横方向の
縮小では、隣合うドットの論理和をとっているため、図
9のように1列ごとに1ドットと2ドットのパターンが
繰り返していても、図10のように2ドットのそろった
パターンに縮小される。
が横方向の縮小を行う。この結果、図9のパターンは、
図10に示す19ドットのパターンとなり、また、図1
3のパターンは、図14に示す19ドットのパターンと
なり、19ドットの縮小パターンが得られる。横方向の
縮小では、隣合うドットの論理和をとっているため、図
9のように1列ごとに1ドットと2ドットのパターンが
繰り返していても、図10のように2ドットのそろった
パターンに縮小される。
【0041】以上のように、2ドットの線を基本とした
図7のパターンでも、3ドットの線を基本とした図11
のパターンでも、線の太さがそろったバランスの良い縮
小パターンを得ることができる。
図7のパターンでも、3ドットの線を基本とした図11
のパターンでも、線の太さがそろったバランスの良い縮
小パターンを得ることができる。
【0042】次に、24×24ドット構成の文字を0.
75倍に縮小する場合を例にして文字パターンの縮小に
ついて説明する。図15は0.75倍に縮小する場合の
第1の縮小論理回路2の縮小論理図である。同図(B)
は、24×24ドットの文字パターンの1列のデータを
縮小する論理を示している。この論理は、4ドットの縮
小単位毎に上から1番目と2番目の2ドットの論理和を
とり、1ドット減らし、全体で24ドットを18ドット
に縮小するものである。同図(B)の論理により、同図
(A)の入力パターンの24ドットは、同図(C)の出
力パターンの18ドットに縮小される。
75倍に縮小する場合を例にして文字パターンの縮小に
ついて説明する。図15は0.75倍に縮小する場合の
第1の縮小論理回路2の縮小論理図である。同図(B)
は、24×24ドットの文字パターンの1列のデータを
縮小する論理を示している。この論理は、4ドットの縮
小単位毎に上から1番目と2番目の2ドットの論理和を
とり、1ドット減らし、全体で24ドットを18ドット
に縮小するものである。同図(B)の論理により、同図
(A)の入力パターンの24ドットは、同図(C)の出
力パターンの18ドットに縮小される。
【0043】図16は0.75倍に縮小する場合の第2
の縮小論理回路3の縮小論理図である。同図(B)は、
24×24ドットの文字パターンの1列のデータを縮小
する論理を示している。この論理は、4ドットの縮小単
位毎に上から3番目と4番目の2ドットの論理積をと
り、1ドット減らし、全体で24ドットを18ドットに
縮小するものである。同図(B)の論理により、同図
(A)の入力パターンの24ドットは、同図(C)の出
力パターンの18ドットに縮小される。
の縮小論理回路3の縮小論理図である。同図(B)は、
24×24ドットの文字パターンの1列のデータを縮小
する論理を示している。この論理は、4ドットの縮小単
位毎に上から3番目と4番目の2ドットの論理積をと
り、1ドット減らし、全体で24ドットを18ドットに
縮小するものである。同図(B)の論理により、同図
(A)の入力パターンの24ドットは、同図(C)の出
力パターンの18ドットに縮小される。
【0044】図17は、0.75倍に縮小する場合のパ
ターンの前処理の説明図である。先ずCPU5は、横方
向の縮小後に3ドットの横線の太さにばらつきが生じな
いようにするため、元の文字パターンに、図17に示す
前処理を行う。この処理は同図に示すように、元の文字
パターンの各列の4ドットからなる縮小単位毎に、上か
ら3ドットの4n+1,4n+2,4n+3が全て表示
有りのドットで、かつ、一つ上の縮小単位の最下位ドッ
トの4nが表示無しのとき、上から4ドット目を表示有
りとするものである。ここで、nは、0〜5の整数であ
る。ただし、n=0の最も上の縮小単位の場合は、一つ
上の縮小単位の最下位ドットは、常に表示無しとしてい
る。
ターンの前処理の説明図である。先ずCPU5は、横方
向の縮小後に3ドットの横線の太さにばらつきが生じな
いようにするため、元の文字パターンに、図17に示す
前処理を行う。この処理は同図に示すように、元の文字
パターンの各列の4ドットからなる縮小単位毎に、上か
ら3ドットの4n+1,4n+2,4n+3が全て表示
有りのドットで、かつ、一つ上の縮小単位の最下位ドッ
トの4nが表示無しのとき、上から4ドット目を表示有
りとするものである。ここで、nは、0〜5の整数であ
る。ただし、n=0の最も上の縮小単位の場合は、一つ
上の縮小単位の最下位ドットは、常に表示無しとしてい
る。
【0045】縮小単位の4n+1,4n+2,4n+3
の位置に3ドットがある場合、第1の縮小論理回路2、
第2の縮小論理回路3のどちらによっても、3ドットが
2ドットに縮小されるため、第1の縮小論理回路2によ
る縮小パターンと第2の縮小論理回路3による縮小パタ
ーンの論理和をとっても、3ドットが2ドットに縮小さ
れてしまう。
の位置に3ドットがある場合、第1の縮小論理回路2、
第2の縮小論理回路3のどちらによっても、3ドットが
2ドットに縮小されるため、第1の縮小論理回路2によ
る縮小パターンと第2の縮小論理回路3による縮小パタ
ーンの論理和をとっても、3ドットが2ドットに縮小さ
れてしまう。
【0046】この3ドットから2ドットへの縮小を無く
すため、この処理により予め3ドットを4ドットにして
おき、元の3ドットが縮小後も3ドットのままになるよ
うにしている。この前処理により、図17の(A)の元
の3ドットのパターンは、(B)の4ドットのパターン
となる。
すため、この処理により予め3ドットを4ドットにして
おき、元の3ドットが縮小後も3ドットのままになるよ
うにしている。この前処理により、図17の(A)の元
の3ドットのパターンは、(B)の4ドットのパターン
となる。
【0047】図15(A)、図16(A)のパターン
は、上記の前処理を行い、n=0、n=2の元の3ドッ
トを4ドットにしたパターンである。この前処理によ
り、第1の縮小論理回路による縮小後の図15(C)の
パターンは、全て3ドットでそろい、第2の縮小論理回
路による縮小後の図16(C)のパターンは、一番下の
2ドットを除き、3ドットとなっている。このため、横
方向の縮小のときに、図15(C)と図16(C)のパ
ターンの論理和をとると、全て3ドットでそろう。
は、上記の前処理を行い、n=0、n=2の元の3ドッ
トを4ドットにしたパターンである。この前処理によ
り、第1の縮小論理回路による縮小後の図15(C)の
パターンは、全て3ドットでそろい、第2の縮小論理回
路による縮小後の図16(C)のパターンは、一番下の
2ドットを除き、3ドットとなっている。このため、横
方向の縮小のときに、図15(C)と図16(C)のパ
ターンの論理和をとると、全て3ドットでそろう。
【0048】次にCPU5は、元の文字パターンに前処
理を行った文字パターンを左から1列ずつ、異なる列の
パターンを第1の縮小論理回路2と第2の縮小論理回路
3に交互に書き込み、文字パターンの各列につき、18
ドットの縦方向の縮小パターンを得る。例えば、左端の
1列を第1の縮小論理回路2で縮小し、次の1列を第2
の縮小論理回路3で縮小し、以下、同様にして各列を縮
小する。
理を行った文字パターンを左から1列ずつ、異なる列の
パターンを第1の縮小論理回路2と第2の縮小論理回路
3に交互に書き込み、文字パターンの各列につき、18
ドットの縦方向の縮小パターンを得る。例えば、左端の
1列を第1の縮小論理回路2で縮小し、次の1列を第2
の縮小論理回路3で縮小し、以下、同様にして各列を縮
小する。
【0049】図18はCPU5が行う0.75倍に縮小
する場合の横方向の縮小論理図である。CPU5は、第
1の縮小論理回路2と第2の縮小論理回路3により得ら
れた縦方向の縮小パターンを用いて横方向の縮小を行
う。この縮小論理は、縮小単位の4ドット毎に横方向に
隣合うドットの論理和をとり1ドット減らし、横方向の
縮小を行うものである。この横方向の縮小によって、2
4ドットが18ドットに縮小される。
する場合の横方向の縮小論理図である。CPU5は、第
1の縮小論理回路2と第2の縮小論理回路3により得ら
れた縦方向の縮小パターンを用いて横方向の縮小を行
う。この縮小論理は、縮小単位の4ドット毎に横方向に
隣合うドットの論理和をとり1ドット減らし、横方向の
縮小を行うものである。この横方向の縮小によって、2
4ドットが18ドットに縮小される。
【0050】0.75倍の縮小の場合、以上のようにし
て、本実施例の縮小文字パターン作成装置は、24ドッ
ト×24ドットの文字パターンを18×18ドットの文
字パターンに縮小する。
て、本実施例の縮小文字パターン作成装置は、24ドッ
ト×24ドットの文字パターンを18×18ドットの文
字パターンに縮小する。
【0051】ある一定の太さの横線を縦方向に縮小する
場合、第1の縮小論理回路2、又は、第2の縮小論理回
路3の単独では、4ドットの縮小単位のどの位置に縮小
する線のドットが入力されるかによって、縮小後の線の
太さにばらつきを生ずる。しかし、第1の縮小論理回路
2と第2の縮小論理回路3とで、ばらつきを生ずる入力
位置が異なるので、第1の縮小論理回路2と第2の縮小
論理回路3のそれぞれの縮小パターンの論理和をとるこ
とで、縮小後の線の太さのばらつきが小さくなる。
場合、第1の縮小論理回路2、又は、第2の縮小論理回
路3の単独では、4ドットの縮小単位のどの位置に縮小
する線のドットが入力されるかによって、縮小後の線の
太さにばらつきを生ずる。しかし、第1の縮小論理回路
2と第2の縮小論理回路3とで、ばらつきを生ずる入力
位置が異なるので、第1の縮小論理回路2と第2の縮小
論理回路3のそれぞれの縮小パターンの論理和をとるこ
とで、縮小後の線の太さのばらつきが小さくなる。
【0052】例えば、第2の縮小論理回路3による縮小
パターンである図16(C)のパターンは一番下の部分
だけが2ドットに縮小されているが、同じパターンを第
1の縮小論理回路3により縮小したパターンである図1
5(C)のパターンと論理和をとることで、全て3ドッ
トにそろえることができる。
パターンである図16(C)のパターンは一番下の部分
だけが2ドットに縮小されているが、同じパターンを第
1の縮小論理回路3により縮小したパターンである図1
5(C)のパターンと論理和をとることで、全て3ドッ
トにそろえることができる。
【0053】上記のように、本実施例では、5ドット、
或いは4ドットの縮小単位中の異なる位置のドットを縮
小する第1の縮小論理回路2と第2の縮小論理回路3の
それぞれによる縮小パターンの論理和をとっており、か
つ、3ドットの横線の太さに縮小後にばらつきが生じな
いように、元のデータに前処理を行っているため、縮小
後の横線の太さのばらつきが小さく、特に2ドット、3
ドットの横線の太さは、縮小後も変化しない。このた
め、横線の太さがそろったバランスの良い縮小パターン
を得ることができる。
或いは4ドットの縮小単位中の異なる位置のドットを縮
小する第1の縮小論理回路2と第2の縮小論理回路3の
それぞれによる縮小パターンの論理和をとっており、か
つ、3ドットの横線の太さに縮小後にばらつきが生じな
いように、元のデータに前処理を行っているため、縮小
後の横線の太さのばらつきが小さく、特に2ドット、3
ドットの横線の太さは、縮小後も変化しない。このた
め、横線の太さがそろったバランスの良い縮小パターン
を得ることができる。
【0054】また、文字パターンの、異なる列のパター
ンを第1の縮小論理回路と第2の縮小論理回路とで交互
に縮小し、第1の縮小論理回路による縮小パターンと第
2の縮小論理回路による縮小パターンの横方向に隣合う
パターン同士の論理和をとり、横方向の縮小を行ってい
る。このため、1列のパターンを第1の縮小論理回路と
第2の縮小論理回路の両方で縮小し、両者のデータの論
理和をとる方式に比べ、縮小文字パターンの生成時間を
短縮することができる。
ンを第1の縮小論理回路と第2の縮小論理回路とで交互
に縮小し、第1の縮小論理回路による縮小パターンと第
2の縮小論理回路による縮小パターンの横方向に隣合う
パターン同士の論理和をとり、横方向の縮小を行ってい
る。このため、1列のパターンを第1の縮小論理回路と
第2の縮小論理回路の両方で縮小し、両者のデータの論
理和をとる方式に比べ、縮小文字パターンの生成時間を
短縮することができる。
【0055】なお、図5、又は図17の前処理を行わな
い場合でも、従来の装置と比べて横線の太さのばらつき
は少なくなり、縮小パターンのバランスは改善できる。
い場合でも、従来の装置と比べて横線の太さのばらつき
は少なくなり、縮小パターンのバランスは改善できる。
【0056】また、縮小単位は本実施例の5ドット、又
は4ドットに限らず、6ドット等他の数とすることも可
能である。
は4ドットに限らず、6ドット等他の数とすることも可
能である。
【0057】本発明は、本実施例の24×24ドット構
成の文字パターンに限らず、48×48ドット等他のド
ット構成の文字パターンにおいても、同様に効果を生ず
るものである。また、本明細書の文字のパターンには、
図形、記号のパターンも含まれることは勿論である。
成の文字パターンに限らず、48×48ドット等他のド
ット構成の文字パターンにおいても、同様に効果を生ず
るものである。また、本明細書の文字のパターンには、
図形、記号のパターンも含まれることは勿論である。
【0058】
【発明の効果】上述の如く、請求項1の発明によれば、
異なる位置のドットを縮小する第1の縮小論理回路と第
2の縮小論理回路による縮小パターンの論理和をとって
いるため、横線の太さのばらつきが少なく、バランスの
良い縮小パターンを生成することができ、かつ、低コス
トである等の特長を有する。
異なる位置のドットを縮小する第1の縮小論理回路と第
2の縮小論理回路による縮小パターンの論理和をとって
いるため、横線の太さのばらつきが少なく、バランスの
良い縮小パターンを生成することができ、かつ、低コス
トである等の特長を有する。
【0059】請求項2の発明によれば、文字パターン
の、異なる列のパターンを第1の縮小論理回路と第2の
縮小論理回路とで交互に縮小し、第1の縮小論理回路に
よる縮小パターンと第2の縮小論理回路による縮小パタ
ーンの横方向に隣合うパターン同士の論理和をとり、横
方向の縮小を行うため、縮小文字パターンの生成時間を
短縮できる。
の、異なる列のパターンを第1の縮小論理回路と第2の
縮小論理回路とで交互に縮小し、第1の縮小論理回路に
よる縮小パターンと第2の縮小論理回路による縮小パタ
ーンの横方向に隣合うパターン同士の論理和をとり、横
方向の縮小を行うため、縮小文字パターンの生成時間を
短縮できる。
【0060】請求項3の発明によれば、文字パターンを
縮小したとき、2ドット、3ドットの横線の太さが変わ
らないため、バランスの良い縮小パターンを生成するこ
とができる。
縮小したとき、2ドット、3ドットの横線の太さが変わ
らないため、バランスの良い縮小パターンを生成するこ
とができる。
【図1】本発明の原理構成図である。
【図2】本発明の一実施例である印字装置の構成図であ
る。
る。
【図3】0.8倍に縮小する場合の第1の縮小論理回路
の縮小論理図である。
の縮小論理図である。
【図4】0.8倍に縮小する場合の第2の縮小論理回路
の縮小論理図である。
の縮小論理図である。
【図5】0.8倍に縮小する場合のパターンの前処理の
説明図である。
説明図である。
【図6】0.8倍に縮小する場合の横方向の縮小論理図
である。
である。
【図7】2ドットの線を基本とした文字“王”のパター
ンの図である。
ンの図である。
【図8】図7のパターンに、図5の前処理を行った後の
パターンの図である。
パターンの図である。
【図9】図8のパターンに、縦方向の縮小を行ったパタ
ーンの図である。
ーンの図である。
【図10】図9のパターンに、横方向の縮小を行ったパ
ターンの図である。
ターンの図である。
【図11】3ドットの線を基本とした文字“王”のパタ
ーンの図である。
ーンの図である。
【図12】図11のパターンに、図5の前処理を行った
後のパターンの図である。
後のパターンの図である。
【図13】図12のパターンに、縦方向の縮小を行った
パターンの図である。
パターンの図である。
【図14】図13のパターンに、横方向の縮小を行った
パターンの図である。
パターンの図である。
【図15】0.75倍に縮小する場合の第1の縮小論理
回路の縮小論理図である。
回路の縮小論理図である。
【図16】0.75倍に縮小する場合の第2の縮小論理
回路の縮小論理図である。
回路の縮小論理図である。
【図17】0.75倍に縮小する場合のパターンの前処
理の説明図である。
理の説明図である。
【図18】0.75倍に縮小する場合の横方向の縮小論
理図である。
理図である。
【図19】従来の縮小文字パターン作成装置の一例であ
る印字装置の構成図である。
る印字装置の構成図である。
【図20】従来装置の縮小論理回路の縮小論理図であ
る。
る。
【図21】従来装置の横方向の縮小論理図である。
【図22】2ドットの線を基本とした文字“王”のパタ
ーンの図である。
ーンの図である。
【図23】図22のパターンを従来の装置で縮小したパ
ターンの図である。
ターンの図である。
【図24】3ドットの線を基本とした文字“王”のパタ
ーンの図である。
ーンの図である。
【図25】図24のパターンを従来の装置で縮小したパ
ターンの図である。
ターンの図である。
1 制御回路 2 第1の縮小論理回路 3 第2の縮小論理回路 4 バスライン 5 中央処理装置(CPU) 6 プログラムメモリ 7 ワークメモリ 8 印字フォントメモリ 9 インタフェース回路 10 制御インタフェース回路 11 プリンタ機構部 12 ホストコンピュータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三ッ木 彰一 埼玉県行田市富士見町1丁目4番地1 ジ ェコー株式会社内
Claims (3)
- 【請求項1】 書き込まれる文字パターンの複数列のパ
ターンに対して、それぞれの列のパターンについて、所
定数mのドット毎に特定位置のkドットをhドット(た
だし、h<k<m)に減らして縮小する第1の縮小論理
回路と、 書き込まれる文字パターンの複数列のパターンに対し
て、それぞれの列のパターンについて、所定数mのドッ
ト毎に、該第1の縮小論理回路と異なる位置のkドット
をhドットに減らして縮小する第2の縮小論理回路と、 該第1の縮小論理回路と該第2の縮小論理回路にバスラ
インで接続されており、該第1の縮小論理回路と該第2
の縮小論理回路に、文字パターンを1列のパターン単位
で書き込み、該第1の縮小論理回路による縮小パターン
と該第2の縮小論理回路による縮小パターンの論理和を
とり、横方向の縮小を行う制御回路とを有することを特
徴とする縮小文字パターン作成装置。 - 【請求項2】 前記制御回路は、前記第1の縮小論理回
路と前記第2の縮小論理回路に、文字パターンの、異な
る列のパターンを交互に書き込み、該第1の縮小論理回
路による縮小パターンと該第2の縮小論理回路による縮
小パターンの横方向に隣合うパターン同士の論理和をと
り、横方向の縮小を行うことを特徴とする請求項1記載
の縮小文字パターン作成装置。 - 【請求項3】 前記制御回路は、文字パターンの各列
の、所定数mのドットからなる縮小単位毎に、該縮小単
位の最上位のドットから3ドットの表示有りのドットが
連続し、かつ、一つ上の縮小単位の最下位ドットが表示
無しのとき、最上位から4番目のドットを表示有りとす
る処理を行った後、前記第1の縮小論理回路と前記第2
の縮小論理回路に、文字パターンを1列のパターン単位
で書き込み、 前記第1の縮小論理回路は、該縮小単位中の最上位から
1番目と2番目の2ドットの論理和をとり1ドットを減
らし、 前記第2の縮小論理回路は、該縮小単位中の最上位から
3番目と4番目の2ドットの論理積をとり1ドットを減
らす構成であることを特徴とする請求項1記載の縮小文
字パターン作成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4113651A JPH05309873A (ja) | 1992-05-06 | 1992-05-06 | 縮小文字パターン作成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4113651A JPH05309873A (ja) | 1992-05-06 | 1992-05-06 | 縮小文字パターン作成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05309873A true JPH05309873A (ja) | 1993-11-22 |
Family
ID=14617677
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4113651A Pending JPH05309873A (ja) | 1992-05-06 | 1992-05-06 | 縮小文字パターン作成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05309873A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6680353B1 (en) | 1998-10-30 | 2004-01-20 | Asahi Kasei Kabushiki Kaisha | Polyester resin composition and fiber |
JP2014144554A (ja) * | 2013-01-28 | 2014-08-14 | Toshiba Tec Corp | 画像形成装置及び画像形成方法 |
-
1992
- 1992-05-06 JP JP4113651A patent/JPH05309873A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6680353B1 (en) | 1998-10-30 | 2004-01-20 | Asahi Kasei Kabushiki Kaisha | Polyester resin composition and fiber |
JP2014144554A (ja) * | 2013-01-28 | 2014-08-14 | Toshiba Tec Corp | 画像形成装置及び画像形成方法 |
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