JPH0524595B2 - - Google Patents
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- JPH0524595B2 JPH0524595B2 JP58077423A JP7742383A JPH0524595B2 JP H0524595 B2 JPH0524595 B2 JP H0524595B2 JP 58077423 A JP58077423 A JP 58077423A JP 7742383 A JP7742383 A JP 7742383A JP H0524595 B2 JPH0524595 B2 JP H0524595B2
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- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Computer Hardware Design (AREA)
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、デイジタル論理回路およびメモリ回
路に於ける参照電圧発生回路に係り、特にメモリ
セル参照電圧発生回路に好適な信号発生回路に関
するものである。
路に於ける参照電圧発生回路に係り、特にメモリ
セル参照電圧発生回路に好適な信号発生回路に関
するものである。
以下、本発明を説明するに際して、本発明をバ
イポーラのメモリ回路に適用した例について詳わ
しく述べるが、これは単に説明のためだけであ
り、本発明は広く論理回路およびメモリ回路に適
用できるものである。
イポーラのメモリ回路に適用した例について詳わ
しく述べるが、これは単に説明のためだけであ
り、本発明は広く論理回路およびメモリ回路に適
用できるものである。
さて、バイポーラ・メモリでは、メモリセル・
アレーおよびその駆動、センス回路として、第１
図に示すものが多用されてきた。この図で、メモ
リセルMCOO等のコレクタ負荷は抵抗RL01等と
ダイオードD01等との並列回路で構成されてい
る。このダイオードは接合ダイオードでもシヨツ
トキー・ダイオードでもよい。この回路の動作を
以下簡単に説明する。まず、ワード線ドライバの
うちの１つ、たとえばXDOが選択されその出力、
つまり、ワード線XOは高レベルVXHとなる。そ
の他全てのワード線ドライバの出力は低レベル
VXLにある。選択されたセル、たとえばMCOOで
は、トランジスタQ01がオン、Q00がオフとする
と、読出し電流IRは、トランジスタQ01から流れ
出す。この時のトランジスタQ01のベース電圧、
コレクタ電圧をそれぞれVCH，VCLとする。読出
し・書込み制御回路Ｒ／Ｗ０、Ｒ／Ｗ１の出力
Vr0，Vr1は、読出し時には、VCH、とVCLのほぼ
中間（つまり、読出し時の参照電圧）のレベル
VRHにある。したがつて、読出し電流IR00はトラ
ンジスタQr00より流れ、IR01はセルのトランジス
タQ01から流れ、トランジスタQr01からは流れな
い。したがつて、抵抗Rs00に読出し電流が流れ電
圧降下が生じ、一方抵抗Rs01にはベース電流が流
れ電圧降下は小さいので、電圧降下がどちらの抵
抗で大きく生じているかを検出することにより、
セルが記憶している情報を読出することができ
る。
アレーおよびその駆動、センス回路として、第１
図に示すものが多用されてきた。この図で、メモ
リセルMCOO等のコレクタ負荷は抵抗RL01等と
ダイオードD01等との並列回路で構成されてい
る。このダイオードは接合ダイオードでもシヨツ
トキー・ダイオードでもよい。この回路の動作を
以下簡単に説明する。まず、ワード線ドライバの
うちの１つ、たとえばXDOが選択されその出力、
つまり、ワード線XOは高レベルVXHとなる。そ
の他全てのワード線ドライバの出力は低レベル
VXLにある。選択されたセル、たとえばMCOOで
は、トランジスタQ01がオン、Q00がオフとする
と、読出し電流IRは、トランジスタQ01から流れ
出す。この時のトランジスタQ01のベース電圧、
コレクタ電圧をそれぞれVCH，VCLとする。読出
し・書込み制御回路Ｒ／Ｗ０、Ｒ／Ｗ１の出力
Vr0，Vr1は、読出し時には、VCH、とVCLのほぼ
中間（つまり、読出し時の参照電圧）のレベル
VRHにある。したがつて、読出し電流IR00はトラ
ンジスタQr00より流れ、IR01はセルのトランジス
タQ01から流れ、トランジスタQr01からは流れな
い。したがつて、抵抗Rs00に読出し電流が流れ電
圧降下が生じ、一方抵抗Rs01にはベース電流が流
れ電圧降下は小さいので、電圧降下がどちらの抵
抗で大きく生じているかを検出することにより、
セルが記憶している情報を読出することができ
る。
一方、書込みを行なうには、読出し、書込み回
路Ｒ／Ｗ０、Ｒ／Ｗ１の出力のうちの片方、たと
えば、Vr1が低レベルVRLとなる。この場合、書
込みが行なわれる（すなわち、オフであつたトラ
ンジスタQ00からIR00を流すようにする）ために
は、VRLはVCLより低くなければならない。また、
書込み時に、他のワード線に接続されているセル
から電流が分流されないためにはVXLがVCLより
低くなくてはいけない。
路Ｒ／Ｗ０、Ｒ／Ｗ１の出力のうちの片方、たと
えば、Vr1が低レベルVRLとなる。この場合、書
込みが行なわれる（すなわち、オフであつたトラ
ンジスタQ00からIR00を流すようにする）ために
は、VRLはVCLより低くなければならない。また、
書込み時に、他のワード線に接続されているセル
から電流が分流されないためにはVXLがVCLより
低くなくてはいけない。
以上の電位関係を第２図にまとめる。
ところで、設計中心値で第２図のようにとつて
おいても、現実にはデバイス・パラメータは温度
その他で変動するし、また種々のばらつきも存在
するので、各電位間の電位差は減少あるいは増加
する。この減少あるいは増加分は、全て雑音余裕
度として設計中心値において各電位差を大きく設
計しておく必要があり、そのため回路を低振幅駆
動させ得ず、回路の高速化が不可能となる。
おいても、現実にはデバイス・パラメータは温度
その他で変動するし、また種々のばらつきも存在
するので、各電位間の電位差は減少あるいは増加
する。この減少あるいは増加分は、全て雑音余裕
度として設計中心値において各電位差を大きく設
計しておく必要があり、そのため回路を低振幅駆
動させ得ず、回路の高速化が不可能となる。
以下、上記の従来技術について更に詳細に述べ
る。
る。
第１図において、ダイオードD01等はシヨツト
キー・ダイオード（以下SBDと略す）とする。
一方、読出し・書込み回路（以下Ｒ／Ｗ回路と略
す）Ｒ／Ｗ１等やワード線駆動回路（以下WD回
路と略す）XD０等の電流源トランジスタQ100、
Q110等のベースに印加される電圧Vcs-1、Vcs-2
は、第３図に示すように、従来は抵抗とダイオー
ドとの直列回路のある点４０から、エミツタホロ
ワ・トランジスタ４１を介して取り出されてい
た。この場合、この回路の出力電圧Vcsは Vcs＝α（Vcc−VEE）＋βVBE でほぼ近似できる。ここで、VBEはダイオードの
順方向電圧およびトランジスタのベース・エミツ
タ間順方向電圧の両者を表わしている。この電源
を第１図のＲ／Ｗ回路Ｒ／Ｗ０、Ｒ／Ｗ１および
WD回路XD０等の電流源トランジスタQ100、
Q110等のベースに印加すると、その出力には Vput＝ａ×〔α（Vcc−VEE） ＋（β−１）VBE〕 ＝α′（Vcc−VEE）＋β′VBE の電圧が現われる。ここでα、β、α′、β′は VEEVcs，VputVcc（＝この例ではGND電
位） を満たす（設計時に定められる）ある定数であ
る。
キー・ダイオード（以下SBDと略す）とする。
一方、読出し・書込み回路（以下Ｒ／Ｗ回路と略
す）Ｒ／Ｗ１等やワード線駆動回路（以下WD回
路と略す）XD０等の電流源トランジスタQ100、
Q110等のベースに印加される電圧Vcs-1、Vcs-2
は、第３図に示すように、従来は抵抗とダイオー
ドとの直列回路のある点４０から、エミツタホロ
ワ・トランジスタ４１を介して取り出されてい
た。この場合、この回路の出力電圧Vcsは Vcs＝α（Vcc−VEE）＋βVBE でほぼ近似できる。ここで、VBEはダイオードの
順方向電圧およびトランジスタのベース・エミツ
タ間順方向電圧の両者を表わしている。この電源
を第１図のＲ／Ｗ回路Ｒ／Ｗ０、Ｒ／Ｗ１および
WD回路XD０等の電流源トランジスタQ100、
Q110等のベースに印加すると、その出力には Vput＝ａ×〔α（Vcc−VEE） ＋（β−１）VBE〕 ＝α′（Vcc−VEE）＋β′VBE の電圧が現われる。ここでα、β、α′、β′は VEEVcs，VputVcc（＝この例ではGND電
位） を満たす（設計時に定められる）ある定数であ
る。
この、出力電圧Vputは、その表式から明らかな
ように、負荷回路のメモリセルのコレクタ負荷で
ある抵抗とSBDの並列回路で発生する電圧とは、
その特性が異つている。
ように、負荷回路のメモリセルのコレクタ負荷で
ある抵抗とSBDの並列回路で発生する電圧とは、
その特性が異つている。
更に、ここでＩ＝０，Ｊ＝３，抵抗R41＝0Ω
時、第３図のVcsは次の様になる。
時、第３図のVcsは次の様になる。
Vcs＝VEE＋2VBE
例えば、このVcsで、Vcs-1を駆動した時、メモ
リセル参照電圧VRHは、次式で示される。
リセル参照電圧VRHは、次式で示される。
VRH＝−（Rc／RE＋１）VBE
一方VXHは、Vcs-2とは、無関係に、次式で求め
られる。
られる。
VXH＝−VBE
一方、メモリセル内の電位VCH及びVCLは、読
出し電流IRと関係しそれぞれ次の式で与えられ、
単純にVBEのみで決まらなくなる。
出し電流IRと関係しそれぞれ次の式で与えられ、
単純にVBEのみで決まらなくなる。
VCH＝VXH−〔RL00／／VF〕×IR／HFE
VCL＝VXH−〔RL00／／VF〕
×IR≒VXH−VF≒−VBE−VF
このため、後述の如くVFのばらつきに対する
動作余裕度の減少する欠点を有している。
動作余裕度の減少する欠点を有している。
また、集積回路の特質として、同一チツプ内で
はVBEならVBE同志、SBDの順方向電圧VFならVF
同志ならば、変動は非常に少ない。しかし、VBE
とVFの関係は、チツプにより大きく変動する。
したがつて従来回路では、セルの振幅を小さくし
て高速化することは、この点より制限を受けてい
た。
はVBEならVBE同志、SBDの順方向電圧VFならVF
同志ならば、変動は非常に少ない。しかし、VBE
とVFの関係は、チツプにより大きく変動する。
したがつて従来回路では、セルの振幅を小さくし
て高速化することは、この点より制限を受けてい
た。
本発明の目的は、デバイス・パラメータが変動
しても、第２図のような電位関係が互いの相対関
係を保つたまま移動し、したがつて、雑音余裕度
を大きくとる必要がない参照電圧発生回路（第１
図では読出し・書込み回路Ｒ／Ｗ０、Ｒ／Ｗ１）
を提供することである。
しても、第２図のような電位関係が互いの相対関
係を保つたまま移動し、したがつて、雑音余裕度
を大きくとる必要がない参照電圧発生回路（第１
図では読出し・書込み回路Ｒ／Ｗ０、Ｒ／Ｗ１）
を提供することである。
上記目的を達成するために、本発明において
は、２種以上の素子で構成された負荷回路と、該
負荷回路に電流を供給する電流源回路と、 上記負荷回路の出力の論理状態を判別するため
の参照電圧発生回路とを有する半導体回路におい
て、 上記参照電圧発生回路は上記負荷回路の一部と
同一の構成を有する擬似負荷回路を有し、該擬似
負荷回路の出力信号を基に参照電圧を発生するこ
ととした。より具体的には、負荷回路（例えばメ
モリセル）のふたつの論理状態における電圧降下
を、それぞれ上記負荷回路のそれぞれの論理状態
と同一構成の擬似回路と、前記負荷回路に電流を
供給する電流源回路と同一形式の電流源回路によ
り発生せしめふたつの電圧降下分の合成により前
記負荷回路のふたつの論理状態における検出端電
圧の中間値を発生せしめて参照電圧とする。
は、２種以上の素子で構成された負荷回路と、該
負荷回路に電流を供給する電流源回路と、 上記負荷回路の出力の論理状態を判別するため
の参照電圧発生回路とを有する半導体回路におい
て、 上記参照電圧発生回路は上記負荷回路の一部と
同一の構成を有する擬似負荷回路を有し、該擬似
負荷回路の出力信号を基に参照電圧を発生するこ
ととした。より具体的には、負荷回路（例えばメ
モリセル）のふたつの論理状態における電圧降下
を、それぞれ上記負荷回路のそれぞれの論理状態
と同一構成の擬似回路と、前記負荷回路に電流を
供給する電流源回路と同一形式の電流源回路によ
り発生せしめふたつの電圧降下分の合成により前
記負荷回路のふたつの論理状態における検出端電
圧の中間値を発生せしめて参照電圧とする。
本発明に従がえば、Vcs発生回路の一部として、
負荷回路たとえばメモリのコレクタ負荷が挿入、
使用されており、その結果、上記制限を克服でき
るので、セル信号の低振幅化をはかれ、高速化が
可能となる。
負荷回路たとえばメモリのコレクタ負荷が挿入、
使用されており、その結果、上記制限を克服でき
るので、セル信号の低振幅化をはかれ、高速化が
可能となる。
本発明の実施例の主要部を第４図に示す。本実
施例は第１図で述べた読出し、書込み回路Ｒ／Ｗ
０、Ｒ／Ｗ１を、トランジスタＱ５０〜Ｑ５２で
形成する電流切換え回路で構成し、その電流源回
路をトランジスタＱ５３及びＱ５４と抵抗Ｒ５０
及びＲ５１で構成したものである。そしてトラン
ジスタＱ５３のベースを、メモリセルのVCLと関
係する電位VCSLで駆動し、トランジスタＱ５４の
ベースを、メモリセルのVCHと関係する電位VCSH
で駆動している。このVCSLの発生は、ダイオード
Ｄ６０及び６１、抵抗Ｒ６０及びＲ６１、トラン
ジスタＱ６０で読出し電流IR00またはIR01を発生
し、メモリセルトランジスタのコレクタ負荷（ダ
イオードD01と抵抗RL01で形成）に、この読み出
し電流が流れて生ずる電位差すなわちVXH−VCL
を発生させて、この電位差が抵抗Ｒ５０に加わる
様にしている。更にVCSHは、同様にVXH−VCHな
る電位差を発生させて、抵抗Ｒ５１に加わる様に
している。
施例は第１図で述べた読出し、書込み回路Ｒ／Ｗ
０、Ｒ／Ｗ１を、トランジスタＱ５０〜Ｑ５２で
形成する電流切換え回路で構成し、その電流源回
路をトランジスタＱ５３及びＱ５４と抵抗Ｒ５０
及びＲ５１で構成したものである。そしてトラン
ジスタＱ５３のベースを、メモリセルのVCLと関
係する電位VCSLで駆動し、トランジスタＱ５４の
ベースを、メモリセルのVCHと関係する電位VCSH
で駆動している。このVCSLの発生は、ダイオード
Ｄ６０及び６１、抵抗Ｒ６０及びＲ６１、トラン
ジスタＱ６０で読出し電流IR00またはIR01を発生
し、メモリセルトランジスタのコレクタ負荷（ダ
イオードD01と抵抗RL01で形成）に、この読み出
し電流が流れて生ずる電位差すなわちVXH−VCL
を発生させて、この電位差が抵抗Ｒ５０に加わる
様にしている。更にVCSHは、同様にVXH−VCHな
る電位差を発生させて、抵抗Ｒ５１に加わる様に
している。
こうすることにより、抵抗Ｒ５２での電位降下
ΔVR52は次式で決める事が可能となる。
ΔVR52は次式で決める事が可能となる。
ΔVR52＝R52／R50（VXH−VCL）＋R52／R51（VXH−VCH）
ここにVXH−VCLは、メモリセルのコレクタ負
荷に於ける、読出し電流が流れた時の電位降下分
ΔVCLであり、VXH−VCHは、メモリセルのコレク
タ負荷に於ける、読み出し電流のベース電流分が
流れた時の電位降下分ΔVCHである。
荷に於ける、読出し電流が流れた時の電位降下分
ΔVCLであり、VXH−VCHは、メモリセルのコレク
タ負荷に於ける、読み出し電流のベース電流分が
流れた時の電位降下分ΔVCHである。
ここで読出し時の参照電圧VRHをVCLとVCHの中
間に設定するには、抵抗Ｒ５０とＲ５１を等しく
し、Ｒ５２の２倍の値とするところで可能にな
る。
間に設定するには、抵抗Ｒ５０とＲ５１を等しく
し、Ｒ５２の２倍の値とするところで可能にな
る。
更に抵抗Ｒ６１及びＲ６３等を第１図のIR00及
びIR01発生回路と同一形状・構成で形成する事に
より読出し電流のばらつき補償が可能となり、メ
モリセルのコレクタ負荷の補償と併せて、より安
定な参照電圧を発生する事が可能となる。
びIR01発生回路と同一形状・構成で形成する事に
より読出し電流のばらつき補償が可能となり、メ
モリセルのコレクタ負荷の補償と併せて、より安
定な参照電圧を発生する事が可能となる。
なお電流切換え回路は、読出し時トランジスタ
Ｑ５２が導通し、書込み時は、書込みデータに応
じて、Ｑ５０またはＱ５１が導通し、Vr0または
Vr1を発生する。
Ｑ５２が導通し、書込み時は、書込みデータに応
じて、Ｑ５０またはＱ５１が導通し、Vr0または
Vr1を発生する。
第５図は、特開昭53−75829に於けるメモリセ
ルを示している。このメモリセルの特長は、ダイ
オードＤ６００に直列に抵抗Ｒ６００が入つてい
る点にあり、読出し電流による抵抗Ｒ６００での
電位降下が、メモリセルの動作余裕度を決める様
になつている。更に抵抗Ｒ６００の形成には、メ
モリセルサイズ縮少のためにN+BL層を用いて形
成している。従つてメモリセル動作の安定化のた
めには、読出し電流が、N+BL層で形成した抵抗
値で制御される必要がある。このため、読出し電
流発生回路に於いて、メモリセルの抵抗Ｒ６００
と相関をもつて値が決まる抵抗を用いている。す
なわち第６図に於いては、抵抗Ｒ７１を、第７図
に於いては抵抗Ｒ７２を、メモリセルの抵抗Ｒ６
００と同一形状・構造で形成している。こうする
ことにより、N+BLで形成しているメモリセルの
抵抗６００が小さくなると、読出し電流が増大
し、逆に抵抗Ｒ６００が大きくなると、読出し電
流が小さくなり、メモリセルの電位は、抵抗Ｒ６
００の値の変化に対し一定となる様に補償してい
る。
ルを示している。このメモリセルの特長は、ダイ
オードＤ６００に直列に抵抗Ｒ６００が入つてい
る点にあり、読出し電流による抵抗Ｒ６００での
電位降下が、メモリセルの動作余裕度を決める様
になつている。更に抵抗Ｒ６００の形成には、メ
モリセルサイズ縮少のためにN+BL層を用いて形
成している。従つてメモリセル動作の安定化のた
めには、読出し電流が、N+BL層で形成した抵抗
値で制御される必要がある。このため、読出し電
流発生回路に於いて、メモリセルの抵抗Ｒ６００
と相関をもつて値が決まる抵抗を用いている。す
なわち第６図に於いては、抵抗Ｒ７１を、第７図
に於いては抵抗Ｒ７２を、メモリセルの抵抗Ｒ６
００と同一形状・構造で形成している。こうする
ことにより、N+BLで形成しているメモリセルの
抵抗６００が小さくなると、読出し電流が増大
し、逆に抵抗Ｒ６００が大きくなると、読出し電
流が小さくなり、メモリセルの電位は、抵抗Ｒ６
００の値の変化に対し一定となる様に補償してい
る。
第８図は、もう１つの本発明の実施例であり、
抵抗Ｒ９０及びＲ９１は、メモリセルの抵抗Ｒ６
００と同一形状・構造で形成し、読出し電流を発
生させ、その電流が、第５図で示したメモリセル
に流れ、メモリセルの負荷での電位降下に相当し
た、VCSL及びVCSHを発生させている。
抵抗Ｒ９０及びＲ９１は、メモリセルの抵抗Ｒ６
００と同一形状・構造で形成し、読出し電流を発
生させ、その電流が、第５図で示したメモリセル
に流れ、メモリセルの負荷での電位降下に相当し
た、VCSL及びVCSHを発生させている。
この時VCSH及びVCSLは次の様になる。
VCSH＝VEE＋VBE＋
〔R603／／（VF＋R601）〕×IB
VCSL＝VEE＋VBE＋
〔R602／／（VF＋R600）〕×IC
ここにIRは読出し電流であり、〔R603／／（VF
＋R601）〕×IBは、ダイオードＤ６０１と低抵抗
Ｒ６０１（一般に200〜300Ω）とが直列により、
それと並列に高抵抗Ｒ６０３が入つたメモリセル
のコレクタ負荷に対し、読出し電流IRのＱ６００
でのベース電流分での電位降下に相当し、VCSLの
同項はコレクタ電流分でのメモリセルのコレクタ
負荷分での電位降下に相当している。
＋R601）〕×IBは、ダイオードＤ６０１と低抵抗
Ｒ６０１（一般に200〜300Ω）とが直列により、
それと並列に高抵抗Ｒ６０３が入つたメモリセル
のコレクタ負荷に対し、読出し電流IRのＱ６００
でのベース電流分での電位降下に相当し、VCSLの
同項はコレクタ電流分でのメモリセルのコレクタ
負荷分での電位降下に相当している。
従つてこのVCSL及びVCSHを第４図のトランジス
タＱ５３及びトランジスタＱ５４のベースに加え
る事により、Ｑ５０及びＱ５１のエミツタ電流
は、それぞれ、メモリセルでの電位降下分に相当
した電位差で決まる。そして抵抗Ｒ５２の値を概
ね抵抗Ｒ５０及びＲ５１の1/2と設定することに
より、VRH（読出し時Vr0とVr1は等しくVRH）は、
メモリセルのコレクタ負荷での電位降下量で決ま
る様にする事が可能である。
タＱ５３及びトランジスタＱ５４のベースに加え
る事により、Ｑ５０及びＱ５１のエミツタ電流
は、それぞれ、メモリセルでの電位降下分に相当
した電位差で決まる。そして抵抗Ｒ５２の値を概
ね抵抗Ｒ５０及びＲ５１の1/2と設定することに
より、VRH（読出し時Vr0とVr1は等しくVRH）は、
メモリセルのコレクタ負荷での電位降下量で決ま
る様にする事が可能である。
こうする事によつて、メモリセルを構成するデ
バイスである、ダイオード、（Ｐ−ｎダイオード
またはシヨツトキーダイオード）、N+BL層で形
成した抵抗、更にインブラ層で形成される高抵抗
（第５図の抵抗Ｒ６０２及びＲ６０３）の製造時
の値のばらつきに対しても補償したメモリセル参
照電圧を発生する事が出来る。
バイスである、ダイオード、（Ｐ−ｎダイオード
またはシヨツトキーダイオード）、N+BL層で形
成した抵抗、更にインブラ層で形成される高抵抗
（第５図の抵抗Ｒ６０２及びＲ６０３）の製造時
の値のばらつきに対しても補償したメモリセル参
照電圧を発生する事が出来る。
またVCSH発生回路でトランジスタＱ６１０のコ
レクタに接続されたダイオード及び抵抗は、動作
原理上、これ等を省略する事も可能である。
レクタに接続されたダイオード及び抵抗は、動作
原理上、これ等を省略する事も可能である。
本発明により、温度およびデバイスパラメータ
（VBE，VF，N+BL抵抗等）の変動があつても、
メモリセル参照電圧（VRH）を常にVCH，VCLの中
央に配置させることが可能である。
（VBE，VF，N+BL抵抗等）の変動があつても、
メモリセル参照電圧（VRH）を常にVCH，VCLの中
央に配置させることが可能である。
本発明のこの様な特徴を生かせば、セル信号の
振幅を400mV以下にする事も可能になり、設計
にも依存するが、メモリ回路の遅延時間を従来よ
り、２割から４割も短縮することもできる。
振幅を400mV以下にする事も可能になり、設計
にも依存するが、メモリ回路の遅延時間を従来よ
り、２割から４割も短縮することもできる。
以上、本発明をメモリ回路と関連づけて説明し
てきたが、本発明はメモリ回路に限られることは
なく、同様な回路に適用可能である。更にメモリ
回路でも特にSBDと抵抗とその並列回路を負荷
としてもつメモリセルを例として述べてきたが、
この負荷回路として、線形及び非線形負荷をもつ
てきても本発明を同様に適用できうる。
てきたが、本発明はメモリ回路に限られることは
なく、同様な回路に適用可能である。更にメモリ
回路でも特にSBDと抵抗とその並列回路を負荷
としてもつメモリセルを例として述べてきたが、
この負荷回路として、線形及び非線形負荷をもつ
てきても本発明を同様に適用できうる。
第１図は、従来例としてのメモリセル駆動回路
図、第２図は、第１図の回路の各所の電位を示し
た図、第３図は、従来のメモリセルで使用されて
いた電源、第４図は、本発明の一実施例を説明す
る回路図、第５図は、特開昭53−75829に於ける
メモリセル回路図、第６及び第７図は、読出し電
流源回路図、第８図はもう１つの実施例である、
第５図のメモリセルに好適な参照電圧発生回路図
である。
図、第２図は、第１図の回路の各所の電位を示し
た図、第３図は、従来のメモリセルで使用されて
いた電源、第４図は、本発明の一実施例を説明す
る回路図、第５図は、特開昭53−75829に於ける
メモリセル回路図、第６及び第７図は、読出し電
流源回路図、第８図はもう１つの実施例である、
第５図のメモリセルに好適な参照電圧発生回路図
である。
Claims (1)
- 【特許請求の範囲】 １ ベースとコレクタがクロスカツプル接続され
た一対のマルチ・エミツタ・トランジスタの第１
エミツタが共通に接続され、該一対のマルチ・エ
ミツタ・トランジスタのコレクタに抵抗とダイオ
ードとの並列接続の負荷回路が接続されたメモリ
セルと、 上記メモリセルの上記一対のマルチ・エミツ
タ・トランジスタの第２エミツタに接続された読
み出し・書き込み制御回路とを具備し、 該読み出し・書き込み制御回路は、 そのエミツタが共通に接続された第１と第２と
第３のトランジスタと、 該第１のトランジスタのコレクタにその一端が
接続された第１の抵抗と、 該第２のトランジスタのコレクタにその一端が
接続された第２の抵抗と、 その一端が上記第１の抵抗の他端と上記第２の
抵抗の他端と上記第３のトランジスタのコレクタ
とに接続された第３の抵抗と、 そのベースとそのエミツタとが上記第１のトラ
ンジスタのコレクタと上記一対のマルチ・エミツ
タ・トランジスタの第２エミツタの一方にそれぞ
れ接続された第４のトランジスタと、 そのベースとそのエミツタとが上記第２のトラ
ンジスタのコレクタと上記一対のマルチ・エミツ
タ・トランジスタの第２エミツタの他方にそれぞ
れ接続された第５のトランジスタと、 そのベースに第１基準電圧発生回路から発生さ
れた第１基準電圧が印加され、そのコレクタが上
記第１と第２と第３のトランジスタの上記共通エ
ミツタに接続された第１電流源トランジスタと、 そのベースに第２基準電圧発生回路から発生さ
れた第２基準電圧が印加され、そのコレクタが上
記第１と第２と第３のトランジスタの上記共通エ
ミツタに接続された第２電流源トランジスタとを
具備してなり、 上記第１基準電圧発生回路は抵抗とダイオード
との並列接続とコレクタ・ベース短絡接続トラン
ジスタとの直列接続から構成され、該直列接続に
電流を供給することにより上記第１基準電圧を発
生し、 上記第２基準電圧発生回路は抵抗とダイオード
との並列接続の一端と他の抵抗と他のダイオード
との他の並列接続の一端とにそのベースとコレク
タとがそれぞれ接続されたトランジスタとから構
成され、上記並列接続の他端と上記他の並列接続
の他端とを共通接続して電流を供給することによ
り上記第２基準電圧を発生したことを特徴とする
半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077423A JPS59203297A (ja) | 1983-05-04 | 1983-05-04 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077423A JPS59203297A (ja) | 1983-05-04 | 1983-05-04 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59203297A JPS59203297A (ja) | 1984-11-17 |
| JPH0524595B2 true JPH0524595B2 (ja) | 1993-04-08 |
Family
ID=13633555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58077423A Granted JPS59203297A (ja) | 1983-05-04 | 1983-05-04 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59203297A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740568U (ja) * | 1993-12-28 | 1995-07-18 | 吉沢 浅子 | 食品衛生規格に適合した容器による食糧品類等の容器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104827A (en) * | 1976-03-01 | 1977-09-02 | Hitachi Ltd | Current source circuit |
| JPS5460529A (en) * | 1977-10-24 | 1979-05-16 | Hitachi Ltd | Semiconductor memory circuit |
| JPS5644195A (en) * | 1979-09-19 | 1981-04-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
| JPS56159894A (en) * | 1980-05-09 | 1981-12-09 | Nippon Telegr & Teleph Corp <Ntt> | Storage device |
-
1983
- 1983-05-04 JP JP58077423A patent/JPS59203297A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52104827A (en) * | 1976-03-01 | 1977-09-02 | Hitachi Ltd | Current source circuit |
| JPS5460529A (en) * | 1977-10-24 | 1979-05-16 | Hitachi Ltd | Semiconductor memory circuit |
| JPS5644195A (en) * | 1979-09-19 | 1981-04-23 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
| JPS56159894A (en) * | 1980-05-09 | 1981-12-09 | Nippon Telegr & Teleph Corp <Ntt> | Storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740568U (ja) * | 1993-12-28 | 1995-07-18 | 吉沢 浅子 | 食品衛生規格に適合した容器による食糧品類等の容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59203297A (ja) | 1984-11-17 |
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