JPH05235751A - デジタルpll回路 - Google Patents
デジタルpll回路Info
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- JPH05235751A JPH05235751A JP4032250A JP3225092A JPH05235751A JP H05235751 A JPH05235751 A JP H05235751A JP 4032250 A JP4032250 A JP 4032250A JP 3225092 A JP3225092 A JP 3225092A JP H05235751 A JPH05235751 A JP H05235751A
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- 238000011084 recovery Methods 0.000 claims description 12
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- 208000033766 Prolymphocytic Leukemia Diseases 0.000 description 66
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/02—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal
- H03D3/24—Modifications of demodulators to reject or remove amplitude variations by means of locked-in oscillator circuits
- H03D3/241—Modifications of demodulators to reject or remove amplitude variations by means of locked-in oscillator circuits the oscillator being part of a phase locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 高性能で消費電力の少ないクロック再生用デ
ジタルPLL回路を提供する。 【構成】 デジタルPLL回路において、1マスターク
ロック毎に出力クロック位相を約360°ずつ進ませ、
入力レベルの大きいデータエッジのあるときだけ位相差
の演算を行い、また出力クロック周波数を偏移分だけに
して、低消費電力化すると共に、入力にAGCを持た
せ、さらにフリーランコントロールやリーク2次PLL
特性を持たせて、高性能化する。
ジタルPLL回路を提供する。 【構成】 デジタルPLL回路において、1マスターク
ロック毎に出力クロック位相を約360°ずつ進ませ、
入力レベルの大きいデータエッジのあるときだけ位相差
の演算を行い、また出力クロック周波数を偏移分だけに
して、低消費電力化すると共に、入力にAGCを持た
せ、さらにフリーランコントロールやリーク2次PLL
特性を持たせて、高性能化する。
Description
【0001】
【産業上の利用分野】本発明は、入力デジタルデータか
らクロックを抽出するデジタル信号処理型PLL回路に
関する。
らクロックを抽出するデジタル信号処理型PLL回路に
関する。
【0002】
【従来の技術】デジタルオーディオ信号などのデジタル
データを磁気テープに記録し再生することのできる記録
・再生装置の場合には、再生時に磁気テープより再生し
た信号よりデジタルデータを検出するために、再生信号
をPLL回路(フェーズ・ロックド・ループ回路)に供
給し、このPLL回路で再生データに含まれるクロック
を抽出し、抽出したクロックに同期して記録データの検
出を行う。
データを磁気テープに記録し再生することのできる記録
・再生装置の場合には、再生時に磁気テープより再生し
た信号よりデジタルデータを検出するために、再生信号
をPLL回路(フェーズ・ロックド・ループ回路)に供
給し、このPLL回路で再生データに含まれるクロック
を抽出し、抽出したクロックに同期して記録データの検
出を行う。
【0003】この再生信号よりクロック抽出を行うPL
L回路は、従来はアナログ処理を行う回路部品で構成さ
れていたが、このアナログ式のPLL回路は、回路部品
の特性の不均一などを吸収するために、再生装置などに
組み込む際にはフリーラン周波数の調整が必要で、また
温度特性が悪いと共に経時変化もある不都合があった。
また、PLL回路を構成する電圧制御発振器(VCO)
に飛び込むノイズに極めて弱い。このような要因で、再
生されるクロックの位相にオフセットが生じると、再生
データのエラーレートが劣化する。
L回路は、従来はアナログ処理を行う回路部品で構成さ
れていたが、このアナログ式のPLL回路は、回路部品
の特性の不均一などを吸収するために、再生装置などに
組み込む際にはフリーラン周波数の調整が必要で、また
温度特性が悪いと共に経時変化もある不都合があった。
また、PLL回路を構成する電圧制御発振器(VCO)
に飛び込むノイズに極めて弱い。このような要因で、再
生されるクロックの位相にオフセットが生じると、再生
データのエラーレートが劣化する。
【0004】このような不都合を解決するために、デジ
タル処理で入力信号よりクロックを抽出するデジタル信
号処理型PLL回路(以下デジタルPLL回路と称す
る)が開発されている。
タル処理で入力信号よりクロックを抽出するデジタル信
号処理型PLL回路(以下デジタルPLL回路と称す
る)が開発されている。
【0005】このデジタルPLL回路は、例えばデジタ
ルVCO(デジタル電圧制御発振器)をアキュムレータ
で構成し、このアキュムレータで構成されるデジタルV
COの出力データの位相と、外部入力データの位相とを
演算処理により比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うものである。このデジタルPLL回路によると、
精度の高いクロック再生が可能になる。
ルVCO(デジタル電圧制御発振器)をアキュムレータ
で構成し、このアキュムレータで構成されるデジタルV
COの出力データの位相と、外部入力データの位相とを
演算処理により比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うものである。このデジタルPLL回路によると、
精度の高いクロック再生が可能になる。
【0006】
【発明が解決しようとする課題】ところが、デジタルP
LL回路は構成が複雑で消費電力も大きい不都合があっ
た。
LL回路は構成が複雑で消費電力も大きい不都合があっ
た。
【0007】即ち、デジタルPLL回路でデジタル信号
処理を行うために、このデジタルPLL回路の前段で、
入力信号(再生信号)をデジタル変換するアナログ/デ
ジタル変換器が必要で、このデジタルPLL回路での処
理に必要なデジタル変換は、高速処理を必要とし、変換
処理に要する回路規模や消費電力が大きくなってしま
う。
処理を行うために、このデジタルPLL回路の前段で、
入力信号(再生信号)をデジタル変換するアナログ/デ
ジタル変換器が必要で、このデジタルPLL回路での処
理に必要なデジタル変換は、高速処理を必要とし、変換
処理に要する回路規模や消費電力が大きくなってしま
う。
【0008】また、デジタルPLL回路が必要とするマ
スタークロックとしては、再生される出力クロックの最
大周波数より高くする必要があり、高いマスタークロッ
クを用意するために大きな電力が必要になってしまう。
スタークロックとしては、再生される出力クロックの最
大周波数より高くする必要があり、高いマスタークロッ
クを用意するために大きな電力が必要になってしまう。
【0009】また、磁気テープより再生した再生信号よ
りデジタルデータを検出する場合には、磁気テープの再
生状態(例えば再生ヘッドのトラッキング制御状態)に
より、再生信号のレベルが大きく変動する。さらに、再
生信号のデジタル変換時のサンプリング位相の変化で、
再生データのゼロクロス点の近傍でサンプリングが行わ
れた場合と、それ以外の箇所とでサンプリングが行われ
た場合とでも、レベルが大きく変動してしまう。このよ
うにデジタルPLL回路への入力レベルは大きく変動す
るが、最大レベルでもクリックしないマージンを採ると
共に、最小レベルでも精度が確保されるビット数とする
ためには、位相差の検出のための計算ビット数を多くし
なければならない不都合があり、位相差演算回路の回路
規模が大きくなってしまう。
りデジタルデータを検出する場合には、磁気テープの再
生状態(例えば再生ヘッドのトラッキング制御状態)に
より、再生信号のレベルが大きく変動する。さらに、再
生信号のデジタル変換時のサンプリング位相の変化で、
再生データのゼロクロス点の近傍でサンプリングが行わ
れた場合と、それ以外の箇所とでサンプリングが行われ
た場合とでも、レベルが大きく変動してしまう。このよ
うにデジタルPLL回路への入力レベルは大きく変動す
るが、最大レベルでもクリックしないマージンを採ると
共に、最小レベルでも精度が確保されるビット数とする
ためには、位相差の検出のための計算ビット数を多くし
なければならない不都合があり、位相差演算回路の回路
規模が大きくなってしまう。
【0010】また、デジタルPLL回路内での処理に
は、出力クロックの整数倍の周波数のクロックを必要と
する。そのため、システムのクロック周波数に制限があ
る不都合があった。さらに、磁気テープからの再生速度
に変動がある場合のように、デジタルPLL回路への入
力信号(再生信号)のデータ伝送レートに変動がある場
合には、この伝送レートの変動が、相対的にフリーラン
周波数の変動になり、エラーレートの劣化を招いてしま
う。
は、出力クロックの整数倍の周波数のクロックを必要と
する。そのため、システムのクロック周波数に制限があ
る不都合があった。さらに、磁気テープからの再生速度
に変動がある場合のように、デジタルPLL回路への入
力信号(再生信号)のデータ伝送レートに変動がある場
合には、この伝送レートの変動が、相対的にフリーラン
周波数の変動になり、エラーレートの劣化を招いてしま
う。
【0011】また、デジタルPLL回路への入力信号の
クロック周波数が、フリーラン周波数からずれていると
きには、定常位相オフセットを持つことになり、入力周
波数が本来の周波数からずれた分だけ再生クロック位相
にオフセットが生じ、データのエラーレートが劣化して
しまう。
クロック周波数が、フリーラン周波数からずれていると
きには、定常位相オフセットを持つことになり、入力周
波数が本来の周波数からずれた分だけ再生クロック位相
にオフセットが生じ、データのエラーレートが劣化して
しまう。
【0012】本発明はかかる点に鑑み、高性能で消費電
力の少ないクロック再生用デジタルPLL回路を提供す
ることを目的とする。
力の少ないクロック再生用デジタルPLL回路を提供す
ることを目的とする。
【0013】
【課題を解決するための手段】本発明は、アキュムレー
タより構成されるデジタルVCOの出力データの位相
と、外部入力データの位相とを比較し、この比較結果を
アキュムレータにフィードバックして、外部入力データ
のクロック再生を行うデジタルPLL回路において、こ
のデジタルPLL回路に供給するマスタークロックを、
再生されたクロックの周波数とほぼ等しい周波数とした
ものである。
タより構成されるデジタルVCOの出力データの位相
と、外部入力データの位相とを比較し、この比較結果を
アキュムレータにフィードバックして、外部入力データ
のクロック再生を行うデジタルPLL回路において、こ
のデジタルPLL回路に供給するマスタークロックを、
再生されたクロックの周波数とほぼ等しい周波数とした
ものである。
【0014】また本発明は、アキュムレータより構成さ
れるデジタルVCOの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルPLL回路において、再生されたクロッ
クデータと、マスタークロックから作成された基準クロ
ックとの差成分のみを比較結果として出力するようにし
たものである。
れるデジタルVCOの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルPLL回路において、再生されたクロッ
クデータと、マスタークロックから作成された基準クロ
ックとの差成分のみを比較結果として出力するようにし
たものである。
【0015】また本発明は、アキュムレータより構成さ
れるデジタルVCOの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルPLL回路において、外部入力データの
極性を検出し、この検出した極性が反転したタイミング
の前後の外部入力データのサンプルデータのレベルの絶
対値を検出し、この検出した絶対値の大きい方のサンプ
ルデータが一定の範囲内になるようにゲイン調整すると
共に、他方のサンプルデータも同じ比率でゲイン調整
し、このゲイン調整されたそれぞれのサンプルデータに
より入力データの位相計算し、デジタルVCOの出力デ
ータと位相比較するようにしたものである。
れるデジタルVCOの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルPLL回路において、外部入力データの
極性を検出し、この検出した極性が反転したタイミング
の前後の外部入力データのサンプルデータのレベルの絶
対値を検出し、この検出した絶対値の大きい方のサンプ
ルデータが一定の範囲内になるようにゲイン調整すると
共に、他方のサンプルデータも同じ比率でゲイン調整
し、このゲイン調整されたそれぞれのサンプルデータに
より入力データの位相計算し、デジタルVCOの出力デ
ータと位相比較するようにしたものである。
【0016】また本発明は、アキュムレータより構成さ
れるデジタルVCOの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルPLL回路において、外部入力データの
レベルの絶対値を検出し、この検出レベルが所定レベル
以下のとき、位相比較処理をしないようにしたものであ
る。
れるデジタルVCOの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルPLL回路において、外部入力データの
レベルの絶対値を検出し、この検出レベルが所定レベル
以下のとき、位相比較処理をしないようにしたものであ
る。
【0017】また本発明は、アキュムレータより構成さ
れるデジタルVCOの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルPLL回路において、外部入力データの
極性を検出し、この極性が反転しないとき、位相比較処
理をしないようにしたものである。
れるデジタルVCOの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルPLL回路において、外部入力データの
極性を検出し、この極性が反転しないとき、位相比較処
理をしないようにしたものである。
【0018】また本発明は、アキュムレータより構成さ
れるデジタルVCOの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルPLL回路において、アキュムレータに
フィードバックされる位相比較データに、フリーラン周
波数データを加算するようにしたものである。
れるデジタルVCOの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルPLL回路において、アキュムレータに
フィードバックされる位相比較データに、フリーラン周
波数データを加算するようにしたものである。
【0019】また本発明は、第1のアキュムレータより
構成されるデジタルVCOの出力データの位相と、外部
入力データの位相とを比較し、この比較による位相差デ
ータを第1のアキュムレータにフィードバックすると共
に、位相差データを第2のアキュムレータで累積したも
のを第1のアキュムレータにフィードバックするように
したものである。
構成されるデジタルVCOの出力データの位相と、外部
入力データの位相とを比較し、この比較による位相差デ
ータを第1のアキュムレータにフィードバックすると共
に、位相差データを第2のアキュムレータで累積したも
のを第1のアキュムレータにフィードバックするように
したものである。
【0020】
【作用】本発明によると、デジタルPLL回路に供給す
るマスタークロックを、再生されたクロックの周波数と
ほぼ等しい周波数に低減させたことで、入力デジタルデ
ータをサンプリングするためのアナログ/デジタル変換
器の変換速度を遅くすることができると共に、デジタル
VCOでのビット変化が少なくなる。
るマスタークロックを、再生されたクロックの周波数と
ほぼ等しい周波数に低減させたことで、入力デジタルデ
ータをサンプリングするためのアナログ/デジタル変換
器の変換速度を遅くすることができると共に、デジタル
VCOでのビット変化が少なくなる。
【0021】また本発明によると、再生されたクロック
データと、マスタークロックから作成された基準クロッ
クとの差成分のみを比較結果として出力するようにした
ことで、出力クロック周波数がマスタークロックとの差
周波数だけになり、比較結果として出力されるデータの
周波数が非常に低くなる。
データと、マスタークロックから作成された基準クロッ
クとの差成分のみを比較結果として出力するようにした
ことで、出力クロック周波数がマスタークロックとの差
周波数だけになり、比較結果として出力されるデータの
周波数が非常に低くなる。
【0022】また本発明によると、外部入力データの極
性を検出し、この検出した極性が反転したタイミングの
前後の外部入力データのサンプルデータのレベルの絶対
値を検出し、この検出した絶対値の大きい方のサンプル
データが一定の範囲内になるようにゲイン調整すると共
に、他方のサンプルデータも同じ比率でゲイン調整し、
このゲイン調整されたそれぞれのサンプルデータにより
入力データの位相計算し、デジタルVCOの出力データ
と位相比較するようにしたことで、位相計算処理が行わ
れるデータが良好にゲイン調整され、位相計算処理が少
ない演算処理で可能になる。
性を検出し、この検出した極性が反転したタイミングの
前後の外部入力データのサンプルデータのレベルの絶対
値を検出し、この検出した絶対値の大きい方のサンプル
データが一定の範囲内になるようにゲイン調整すると共
に、他方のサンプルデータも同じ比率でゲイン調整し、
このゲイン調整されたそれぞれのサンプルデータにより
入力データの位相計算し、デジタルVCOの出力データ
と位相比較するようにしたことで、位相計算処理が行わ
れるデータが良好にゲイン調整され、位相計算処理が少
ない演算処理で可能になる。
【0023】また本発明によると、外部入力データのレ
ベルの絶対値を検出し、この検出レベルが所定レベル以
下のとき、位相比較処理をしないことで、外部入力デー
タの状態が位相比較をする必要のない状態のとき、位相
比較処理が行われなくなり、無駄な演算処理をしなくな
る。
ベルの絶対値を検出し、この検出レベルが所定レベル以
下のとき、位相比較処理をしないことで、外部入力デー
タの状態が位相比較をする必要のない状態のとき、位相
比較処理が行われなくなり、無駄な演算処理をしなくな
る。
【0024】また本発明によると、外部入力データの極
性を検出し、この極性が反転しないとき、位相比較処理
をしないことで、外部入力データの状態が位相比較をす
る必要のない状態のとき、位相比較処理が行われなくな
り、無駄な演算処理をしなくなる。
性を検出し、この極性が反転しないとき、位相比較処理
をしないことで、外部入力データの状態が位相比較をす
る必要のない状態のとき、位相比較処理が行われなくな
り、無駄な演算処理をしなくなる。
【0025】また本発明によると、アキュムレータにフ
ィードバックされる位相比較データに、フリーラン周波
数データを加算するようにしたことで、位相オフセット
・エラーが減少し、PLL回路のロック能力が高くな
る。
ィードバックされる位相比較データに、フリーラン周波
数データを加算するようにしたことで、位相オフセット
・エラーが減少し、PLL回路のロック能力が高くな
る。
【0026】また本発明によると、第1のアキュムレー
タと第2のアキュムレータとを構成して、第2のアキュ
ムレータで累積したものを第1のアキュムレータにフィ
ードバックするようにしたことで、低周波数帯域でのフ
ィードバックゲインを大きくすることができる。
タと第2のアキュムレータとを構成して、第2のアキュ
ムレータで累積したものを第1のアキュムレータにフィ
ードバックするようにしたことで、低周波数帯域でのフ
ィードバックゲインを大きくすることができる。
【0027】
【実施例】以下、本発明の一実施例を、添付図面を参照
して説明する。
して説明する。
【0028】本例においては、ノントラッキング方式に
より磁気テープに記録されたデジタルオーディオ信号の
再生が行われる再生装置に適用したもので、まず図2に
再生装置全体のシステム構成を示す。この図2におい
て、1は磁気テープを示し、この磁気テープ1には傾斜
したトラックが順次形成されてデジタルオーディオデー
タが記録されているものとする。この磁気テープ1の記
録データを、回転ヘッドドラムに取付けられた回転磁気
ヘッド2で再生し、再生信号をロータリートランス3,
ヘッドアンプ4を介して再生イコライザ5に供給する。
そして、再生イコライザ5でイコライズされた再生信号
を、アナログ/デジタル変換器6に供給し、マスターク
ロックに同期したサンプリングを行って、8ビットのデ
ジタルデータとする。そして、アナログ/デジタル変換
器6が出力するデジタルデータを、デジタルPLL回路
7に供給する。このデジタルPLL回路7の構成につい
ては後述する。
より磁気テープに記録されたデジタルオーディオ信号の
再生が行われる再生装置に適用したもので、まず図2に
再生装置全体のシステム構成を示す。この図2におい
て、1は磁気テープを示し、この磁気テープ1には傾斜
したトラックが順次形成されてデジタルオーディオデー
タが記録されているものとする。この磁気テープ1の記
録データを、回転ヘッドドラムに取付けられた回転磁気
ヘッド2で再生し、再生信号をロータリートランス3,
ヘッドアンプ4を介して再生イコライザ5に供給する。
そして、再生イコライザ5でイコライズされた再生信号
を、アナログ/デジタル変換器6に供給し、マスターク
ロックに同期したサンプリングを行って、8ビットのデ
ジタルデータとする。そして、アナログ/デジタル変換
器6が出力するデジタルデータを、デジタルPLL回路
7に供給する。このデジタルPLL回路7の構成につい
ては後述する。
【0029】なお、本例においては、マスタークロック
(即ちアナログ/デジタル変換器6でのサンプリングク
ロック)を、再生信号に含まれるクロック成分の周波数
とほぼ等しい周波数としてある。
(即ちアナログ/デジタル変換器6でのサンプリングク
ロック)を、再生信号に含まれるクロック成分の周波数
とほぼ等しい周波数としてある。
【0030】そして、デジタルPLL回路7で変換器6
側から供給されるデータよりクロックを再生し、この再
生クロックとデータとを復調回路8に供給し、復調回路
8で再生クロックに同期してデータを復調する。ここ
で、本例では磁気テープ1に記録されたデータは、LD
M変調されたデータとしてあり、このLDM変調された
再生データを復調回路8での復調でNRZデータとす
る。
側から供給されるデータよりクロックを再生し、この再
生クロックとデータとを復調回路8に供給し、復調回路
8で再生クロックに同期してデータを復調する。ここ
で、本例では磁気テープ1に記録されたデータは、LD
M変調されたデータとしてあり、このLDM変調された
再生データを復調回路8での復調でNRZデータとす
る。
【0031】そして、復調回路8が出力する再生NRZ
データを、データ分離回路9に供給し、再生データに含
まれるオーディオデータとアドレスデータとに分離し、
分離されたオーディオデータをバッファメモリ10に供
給して書込ませる。この場合、書込みアドレスが再生デ
ータより分離したアドレスデータで制御される。また、
書込み制御を行うために、復調回路8が出力する再生N
RZデータをエラーチェック回路11に供給し、このエ
ラーチェック回路11で再生データのエラー発生状態
を、1単位の再生データ毎にチェックし、エラー発生が
ないとき(或いはエラー発生率が所定値以下のとき)、
ANDゲート12に書込み許可信号を供給する。また、
データ分離回路9で1単位の再生データの分離ができる
毎に、ANDゲート12に書込み要求信号を供給する。
そして、書込み要求信号と書込み許可信号とが一致した
タイミングでANDゲート12に供給されるとき、バッ
ファメモリ10に書込み制御信号を供給する。このよう
にして、バッファメモリ10に正しく再生できたデータ
だけを、アドレスに対応したエリアに書込ませる。
データを、データ分離回路9に供給し、再生データに含
まれるオーディオデータとアドレスデータとに分離し、
分離されたオーディオデータをバッファメモリ10に供
給して書込ませる。この場合、書込みアドレスが再生デ
ータより分離したアドレスデータで制御される。また、
書込み制御を行うために、復調回路8が出力する再生N
RZデータをエラーチェック回路11に供給し、このエ
ラーチェック回路11で再生データのエラー発生状態
を、1単位の再生データ毎にチェックし、エラー発生が
ないとき(或いはエラー発生率が所定値以下のとき)、
ANDゲート12に書込み許可信号を供給する。また、
データ分離回路9で1単位の再生データの分離ができる
毎に、ANDゲート12に書込み要求信号を供給する。
そして、書込み要求信号と書込み許可信号とが一致した
タイミングでANDゲート12に供給されるとき、バッ
ファメモリ10に書込み制御信号を供給する。このよう
にして、バッファメモリ10に正しく再生できたデータ
だけを、アドレスに対応したエリアに書込ませる。
【0032】そして、バッファメモリ10に書込まれた
データを、基準タイミング発生回路13から供給される
基準クロックに同期してアドレス順に読出し、読出され
たオーディオデータを誤り訂正・補正デコーダ14に供
給し、オーディオデータに含まれる誤りの訂正処理や補
間処理を行い、処理されたオーディオデータをデジタル
/アナログ変換器15に供給してアナログオーディオ信
号に変換し、変換されたアナログオーディオ信号を出力
端子16に供給する。
データを、基準タイミング発生回路13から供給される
基準クロックに同期してアドレス順に読出し、読出され
たオーディオデータを誤り訂正・補正デコーダ14に供
給し、オーディオデータに含まれる誤りの訂正処理や補
間処理を行い、処理されたオーディオデータをデジタル
/アナログ変換器15に供給してアナログオーディオ信
号に変換し、変換されたアナログオーディオ信号を出力
端子16に供給する。
【0033】このようにして再生データを一旦バッファ
メモリ10に書込ませてから読出す処理を行うことで、
例えば再生時に回転磁気ヘッド2を磁気テープ1上のト
ラックに対し正確なトラッキング制御をしなくても、バ
ッファメモリ10への書込みアドレスを正しく制御し
て、バッファメモリ10からトラック順にデータを読出
すことで、正確にトラッキング制御してデータを再生し
たのと同様な良好な再生データが得られる。しかも、バ
ッファメモリ10から出力される再生データは、基準タ
イミング発生回路13からの基準クロックに同期した一
定の伝送レートのデータとなり、良好なオーディオ信号
が得られる。
メモリ10に書込ませてから読出す処理を行うことで、
例えば再生時に回転磁気ヘッド2を磁気テープ1上のト
ラックに対し正確なトラッキング制御をしなくても、バ
ッファメモリ10への書込みアドレスを正しく制御し
て、バッファメモリ10からトラック順にデータを読出
すことで、正確にトラッキング制御してデータを再生し
たのと同様な良好な再生データが得られる。しかも、バ
ッファメモリ10から出力される再生データは、基準タ
イミング発生回路13からの基準クロックに同期した一
定の伝送レートのデータとなり、良好なオーディオ信号
が得られる。
【0034】次に、本例の再生装置に適用されるデジタ
ルPLL回路7の構成を、図1を参照して説明する。図
1において、20は位相比較部を示し、この位相比較部
20は、前段の回路(アナログ/デジタル変換器6)か
ら端子21に得られるデータの位相と、デジタルVCO
50の出力データの位相とを比較する回路である。即
ち、アナログ/デジタル変換器6からの8ビットの再生
データを、端子21を介して自動ゲインコントロール回
路(AGC回路)22に供給し、このAGC回路22で
ビットシフトによりデジタル的にゲイン調整を行い、ゲ
イン調整された再生データを位相検出器23に供給し、
再生データに含まれるクロックのエッジの位相を検出す
る。そして、位相検出器23で検出された位相データ
を、位相比較器24に供給し、この位相比較器24でデ
ジタルVCO50の出力データの位相と比較する。
ルPLL回路7の構成を、図1を参照して説明する。図
1において、20は位相比較部を示し、この位相比較部
20は、前段の回路(アナログ/デジタル変換器6)か
ら端子21に得られるデータの位相と、デジタルVCO
50の出力データの位相とを比較する回路である。即
ち、アナログ/デジタル変換器6からの8ビットの再生
データを、端子21を介して自動ゲインコントロール回
路(AGC回路)22に供給し、このAGC回路22で
ビットシフトによりデジタル的にゲイン調整を行い、ゲ
イン調整された再生データを位相検出器23に供給し、
再生データに含まれるクロックのエッジの位相を検出す
る。そして、位相検出器23で検出された位相データ
を、位相比較器24に供給し、この位相比較器24でデ
ジタルVCO50の出力データの位相と比較する。
【0035】そして、位相比較器24での比較結果に基
づいて出力するクロック位相誤差データをループフィル
タ40に供給し、このループフィルタ40で処理された
位相誤差データをデジタルVCO50に供給する。ここ
で、ループフィルタ40の構成を説明すると、本例のル
ープフィルタ40は、1次ループと2次ループとの2段
のループが構成され、1次ループとしては、位相比較器
24が出力する位相誤差データを1次ゲイン調整用乗算
器41に供給し、この乗算器41で後述する1次ゲイン
レジスタ64から供給されるゲイン設定データに基づい
たゲイン調整が行われる。そして、乗算器41でゲイン
調整された位相誤差データを、加算器42に供給する。
この加算器42では、乗算器41側から供給される位相
誤差データに、後述するフリーランレジスタ63から供
給されるフリーラン設定データが加算され、加算された
データを加算器46に供給する。
づいて出力するクロック位相誤差データをループフィル
タ40に供給し、このループフィルタ40で処理された
位相誤差データをデジタルVCO50に供給する。ここ
で、ループフィルタ40の構成を説明すると、本例のル
ープフィルタ40は、1次ループと2次ループとの2段
のループが構成され、1次ループとしては、位相比較器
24が出力する位相誤差データを1次ゲイン調整用乗算
器41に供給し、この乗算器41で後述する1次ゲイン
レジスタ64から供給されるゲイン設定データに基づい
たゲイン調整が行われる。そして、乗算器41でゲイン
調整された位相誤差データを、加算器42に供給する。
この加算器42では、乗算器41側から供給される位相
誤差データに、後述するフリーランレジスタ63から供
給されるフリーラン設定データが加算され、加算された
データを加算器46に供給する。
【0036】また、2次ループとしては、位相比較器2
4が出力する位相誤差データを2次ゲイン調整用乗算器
43に供給し、この乗算器43で後述する2次ゲインレ
ジスタ65から供給されるゲイン設定データに基づいた
ゲイン調整が行われる。そして、乗算器43でゲイン調
整された位相誤差データを、加算器44に供給する。こ
の加算器44では、乗算器43側から供給される位相誤
差データに、位相積分されたデータを加算する。
4が出力する位相誤差データを2次ゲイン調整用乗算器
43に供給し、この乗算器43で後述する2次ゲインレ
ジスタ65から供給されるゲイン設定データに基づいた
ゲイン調整が行われる。そして、乗算器43でゲイン調
整された位相誤差データを、加算器44に供給する。こ
の加算器44では、乗算器43側から供給される位相誤
差データに、位相積分されたデータを加算する。
【0037】即ち、加算器44の加算出力を積分器45
に供給し、積分器45の積分出力を、加算器46に供給
して1次ループの出力と2次ループの出力との加算を行
うと共に、加算器47と積分値リーク用インバータ48
に供給する。積分値リーク用インバータ48は、後述す
る2次リークレジスタ66から供給されるリーク制御デ
ータに基づいてリーク量が制御される。そして、積分器
45から直接供給される位相積分値と、2次リークレジ
スタ66から供給されるリーク値とが加算器47で加算
され、リーク分が減算された位相積分値が加算器47の
出力として加算器44に供給される。そして、加算器4
4でゲイン調整された位相誤差データにこの加算器47
の出力を加算する。
に供給し、積分器45の積分出力を、加算器46に供給
して1次ループの出力と2次ループの出力との加算を行
うと共に、加算器47と積分値リーク用インバータ48
に供給する。積分値リーク用インバータ48は、後述す
る2次リークレジスタ66から供給されるリーク制御デ
ータに基づいてリーク量が制御される。そして、積分器
45から直接供給される位相積分値と、2次リークレジ
スタ66から供給されるリーク値とが加算器47で加算
され、リーク分が減算された位相積分値が加算器47の
出力として加算器44に供給される。そして、加算器4
4でゲイン調整された位相誤差データにこの加算器47
の出力を加算する。
【0038】このようにして位相積分ループが構成さ
れ、この位相積分ループの出力を加算器46に供給し
て、加算器42側から供給される1次ループの出力と加
算する。そして、この加算器46の出力をループフィル
タ40の出力としてデジタルVCO50に供給する。
れ、この位相積分ループの出力を加算器46に供給し
て、加算器42側から供給される1次ループの出力と加
算する。そして、この加算器46の出力をループフィル
タ40の出力としてデジタルVCO50に供給する。
【0039】このようにループフィルタ40が構成され
ることで、図4のA,Bに示すような周波数特性を持つ
ラグ・リード・フィルタとなっている。ここで、後述す
るVCO50自体も1次の積分を行うので、2次のPL
L特性となっている。そして、ループフィルタ40の2
次ループは、位相誤差を積分する部分(積分器45から
加算器47,44を介して積分器45に戻るループ)
で、定常位相誤差を0にする役割を持つ。そして、この
2次ループに積分値リーク用インバータ48による積分
リーク・パスを設けたことで、DCゲインを制限してい
る。この積分リーク・パスがないと、無入力時などのよ
うに、PLL回路のロックが外れたときに、そのときの
2次ループの値が保持されたままになったり、でたらめ
にドリフトしたりして、新たな正しい入力にロックする
妨げになり、引込み時間が遅くなったりする。
ることで、図4のA,Bに示すような周波数特性を持つ
ラグ・リード・フィルタとなっている。ここで、後述す
るVCO50自体も1次の積分を行うので、2次のPL
L特性となっている。そして、ループフィルタ40の2
次ループは、位相誤差を積分する部分(積分器45から
加算器47,44を介して積分器45に戻るループ)
で、定常位相誤差を0にする役割を持つ。そして、この
2次ループに積分値リーク用インバータ48による積分
リーク・パスを設けたことで、DCゲインを制限してい
る。この積分リーク・パスがないと、無入力時などのよ
うに、PLL回路のロックが外れたときに、そのときの
2次ループの値が保持されたままになったり、でたらめ
にドリフトしたりして、新たな正しい入力にロックする
妨げになり、引込み時間が遅くなったりする。
【0040】このように積分リーク・パスがあること
で、自然にフリーラン周波数に戻る。また、積分リーク
・パスは、ステップ応答に対する過度応答を改善する効
果もある。これは、2次のフィードバック系のダンピン
グ・ファクタを考えれば理解できる。即ち、図4のBに
示すeのカットオフ周波数を決定するのが、2次ループ
の積分リーク・パスである。また、図4のAに示すaの
カットオフ周波数を決定するのが、2次ループのゲイン
コントロールである。なお、図4のAに周波数の例を示
すと、例えば4MHzから40kHz程度の範囲で適用
される。この場合のダンピング・ファクタζは、次の
〔数1〕式で示される。
で、自然にフリーラン周波数に戻る。また、積分リーク
・パスは、ステップ応答に対する過度応答を改善する効
果もある。これは、2次のフィードバック系のダンピン
グ・ファクタを考えれば理解できる。即ち、図4のBに
示すeのカットオフ周波数を決定するのが、2次ループ
の積分リーク・パスである。また、図4のAに示すaの
カットオフ周波数を決定するのが、2次ループのゲイン
コントロールである。なお、図4のAに周波数の例を示
すと、例えば4MHzから40kHz程度の範囲で適用
される。この場合のダンピング・ファクタζは、次の
〔数1〕式で示される。
【0041】
【数1】ζ=(k+e)/2√(ak)
【0042】ここで、kは一巡ループゲインである。従
って、カットオフ周波数eを大きくするか、或いはカッ
トオフ周波数aを小さくして、2次ループのゲインを小
さくすれば、リンギングが抑えられ、1次系に近づく。
って、カットオフ周波数eを大きくするか、或いはカッ
トオフ周波数aを小さくして、2次ループのゲインを小
さくすれば、リンギングが抑えられ、1次系に近づく。
【0043】なお本例では、2次ループのリーク・パス
は、1秒間にmfs /256回(mは1〜16の整数、
fs はマスタークロック周波数及びサンプリング周波
数)、2次ループに蓄積されたデータを1/8ずつリー
クさせることにより実現している。
は、1秒間にmfs /256回(mは1〜16の整数、
fs はマスタークロック周波数及びサンプリング周波
数)、2次ループに蓄積されたデータを1/8ずつリー
クさせることにより実現している。
【0044】そして、ループフィルタ40の出力が供給
されるデジタルVCO50は、アキュムレータで構成さ
れる。即ち、ループフィルタ40の出力を加算器51に
供給し、この加算器51の加算出力を積分器52に供給
する。そして、この積分器52の出力を、加算器51に
供給してループフィルタ40の出力と加算すると共に、
デジタルVCO50の出力として位相比較器24とPL
L出力インターフェース30とに供給する。この場合、
デジタルVCO50の出力は、クロック瞬時位相として
出力される。
されるデジタルVCO50は、アキュムレータで構成さ
れる。即ち、ループフィルタ40の出力を加算器51に
供給し、この加算器51の加算出力を積分器52に供給
する。そして、この積分器52の出力を、加算器51に
供給してループフィルタ40の出力と加算すると共に、
デジタルVCO50の出力として位相比較器24とPL
L出力インターフェース30とに供給する。この場合、
デジタルVCO50の出力は、クロック瞬時位相として
出力される。
【0045】ここで、デジタルVCO50の出力状態
を、図5を参照して説明すると、本例においては、PL
L回路への8ビットの周波数入力をVCO50のループ
のアキュムレータで積分することで、クロック瞬時位相
出力を8ビットで得ている。そして、デジタルVCO5
0への入力としては、ループフィルタ40側からの1次
ループの出力と2次ループの出力とフリーラン設定デー
タとの加算値としている。
を、図5を参照して説明すると、本例においては、PL
L回路への8ビットの周波数入力をVCO50のループ
のアキュムレータで積分することで、クロック瞬時位相
出力を8ビットで得ている。そして、デジタルVCO5
0への入力としては、ループフィルタ40側からの1次
ループの出力と2次ループの出力とフリーラン設定デー
タとの加算値としている。
【0046】そして、デジタルVCO50の出力クロッ
クは、位相を±180°として、マスタークロック(ア
ナログ/デジタル変換器6でのサンプリングクロックと
同一)によるサンプリング点での状態で示される。即
ち、本例ではマスタークロックの周波数とデジタルVC
O50の出力周波数とをほぼ等しくしてあるので、1サ
ンプルにつき位相が約360°進むと考えられる。ここ
で、図5のA,B,Cは、連続した或る2つのサンプル
点S1,S2での状態を示し、図5のAはVCO50の
出力周波数がマスタークロックの周波数より低い場合を
示し、図5のBはVCO50の出力周波数とマスターク
ロックの周波数が等しい場合を示し、図5のCはVCO
50の出力周波数がマスタークロックの周波数より高い
場合を示す。そして、各サンプル点で示される黒丸がサ
ンプリングレベルを示し、実際にはこのサンプル点以外
で破線で示すレベルがアナログ的に変化して、下向きの
破線の矢印となっている箇所がクロックエッジであると
する。
クは、位相を±180°として、マスタークロック(ア
ナログ/デジタル変換器6でのサンプリングクロックと
同一)によるサンプリング点での状態で示される。即
ち、本例ではマスタークロックの周波数とデジタルVC
O50の出力周波数とをほぼ等しくしてあるので、1サ
ンプルにつき位相が約360°進むと考えられる。ここ
で、図5のA,B,Cは、連続した或る2つのサンプル
点S1,S2での状態を示し、図5のAはVCO50の
出力周波数がマスタークロックの周波数より低い場合を
示し、図5のBはVCO50の出力周波数とマスターク
ロックの周波数が等しい場合を示し、図5のCはVCO
50の出力周波数がマスタークロックの周波数より高い
場合を示す。そして、各サンプル点で示される黒丸がサ
ンプリングレベルを示し、実際にはこのサンプル点以外
で破線で示すレベルがアナログ的に変化して、下向きの
破線の矢印となっている箇所がクロックエッジであると
する。
【0047】この状態で、上昇している破線のゼロクロ
ス点を位相角0°の時刻と考え、サンプリング点に対す
るVCO50の出力のゼロクロス点のずれを瞬時位相C
xで定義すると、VCO50の出力の瞬時位相は、VC
Oの出力の振幅方向から求めることができる。即ち、3
60°を1とし、位相角±180°を±0.5とする
と、近似的に振幅方向のレベル値Cyを、瞬時位相Cx
と置き換えることができる。つまり、Cy=Cxとする
ことができる。
ス点を位相角0°の時刻と考え、サンプリング点に対す
るVCO50の出力のゼロクロス点のずれを瞬時位相C
xで定義すると、VCO50の出力の瞬時位相は、VC
Oの出力の振幅方向から求めることができる。即ち、3
60°を1とし、位相角±180°を±0.5とする
と、近似的に振幅方向のレベル値Cyを、瞬時位相Cx
と置き換えることができる。つまり、Cy=Cxとする
ことができる。
【0048】また、デジタルVCO50にフリーラン設
定データが供給されることで、フリーラン周波数偏差が
外部から設定可能となっている。即ち、VCO出力の平
均周波数とマスタークロック周波数との間のずれが判っ
ているとき、PLL回路のコントローラ側から供給され
るフリーラン設定データにより、フリーラン周波数をV
CO出力の平均周波数に合わせることで、PLL回路の
ロック特性が改善される。ここで、本例のVCO50の
フリーラン調整範囲を数式を用いて説明すると、マスタ
ークロックの周波数をfs ,VCO50の仮想出力周波
数をf0 ,フリーラン設定データをαとし、VCOの出
力クロックとフリーラン設定データをそれぞれ8ビット
データとすると、次の〔数2〕式で示される。
定データが供給されることで、フリーラン周波数偏差が
外部から設定可能となっている。即ち、VCO出力の平
均周波数とマスタークロック周波数との間のずれが判っ
ているとき、PLL回路のコントローラ側から供給され
るフリーラン設定データにより、フリーラン周波数をV
CO出力の平均周波数に合わせることで、PLL回路の
ロック特性が改善される。ここで、本例のVCO50の
フリーラン調整範囲を数式を用いて説明すると、マスタ
ークロックの周波数をfs ,VCO50の仮想出力周波
数をf0 ,フリーラン設定データをαとし、VCOの出
力クロックとフリーラン設定データをそれぞれ8ビット
データとすると、次の〔数2〕式で示される。
【0049】
【数2】f0 =(1+α/256)fs
【0050】ここで、フリーラン設定データαの条件を
−32≦α≦31とすると、フリーラン調整範囲は約±
12.5%となる。
−32≦α≦31とすると、フリーラン調整範囲は約±
12.5%となる。
【0051】このようにして得られるVCO50の出力
が供給される位相比較器24では、入力データの位相と
デジタルVCO50の出力位相とを比較する。また、位
相比較器24からPLL出力インターフェース30に、
データ位相の進み/遅れに関するデータを供給する。そ
して、PLL出力インターフェース30で、デジタルV
CO50の出力とデータ位相の進み/遅れに関するデー
タとに基づいてクロック再生を行い、この再生クロック
とデータとを後段の回路(復調回路8)に供給する。
が供給される位相比較器24では、入力データの位相と
デジタルVCO50の出力位相とを比較する。また、位
相比較器24からPLL出力インターフェース30に、
データ位相の進み/遅れに関するデータを供給する。そ
して、PLL出力インターフェース30で、デジタルV
CO50の出力とデータ位相の進み/遅れに関するデー
タとに基づいてクロック再生を行い、この再生クロック
とデータとを後段の回路(復調回路8)に供給する。
【0052】また、図1において、61はこのPLL回
路のコントローラ(図示せず)から制御データが供給さ
れる端子を示し、この端子61に得られる制御データ
を、シリアルバスインターフェース62に供給する。そ
して、このシリアルバスインターフェース62に得られ
る各種データを、フリーランレジスタ63と1次ゲイン
レジスタ64と2次ゲインレジスタ65と2次リークレ
ジスタ66とPLL出力インターフェース30との内の
対応した回路に供給する。
路のコントローラ(図示せず)から制御データが供給さ
れる端子を示し、この端子61に得られる制御データ
を、シリアルバスインターフェース62に供給する。そ
して、このシリアルバスインターフェース62に得られ
る各種データを、フリーランレジスタ63と1次ゲイン
レジスタ64と2次ゲインレジスタ65と2次リークレ
ジスタ66とPLL出力インターフェース30との内の
対応した回路に供給する。
【0053】ここで、本例のデジタルPLL回路の位相
比較部20の構成を図3に示すと、アナログ/デジタル
変換器6が出力する8ビットのデジタルデータを、端子
21を介して絶対値検出回路72に供給し、この絶対値
検出回路72で最上位ビット(MSB)を除く7ビット
の絶対値だけのデータとし、この7ビットデータを第1
のビットシフタ73に供給すると共に、積分器74に供
給する。また、絶対値検出回路72が出力する7ビット
データの内の上位4ビットを、現在のサンプル点のデー
タとして、プライオリティエンコーダ75に供給する。
そして、積分器74では1サンプル前の7ビットデータ
を出力し、この1サンプル前の7ビットデータを第2の
ビットシフタ76に供給すると共に、1サンプル前の7
ビットデータの内の上位4ビットを、プライオリティエ
ンコーダ75に供給する。
比較部20の構成を図3に示すと、アナログ/デジタル
変換器6が出力する8ビットのデジタルデータを、端子
21を介して絶対値検出回路72に供給し、この絶対値
検出回路72で最上位ビット(MSB)を除く7ビット
の絶対値だけのデータとし、この7ビットデータを第1
のビットシフタ73に供給すると共に、積分器74に供
給する。また、絶対値検出回路72が出力する7ビット
データの内の上位4ビットを、現在のサンプル点のデー
タとして、プライオリティエンコーダ75に供給する。
そして、積分器74では1サンプル前の7ビットデータ
を出力し、この1サンプル前の7ビットデータを第2の
ビットシフタ76に供給すると共に、1サンプル前の7
ビットデータの内の上位4ビットを、プライオリティエ
ンコーダ75に供給する。
【0054】このプライオリティエンコーダ75では、
現在のサンプル点の上位4ビットデータと、1サンプル
前の上位4ビットデータとを比較し、比較結果を2ビッ
トデータで出力する。そして、この比較結果としての2
ビットデータを、第1及び第2のビットシフタ73及び
76に供給する。そして、各ビットシフタ73及び76
では、プライオリティエンコーダ75から供給される2
ビットデータにより、同じビットシフト量が設定され、
ビットシフトによるゲイン調整が行われる。そして、各
ビットシフタ73及び76でゲイン調整が行われたデー
タを、位相計算ROM77に供給する。
現在のサンプル点の上位4ビットデータと、1サンプル
前の上位4ビットデータとを比較し、比較結果を2ビッ
トデータで出力する。そして、この比較結果としての2
ビットデータを、第1及び第2のビットシフタ73及び
76に供給する。そして、各ビットシフタ73及び76
では、プライオリティエンコーダ75から供給される2
ビットデータにより、同じビットシフト量が設定され、
ビットシフトによるゲイン調整が行われる。そして、各
ビットシフタ73及び76でゲイン調整が行われたデー
タを、位相計算ROM77に供給する。
【0055】ここで、プライオリティエンコーダ75で
の判別状態について説明すると、各サンプル点での上位
4ビットデータの内で、レベルの大きいデータに基づい
て4段階のレベル判別を行い、判別された4段階のレベ
ルに基づいて2ビットデータを作成する。そして、プラ
イオリティエンコーダ75が出力する2ビットデータに
より、各ビットシフタ73及び76で4段階のビットシ
フト量の何れかが選択される。即ち、各ビットシフタ7
3及び76に供給される7ビットデータの各ビットを上
位ビットから順に〔b6,b5,b4,b3,b2,b
1,b0〕とすると、4段階の内の最大のレベルが検出
されたとき、各ビットシフタ73及び76で上位4ビッ
ト〔b6,b5,b4,b3〕を出力するように選択さ
せて、最小のゲインとさせる。そして、1段階検出レベ
ルが下がる毎に出力データを1ビットずつシフトさせ
て、最小の段階のレベルが検出されたとき、各ビットシ
フタ73及び76で下位4ビット〔b3,b2,b1,
b0〕を出力するように選択させて、最大のゲインとさ
せる。
の判別状態について説明すると、各サンプル点での上位
4ビットデータの内で、レベルの大きいデータに基づい
て4段階のレベル判別を行い、判別された4段階のレベ
ルに基づいて2ビットデータを作成する。そして、プラ
イオリティエンコーダ75が出力する2ビットデータに
より、各ビットシフタ73及び76で4段階のビットシ
フト量の何れかが選択される。即ち、各ビットシフタ7
3及び76に供給される7ビットデータの各ビットを上
位ビットから順に〔b6,b5,b4,b3,b2,b
1,b0〕とすると、4段階の内の最大のレベルが検出
されたとき、各ビットシフタ73及び76で上位4ビッ
ト〔b6,b5,b4,b3〕を出力するように選択さ
せて、最小のゲインとさせる。そして、1段階検出レベ
ルが下がる毎に出力データを1ビットずつシフトさせ
て、最小の段階のレベルが検出されたとき、各ビットシ
フタ73及び76で下位4ビット〔b3,b2,b1,
b0〕を出力するように選択させて、最大のゲインとさ
せる。
【0056】また、本例のプライオリティエンコーダ7
5は、大レベル判定データ出力を有する。この大レベル
判定データ出力は、供給される各サンプル点での上位4
ビットデータに何れか“1”レベルデータがあるとき、
“1”レベルデータを出力し、供給される各サンプル点
での上位4ビットデータが全て“0”レベルデータであ
るとき、“0”レベルデータを出力する。
5は、大レベル判定データ出力を有する。この大レベル
判定データ出力は、供給される各サンプル点での上位4
ビットデータに何れか“1”レベルデータがあるとき、
“1”レベルデータを出力し、供給される各サンプル点
での上位4ビットデータが全て“0”レベルデータであ
るとき、“0”レベルデータを出力する。
【0057】そして、端子21に得られる8ビットのデ
ジタルデータの内の最上位ビットMSBを、積分器78
とEx-ORゲート79とに供給し、積分器78の出力を
Ex-ORゲート79に供給する。そして、Ex-ORゲー
ト79で、端子21から直接供給される現在のサンプル
点の最上位ビットデータと、積分器78から供給される
1サンプル前の最上位ビットデータとを比較し、両最上
位ビットに変化があるとき、データの極性が反転したと
して“1”レベルデータを出力する。そして、このEx-
ORゲート79の出力を、極性反転データとしてAND
ゲート80に供給する。
ジタルデータの内の最上位ビットMSBを、積分器78
とEx-ORゲート79とに供給し、積分器78の出力を
Ex-ORゲート79に供給する。そして、Ex-ORゲー
ト79で、端子21から直接供給される現在のサンプル
点の最上位ビットデータと、積分器78から供給される
1サンプル前の最上位ビットデータとを比較し、両最上
位ビットに変化があるとき、データの極性が反転したと
して“1”レベルデータを出力する。そして、このEx-
ORゲート79の出力を、極性反転データとしてAND
ゲート80に供給する。
【0058】また、プライオリティエンコーダ75から
の大レベル判定データ出力をANDゲート80に供給
し、ANDゲート80で大レベル判定データと極性反転
データとの論理積を採る。そして、両データの論理積
を、データエッジ検出データとする。
の大レベル判定データ出力をANDゲート80に供給
し、ANDゲート80で大レベル判定データと極性反転
データとの論理積を採る。そして、両データの論理積
を、データエッジ検出データとする。
【0059】そして、このデータエッジ検出データを、
位相計算ROM77のチップセレクト入力CSに供給す
る。この位相計算ROM77は、上述した各ビットシフ
タ73及び76でゲイン調整が行われた現在及び1サン
プル前のサンプル点の4ビットのデータに基づいて位相
計算を行う。ここでは、各サンプル点の4ビットデータ
の状態に応じたゼロクロス位相計算値がROM77に予
め書込んである。この場合、4ビットデータどうしの比
較であるので、24 ×24 =162 =256となり、2
56通りのゼロクロス位相計算値があり、この256通
りのゼロクロス位相計算値が256ワードとして書込ま
れてあり、各ビットシフタ73及び76の出力に応じて
256ワードの中から対応したワードを選択する。この
256ワードのゼロクロス位相計算値は、それぞれが5
ビットデータとして書込まれている。
位相計算ROM77のチップセレクト入力CSに供給す
る。この位相計算ROM77は、上述した各ビットシフ
タ73及び76でゲイン調整が行われた現在及び1サン
プル前のサンプル点の4ビットのデータに基づいて位相
計算を行う。ここでは、各サンプル点の4ビットデータ
の状態に応じたゼロクロス位相計算値がROM77に予
め書込んである。この場合、4ビットデータどうしの比
較であるので、24 ×24 =162 =256となり、2
56通りのゼロクロス位相計算値があり、この256通
りのゼロクロス位相計算値が256ワードとして書込ま
れてあり、各ビットシフタ73及び76の出力に応じて
256ワードの中から対応したワードを選択する。この
256ワードのゼロクロス位相計算値は、それぞれが5
ビットデータとして書込まれている。
【0060】ここで、位相計算ROM77での位相計算
状態について説明すると、図6はサンプリング点に対す
る入力データのゼロクロス位相Dxの状態を示す図で、
このゼロクロス点の後のサンプル点(現サンプル点)S
2と、ゼロクロス点の前のサンプル点(過去サンプル
点)S1とを用いて、近似的に求めることができる。即
ち、両サンプル点S1,S2の振幅W1,W2の間を、
次の〔数3〕式で直線近似することで求める。
状態について説明すると、図6はサンプリング点に対す
る入力データのゼロクロス位相Dxの状態を示す図で、
このゼロクロス点の後のサンプル点(現サンプル点)S
2と、ゼロクロス点の前のサンプル点(過去サンプル
点)S1とを用いて、近似的に求めることができる。即
ち、両サンプル点S1,S2の振幅W1,W2の間を、
次の〔数3〕式で直線近似することで求める。
【0061】
【数3】Dx=W2/(W1+W2)
【0062】そして本例においては、上述したようにこ
の位相計算ROM77のチップセレクト入力CSに、デ
ータエッジ検出データが供給されることで、この〔数
3〕式によるゼロクロス位相計算動作が、データエッジ
が検出された場合にだけ行われるようになる。即ち、チ
ップセレクト入力CSに“1”レベルデータが供給され
ない限り、位相計算ROM77は作動せず、データエッ
ジが検出された場合にだけ位相計算ROM77が作動す
る。
の位相計算ROM77のチップセレクト入力CSに、デ
ータエッジ検出データが供給されることで、この〔数
3〕式によるゼロクロス位相計算動作が、データエッジ
が検出された場合にだけ行われるようになる。即ち、チ
ップセレクト入力CSに“1”レベルデータが供給され
ない限り、位相計算ROM77は作動せず、データエッ
ジが検出された場合にだけ位相計算ROM77が作動す
る。
【0063】そして、位相計算ROM77でのゼロクロ
ス位相計算により選択されたワードの5ビットのデータ
を、データエッジ位相のデータとして加算器81に供給
する。また、デジタルVCO50の出力データを、端子
82を介して加算器81に供給し、この加算器81での
加算処理により位相比較を行う。そして、この位相比較
により、データ位相の進み/遅れに関するデータを得、
このデータ位相の進み/遅れデータをPLL出力インタ
ーフェース30に供給する。また、このデータ位相の進
み/遅れデータをANDゲート83に供給し、このAN
Dゲート83でデータエッジ検出データとの論理積を採
る。そして、この論理積データを再生クロックの位相誤
差データとしてループフィルタ40に供給する。さら
に、データエッジ検出データもPLL出力インターフェ
ース30に供給する。
ス位相計算により選択されたワードの5ビットのデータ
を、データエッジ位相のデータとして加算器81に供給
する。また、デジタルVCO50の出力データを、端子
82を介して加算器81に供給し、この加算器81での
加算処理により位相比較を行う。そして、この位相比較
により、データ位相の進み/遅れに関するデータを得、
このデータ位相の進み/遅れデータをPLL出力インタ
ーフェース30に供給する。また、このデータ位相の進
み/遅れデータをANDゲート83に供給し、このAN
Dゲート83でデータエッジ検出データとの論理積を採
る。そして、この論理積データを再生クロックの位相誤
差データとしてループフィルタ40に供給する。さら
に、データエッジ検出データもPLL出力インターフェ
ース30に供給する。
【0064】ここで、加算器81を臨む回路での位相比
較状態について説明すると、デジタルVCO50側から
供給される瞬時位相データCxは、振幅方向のレベル値
Cyに置き換えた値である。このとき、現在のサンプル
点の位相を0°とすると、1サンプル前の点が360°
位相となる。そして、位相誤差は位相計算ROM77が
出力するゼロクロス位相データDxから、デジタルVC
O50の出力瞬時位相データCxを減算することで求め
られる。この減算処理で求まった位相誤差データをデジ
タルVCO50にフィードバックすれば、PLL回路と
して作動する。
較状態について説明すると、デジタルVCO50側から
供給される瞬時位相データCxは、振幅方向のレベル値
Cyに置き換えた値である。このとき、現在のサンプル
点の位相を0°とすると、1サンプル前の点が360°
位相となる。そして、位相誤差は位相計算ROM77が
出力するゼロクロス位相データDxから、デジタルVC
O50の出力瞬時位相データCxを減算することで求め
られる。この減算処理で求まった位相誤差データをデジ
タルVCO50にフィードバックすれば、PLL回路と
して作動する。
【0065】ところで本例の位相比較器としては、次に
説明する2つの機能を必要とする。 入力データエッジの位相と、VCO出力とのゼロクロ
ス点の位相差を求める。この位相差を求めることでPL
L回路が構成され、データエッジが平均的にクロックと
位相差0になるように制御され、クロックエッジとクロ
ックエッジとのほぼ中間にデータエッジをロックさせる
ことが可能になる。 VCO出力クロックエッジ位相とデータ位相Dxの比
較をし、データエッジがクロックエッジの前にあったか
後ろにあったかを判定し、データ位相の進み/遅れデー
タを生成させる。これにより、データにロックするよう
に再生された再生クロックとそのデータエッジの対応関
係が決定する。
説明する2つの機能を必要とする。 入力データエッジの位相と、VCO出力とのゼロクロ
ス点の位相差を求める。この位相差を求めることでPL
L回路が構成され、データエッジが平均的にクロックと
位相差0になるように制御され、クロックエッジとクロ
ックエッジとのほぼ中間にデータエッジをロックさせる
ことが可能になる。 VCO出力クロックエッジ位相とデータ位相Dxの比
較をし、データエッジがクロックエッジの前にあったか
後ろにあったかを判定し、データ位相の進み/遅れデー
タを生成させる。これにより、データにロックするよう
に再生された再生クロックとそのデータエッジの対応関
係が決定する。
【0066】この2つの機能を1つの加算器で持たせる
ために、加算器81を5ビットのフルアダーで構成し、
デジタルVCO50の出力の最上位ビットMSBを反転
してから加算器81で入力エッジ位相との減算による比
較を行い、さらにその減算結果の最上位ビットMSBを
ANDゲート83で反転させて、入力データエッジとV
CO出力エッジとの位相差を求めている。このVCOの
出力の最上位ビットMSBを反転することは、VCO出
力の位相をエッジのタイミングで定義することになる。
ために、加算器81を5ビットのフルアダーで構成し、
デジタルVCO50の出力の最上位ビットMSBを反転
してから加算器81で入力エッジ位相との減算による比
較を行い、さらにその減算結果の最上位ビットMSBを
ANDゲート83で反転させて、入力データエッジとV
CO出力エッジとの位相差を求めている。このVCOの
出力の最上位ビットMSBを反転することは、VCO出
力の位相をエッジのタイミングで定義することになる。
【0067】また、データ位相の進み/遅れデータは、
データエッジとクロックエッジとの位相差で求まり、加
算器81の出力をそのままPLL出力インターフェース
30に供給する。なお、このデータ位相の進み/遅れデ
ータにより示されされる位相比較結果は、クロックエッ
ジに対し±360°の範囲である。
データエッジとクロックエッジとの位相差で求まり、加
算器81の出力をそのままPLL出力インターフェース
30に供給する。なお、このデータ位相の進み/遅れデ
ータにより示されされる位相比較結果は、クロックエッ
ジに対し±360°の範囲である。
【0068】次に、PLL出力インターフェース30に
ついて説明すると、このPLL出力インターフェース3
0は、デジタルVCO50の出力と位相比較結果より、
マスタークロックに同期したデータ出力を得るための回
路である。
ついて説明すると、このPLL出力インターフェース3
0は、デジタルVCO50の出力と位相比較結果より、
マスタークロックに同期したデータ出力を得るための回
路である。
【0069】まず、PLL出力インターフェース30で
の再生クロックの出力について説明すると、VCOの出
力とマスタークロックとはほぼ同じ周波数としてあるの
で、VCOの出力周波数がマスタークロック周波数より
高い瞬間もあり得る。そのため、再生クロックデータと
しては、マスタークロックの1クロック周期に2スロッ
ト設ける必要がある。ここで、この2スロットを前クロ
ックと後クロックと称する。
の再生クロックの出力について説明すると、VCOの出
力とマスタークロックとはほぼ同じ周波数としてあるの
で、VCOの出力周波数がマスタークロック周波数より
高い瞬間もあり得る。そのため、再生クロックデータと
しては、マスタークロックの1クロック周期に2スロッ
ト設ける必要がある。ここで、この2スロットを前クロ
ックと後クロックと称する。
【0070】この2スロットでの再生クロックデータの
判別は、図7のA〜Fに示す6通りのパターンが考えら
れる。即ち、図7の各図は、過去のサンプル点S1と現
在のサンプル点S2との間でのクロックの判別状態を示
した図で、各図に鋸歯状波で示される波形がクロック波
形で、各図の左側の2ビットの数字で示されるレベルの
範囲は、このクロック波形の振幅データの上位2ビット
に対応した範囲を示す。
判別は、図7のA〜Fに示す6通りのパターンが考えら
れる。即ち、図7の各図は、過去のサンプル点S1と現
在のサンプル点S2との間でのクロックの判別状態を示
した図で、各図に鋸歯状波で示される波形がクロック波
形で、各図の左側の2ビットの数字で示されるレベルの
範囲は、このクロック波形の振幅データの上位2ビット
に対応した範囲を示す。
【0071】まず、図7のAに再生クロックのエッジが
前後ともに存在しない場合を示す。このときには、サン
プル点S1とサンプル点S2とで、上位2ビットが〔1
0〕→〔01〕と変化する。この場合には、再生クロッ
クの周波数がマスタークロックの周波数よりも低い。
前後ともに存在しない場合を示す。このときには、サン
プル点S1とサンプル点S2とで、上位2ビットが〔1
0〕→〔01〕と変化する。この場合には、再生クロッ
クの周波数がマスタークロックの周波数よりも低い。
【0072】また、図7のB及びCに再生クロックのエ
ッジが前に存在する場合を示す。このときには、サンプ
ル点S1とサンプル点S2とで、上位2ビットが〔0
0〕→〔11〕と変化する場合(図7のBの場合)と、
〔01〕→〔01〕となる場合(図7のCの場合)とが
ある。この場合、図7のBの状態では再生クロックの周
波数がマスタークロックの周波数よりも低く、図7のC
の状態では再生クロックの周波数とマスタークロックの
周波数との対応関係は特定できない。
ッジが前に存在する場合を示す。このときには、サンプ
ル点S1とサンプル点S2とで、上位2ビットが〔0
0〕→〔11〕と変化する場合(図7のBの場合)と、
〔01〕→〔01〕となる場合(図7のCの場合)とが
ある。この場合、図7のBの状態では再生クロックの周
波数がマスタークロックの周波数よりも低く、図7のC
の状態では再生クロックの周波数とマスタークロックの
周波数との対応関係は特定できない。
【0073】また、図7のD及びEに再生クロックのエ
ッジが後に存在する場合を示す。このときには、サンプ
ル点S1とサンプル点S2とで、上位2ビットが〔1
0〕→〔10〕となる場合(図7のDの場合)と、〔1
1〕→
ッジが後に存在する場合を示す。このときには、サンプ
ル点S1とサンプル点S2とで、上位2ビットが〔1
0〕→〔10〕となる場合(図7のDの場合)と、〔1
1〕→
〔00〕と変化する場合(図7のEの場合)とが
ある。この場合、図7のDの状態では再生クロックの周
波数とマスタークロックの周波数との対応関係は特定で
きず、図7のEの状態は再生クロックの周波数がマスタ
ークロックの周波数よりも高い。
ある。この場合、図7のDの状態では再生クロックの周
波数とマスタークロックの周波数との対応関係は特定で
きず、図7のEの状態は再生クロックの周波数がマスタ
ークロックの周波数よりも高い。
【0074】また、図7のFに再生クロックのエッジが
前後ともに存在する場合を示す。このときには、サンプ
ル点S1とサンプル点S2とで、上位2ビットが〔0
1〕→〔10〕と変化する。この場合には、再生クロッ
クの周波数がマスタークロックの周波数よりも高い。
前後ともに存在する場合を示す。このときには、サンプ
ル点S1とサンプル点S2とで、上位2ビットが〔0
1〕→〔10〕と変化する。この場合には、再生クロッ
クの周波数がマスタークロックの周波数よりも高い。
【0075】このようにして、上位2ビットの判定によ
り、前クロックと後クロックとの有無を判断することが
可能になる。そして本例においては、この前クロックと
後クロックとの有無を判断したデータを、マスタークロ
ックの2倍の周波数のクロックとの論理積を採って出力
させる場合と、マスタークロックのハイレベル期間,ロ
ーレベル期間にそのままのせてベースバンド伝送で出力
させる場合とがある。マスタークロックの2倍の周波数
のクロックとの論理積を採って出力させる場合は低速モ
ードとされ、マスタークロックのハイレベル期間,ロー
レベル期間にそのままのせて出力させる場合は高速モー
ドとされる。但し、高速モードの場合には、マスターク
ロックのハイレベル期間で必ず逆極性とされる。
り、前クロックと後クロックとの有無を判断することが
可能になる。そして本例においては、この前クロックと
後クロックとの有無を判断したデータを、マスタークロ
ックの2倍の周波数のクロックとの論理積を採って出力
させる場合と、マスタークロックのハイレベル期間,ロ
ーレベル期間にそのままのせてベースバンド伝送で出力
させる場合とがある。マスタークロックの2倍の周波数
のクロックとの論理積を採って出力させる場合は低速モ
ードとされ、マスタークロックのハイレベル期間,ロー
レベル期間にそのままのせて出力させる場合は高速モー
ドとされる。但し、高速モードの場合には、マスターク
ロックのハイレベル期間で必ず逆極性とされる。
【0076】このようにして、高速モードを用意するこ
とで、VCOの出力とマスタークロックがほぼ同じ周波
数のとき(即ち本例のデジタルPLL回路の構成の場
合)、その差周波数でしか動かなくなる。また、低速モ
ードの出力としては、アナログPLL回路の場合と同様
な出力パルスが得られ、低速モードの出力を選択したと
きには、後段の回路を従来のアナログPLL回路で組ん
だ場合と同様の構成とすることができる。
とで、VCOの出力とマスタークロックがほぼ同じ周波
数のとき(即ち本例のデジタルPLL回路の構成の場
合)、その差周波数でしか動かなくなる。また、低速モ
ードの出力としては、アナログPLL回路の場合と同様
な出力パルスが得られ、低速モードの出力を選択したと
きには、後段の回路を従来のアナログPLL回路で組ん
だ場合と同様の構成とすることができる。
【0077】ここで、PLL出力インターフェース30
での入出力の例を図8に示す。同図において、図8のA
に示すクロック1はマスタークロックの2倍の周波数の
クロック、図8のBに示すクロック2はマスタークロッ
クと同一周波数のクロックで、再生クロックのエッジの
判別データ(図8のC)とデータエッジの判別データ
(図8のD)とが得られているとする。このそれぞれの
判別データは、ハイレベルとなっている期間がクロック
やデータエッジがあった期間を示し、ローレベルとなっ
ている期間がクロックやデータエッジがない期間を示
す。
での入出力の例を図8に示す。同図において、図8のA
に示すクロック1はマスタークロックの2倍の周波数の
クロック、図8のBに示すクロック2はマスタークロッ
クと同一周波数のクロックで、再生クロックのエッジの
判別データ(図8のC)とデータエッジの判別データ
(図8のD)とが得られているとする。このそれぞれの
判別データは、ハイレベルとなっている期間がクロック
やデータエッジがあった期間を示し、ローレベルとなっ
ている期間がクロックやデータエッジがない期間を示
す。
【0078】まず、低速モードでの出力状態を説明する
と、マスタークロックの2倍の周波数のクロック1を反
転したデータと、再生クロックの判別データとの論理積
を採り、この論理積出力を低速モードでの再生クロック
(図8のE)とする。そして、低速モードでの再生デー
タ(図8のF)は、データエッジの判別データが立ち上
がる毎に、反転させるデータとする。この再生データ
は、例えばデータエッジの判別データ(図8のD)をD
フリップフロップに供給して、このDフリップフロップ
にハイレベル信号の入力がある毎に出力レベルを変化さ
せることで得られる。
と、マスタークロックの2倍の周波数のクロック1を反
転したデータと、再生クロックの判別データとの論理積
を採り、この論理積出力を低速モードでの再生クロック
(図8のE)とする。そして、低速モードでの再生デー
タ(図8のF)は、データエッジの判別データが立ち上
がる毎に、反転させるデータとする。この再生データ
は、例えばデータエッジの判別データ(図8のD)をD
フリップフロップに供給して、このDフリップフロップ
にハイレベル信号の入力がある毎に出力レベルを変化さ
せることで得られる。
【0079】また、高速モードでの出力状態を説明する
と、この場合にはマスタークロック(クロック2)と、
再生クロックのエッジの判別データ(図8のC)との排
他的論理和を採り、この排他的論理和を高速モードでの
再生クロック(図8のG)とする。この高速モードでの
再生クロックは、マスタークロックと再生クロックの判
別データとの位相差により決まる。即ち、位相差がπか
0かにより、再生クロックのレベルが決まる。そして、
高速モードでの再生データ(図8のH)も、データエッ
ジの判別データが立ち上がる毎に、反転させるデータと
する。
と、この場合にはマスタークロック(クロック2)と、
再生クロックのエッジの判別データ(図8のC)との排
他的論理和を採り、この排他的論理和を高速モードでの
再生クロック(図8のG)とする。この高速モードでの
再生クロックは、マスタークロックと再生クロックの判
別データとの位相差により決まる。即ち、位相差がπか
0かにより、再生クロックのレベルが決まる。そして、
高速モードでの再生データ(図8のH)も、データエッ
ジの判別データが立ち上がる毎に、反転させるデータと
する。
【0080】なお、上述実施例においては、本例のデジ
タルPLL回路を、デジタルオーディオデータの再生装
置に適用したが、他のデジタルデータ検出装置に適用し
ても良い。例えば、デジタルデータが記録されたディス
クからこの記録データを再生する再生装置のクロック再
生手段にも適用できる。また、記録媒体からの再生装置
だけではなく、無線や有線で伝送されるデジタルデータ
を受信して検出するデータ検出装置のクロック再生手段
にも適用できる。
タルPLL回路を、デジタルオーディオデータの再生装
置に適用したが、他のデジタルデータ検出装置に適用し
ても良い。例えば、デジタルデータが記録されたディス
クからこの記録データを再生する再生装置のクロック再
生手段にも適用できる。また、記録媒体からの再生装置
だけではなく、無線や有線で伝送されるデジタルデータ
を受信して検出するデータ検出装置のクロック再生手段
にも適用できる。
【0081】
【発明の効果】本発明によると、デジタルPLL回路に
供給するマスタークロックを、再生されたクロックの周
波数とほぼ等しい周波数に低減させたことで、入力デジ
タルデータをサンプリングするためのアナログ/デジタ
ル変換器の変換速度を遅くすることができると共に、デ
ジタルVCOでのビット変化が少なくなり、デジタルP
LL回路の消費電力が少なくなると共にノイズの発生を
抑えることができる。
供給するマスタークロックを、再生されたクロックの周
波数とほぼ等しい周波数に低減させたことで、入力デジ
タルデータをサンプリングするためのアナログ/デジタ
ル変換器の変換速度を遅くすることができると共に、デ
ジタルVCOでのビット変化が少なくなり、デジタルP
LL回路の消費電力が少なくなると共にノイズの発生を
抑えることができる。
【0082】また本発明によると、再生されたクロック
データと、マスタークロックから作成された基準クロッ
クとの差成分のみを比較結果として出力するようにした
ことで、出力クロック周波数がマスタークロックとの差
周波数だけになり、比較結果として出力されるデータの
周波数が非常に低くなり、比較結果を処理する回路の負
担が大幅に少なくなり、消費電力が少なくなる。例え
ば、出力クロックがマスタークロックから2%ずれてい
るときの出力クロックデータの周波数は、マスタークロ
ックの2%だけで良く、1/50の周波数となり、約1
/50の消費電力になる。
データと、マスタークロックから作成された基準クロッ
クとの差成分のみを比較結果として出力するようにした
ことで、出力クロック周波数がマスタークロックとの差
周波数だけになり、比較結果として出力されるデータの
周波数が非常に低くなり、比較結果を処理する回路の負
担が大幅に少なくなり、消費電力が少なくなる。例え
ば、出力クロックがマスタークロックから2%ずれてい
るときの出力クロックデータの周波数は、マスタークロ
ックの2%だけで良く、1/50の周波数となり、約1
/50の消費電力になる。
【0083】また本発明によると、外部入力データの極
性を検出し、この検出した極性が反転したタイミングの
前後の外部入力データのサンプルデータのレベルの絶対
値を検出し、この検出した絶対値の大きい方のサンプル
データが一定の範囲内になるようにゲイン調整すると共
に、他方のサンプルデータも同じ比率でゲイン調整し、
このゲイン調整されたそれぞれのサンプルデータにより
入力データの位相計算し、デジタルVCOの出力データ
と位相比較するようにしたことで、位相計算処理が行わ
れるデータが良好にゲイン調整され、位相計算処理が少
ない演算処理で可能になり、位相計算処理のための回路
規模や消費電力を削減することができる。例えば上述実
施例の場合には、ゲイン調整して4ビットデータとする
ことで、位相計算ROMとして256ワードだけで良
く、8ビットデータどうしの位相計算を行う場合に比
べ、ROMの容量を数十分の1に減らすことができる。
性を検出し、この検出した極性が反転したタイミングの
前後の外部入力データのサンプルデータのレベルの絶対
値を検出し、この検出した絶対値の大きい方のサンプル
データが一定の範囲内になるようにゲイン調整すると共
に、他方のサンプルデータも同じ比率でゲイン調整し、
このゲイン調整されたそれぞれのサンプルデータにより
入力データの位相計算し、デジタルVCOの出力データ
と位相比較するようにしたことで、位相計算処理が行わ
れるデータが良好にゲイン調整され、位相計算処理が少
ない演算処理で可能になり、位相計算処理のための回路
規模や消費電力を削減することができる。例えば上述実
施例の場合には、ゲイン調整して4ビットデータとする
ことで、位相計算ROMとして256ワードだけで良
く、8ビットデータどうしの位相計算を行う場合に比
べ、ROMの容量を数十分の1に減らすことができる。
【0084】また本発明によると、外部入力データのレ
ベルの絶対値を検出し、この検出レベルが所定レベル以
下のとき、位相比較処理をしないことで、外部入力デー
タの状態が位相比較をする必要のない状態のとき、位相
比較処理が行われなくなり、無駄な演算処理をしなくな
り、消費電力が少なくなる。例えば、上述実施例のよう
な磁気テープの再生装置に適用した場合には、再生ヘッ
ドがデータ記録トラックを走査していない期間や、サー
チなどをしている状態のとき、データが再生されないの
で再生レベルが低下して、位相比較処理が行われなくな
り、この期間の消費電力が少なくなる。
ベルの絶対値を検出し、この検出レベルが所定レベル以
下のとき、位相比較処理をしないことで、外部入力デー
タの状態が位相比較をする必要のない状態のとき、位相
比較処理が行われなくなり、無駄な演算処理をしなくな
り、消費電力が少なくなる。例えば、上述実施例のよう
な磁気テープの再生装置に適用した場合には、再生ヘッ
ドがデータ記録トラックを走査していない期間や、サー
チなどをしている状態のとき、データが再生されないの
で再生レベルが低下して、位相比較処理が行われなくな
り、この期間の消費電力が少なくなる。
【0085】また本発明によると、外部入力データの極
性を検出し、この極性が反転しないとき、位相比較処理
をしないことで、外部入力データの状態が位相比較をす
る必要のない状態のとき、位相比較処理が行われなくな
り、無駄な演算処理をしなくなり、消費電力が少なくな
る。このような処理が行われることで、デジタルデータ
は通常は極性反転が数サンプル(例えば2〜6サンプ
ル)に1回であり、平均すると3サンプルに1回程度
(変調方式により多少異なる)であり、位相比較処理の
ための消費電力を約1/3に低減させることができる。
性を検出し、この極性が反転しないとき、位相比較処理
をしないことで、外部入力データの状態が位相比較をす
る必要のない状態のとき、位相比較処理が行われなくな
り、無駄な演算処理をしなくなり、消費電力が少なくな
る。このような処理が行われることで、デジタルデータ
は通常は極性反転が数サンプル(例えば2〜6サンプ
ル)に1回であり、平均すると3サンプルに1回程度
(変調方式により多少異なる)であり、位相比較処理の
ための消費電力を約1/3に低減させることができる。
【0086】また本発明によると、アキュムレータにフ
ィードバックされる位相比較データに、フリーラン周波
数データを加算するようにしたことで、位相オフセット
・エラーが減少し、PLL回路のロック能力が高くな
り、エラーレートを減少させることが可能になる。ま
た、この構成により、マスタークロックと再生クロック
との関係を、整数倍に選ぶ必要がなくなり、マスターク
ロックの周波数の選択に制約がなくなり、システムの設
計に柔軟性がでる。このことより、マスタークロックの
周波数を他の装置と共用化して、デジタルPLL回路の
共用化を計ることが可能になる。
ィードバックされる位相比較データに、フリーラン周波
数データを加算するようにしたことで、位相オフセット
・エラーが減少し、PLL回路のロック能力が高くな
り、エラーレートを減少させることが可能になる。ま
た、この構成により、マスタークロックと再生クロック
との関係を、整数倍に選ぶ必要がなくなり、マスターク
ロックの周波数の選択に制約がなくなり、システムの設
計に柔軟性がでる。このことより、マスタークロックの
周波数を他の装置と共用化して、デジタルPLL回路の
共用化を計ることが可能になる。
【0087】また本発明によると、第1のアキュムレー
タと第2のアキュムレータとを構成して、第2のアキュ
ムレータで累積したものを第1のアキュムレータにフィ
ードバックするようにして、2次PLLとして機能する
ようにしたことで、低周波数帯域でのフィードバックゲ
インを大きくすることができ、わずかな位相エラーも修
正させて低周波の揺らぎを抑える事が可能になる。この
ため、例えばデジタルデータが記録された磁気テープの
再生装置に適用したときには、再生時の磁気テープの走
行に低周波の揺らぎがあって、この低周波の揺らぎが再
生データに含まれた場合でも、PLL回路側で吸収する
ことが可能になり、テープの走行系のサーボゲインを下
げることが可能になる。
タと第2のアキュムレータとを構成して、第2のアキュ
ムレータで累積したものを第1のアキュムレータにフィ
ードバックするようにして、2次PLLとして機能する
ようにしたことで、低周波数帯域でのフィードバックゲ
インを大きくすることができ、わずかな位相エラーも修
正させて低周波の揺らぎを抑える事が可能になる。この
ため、例えばデジタルデータが記録された磁気テープの
再生装置に適用したときには、再生時の磁気テープの走
行に低周波の揺らぎがあって、この低周波の揺らぎが再
生データに含まれた場合でも、PLL回路側で吸収する
ことが可能になり、テープの走行系のサーボゲインを下
げることが可能になる。
【図1】本発明の一実施例によるデジタルPLL回路の
構成図である。
構成図である。
【図2】一実施例が適用される再生装置の構成図であ
る。
る。
【図3】一実施例によるデジタルPLL回路の位相比較
部を示す構成図である。
部を示す構成図である。
【図4】一実施例によるループフィルタの周波数特性図
である。
である。
【図5】一実施例によるデジタルVCOの出力状態を示
す波形図である。
す波形図である。
【図6】一実施例によるデータエッジ検出状態を示す波
形図である。
形図である。
【図7】一実施例によるPLL出力インターフェースで
のクロック出力判定状態を示す波形図である。
のクロック出力判定状態を示す波形図である。
【図8】一実施例の説明に供する波形図である。
7 デジタルPLL回路 20 位相比較部 22 AGC回路 23 位相検出部 24 位相比較器 30 PLL出力インターフェース 40 ループフィルタ 45 アキュムレータ 50 デジタルVCO 52 アキュムレータ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年4月2日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0009
【補正方法】変更
【補正内容】
【0009】また、磁気テープより再生した再生信号よ
りデジタルデータを検出する場合には、磁気テープの再
生状態(例えば再生ヘッドのトラッキング制御状態)に
より、再生信号のレベルが大きく変動する。さらに、再
生信号のデジタル変換時のサンプリング位相の変化で、
再生データのゼロクロス点の近傍でサンプリングが行わ
れた場合と、それ以外の箇所とでサンプリングが行われ
た場合とでも、レベルが大きく変動してしまう。このよ
うにデジタルPLL回路への入力レベルは大きく変動す
るが、最大レベルでもクリップしないマージンを採ると
共に、最小レベルでも精度が確保されるビット数とする
ためには、位相差の検出のための計算ビット数を多くし
なければならない不都合があり、位相差演算回路の回路
規模が大きくなってしまう。
りデジタルデータを検出する場合には、磁気テープの再
生状態(例えば再生ヘッドのトラッキング制御状態)に
より、再生信号のレベルが大きく変動する。さらに、再
生信号のデジタル変換時のサンプリング位相の変化で、
再生データのゼロクロス点の近傍でサンプリングが行わ
れた場合と、それ以外の箇所とでサンプリングが行われ
た場合とでも、レベルが大きく変動してしまう。このよ
うにデジタルPLL回路への入力レベルは大きく変動す
るが、最大レベルでもクリップしないマージンを採ると
共に、最小レベルでも精度が確保されるビット数とする
ためには、位相差の検出のための計算ビット数を多くし
なければならない不都合があり、位相差演算回路の回路
規模が大きくなってしまう。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0031
【補正方法】変更
【補正内容】
【0031】そして、復調回路8が出力する再生NRZ
データを、データ分離回路9に供給し、再生データに含
まれるオーディオデータとアドレスデータとに分離し、
分離されたオーディオデータをバッファメモリ10に供
給して書込ませる。この場合、書込みアドレスが再生デ
ータより分離したアドレスデータで制御される。また、
書込み制御を行うために、復調回路8が出力する再生N
RZデータをエラーチェック回路11に供給し、このエ
ラーチェック回路11で再生データのエラー発生状態
を、1単位の再生データ毎にチェックし、エラーでない
とき、ANDゲート12に書込み許可信号を供給する。
また、データ分離回路9で1単位の再生データの分離が
できる毎に、ANDゲート12に書込み要求信号を供給
する。そして、書込み要求信号と書込み許可信号とが一
致したタイミングでANDゲート12に供給されると
き、バッファメモリ10に書込み制御信号を供給する。
このようにして、バッファメモリ10に正しく再生でき
たデータだけを、アドレスに対応したエリアに書込ませ
る。
データを、データ分離回路9に供給し、再生データに含
まれるオーディオデータとアドレスデータとに分離し、
分離されたオーディオデータをバッファメモリ10に供
給して書込ませる。この場合、書込みアドレスが再生デ
ータより分離したアドレスデータで制御される。また、
書込み制御を行うために、復調回路8が出力する再生N
RZデータをエラーチェック回路11に供給し、このエ
ラーチェック回路11で再生データのエラー発生状態
を、1単位の再生データ毎にチェックし、エラーでない
とき、ANDゲート12に書込み許可信号を供給する。
また、データ分離回路9で1単位の再生データの分離が
できる毎に、ANDゲート12に書込み要求信号を供給
する。そして、書込み要求信号と書込み許可信号とが一
致したタイミングでANDゲート12に供給されると
き、バッファメモリ10に書込み制御信号を供給する。
このようにして、バッファメモリ10に正しく再生でき
たデータだけを、アドレスに対応したエリアに書込ませ
る。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0037
【補正方法】変更
【補正内容】
【0037】即ち、加算器44の加算出力をDフリップ
フロップ45に供給し、Dフリップフロップ45の積分
出力を、加算器46に供給して1次ループの出力と2次
ループの出力との加算を行うと共に、加算器47と積分
値リーク用インバータ48に供給する。積分値リーク用
インバータ48は、後述する2次リークレジスタ66か
ら供給されるリーク制御データに基づいてリーク量が制
御される。そして、Dフリップフロップ45から直接供
給される位相積分値と、2次リークレジスタ66から供
給されるリーク値とが加算器47で加算され、リーク分
が減算された位相積分値が加算器47の出力として加算
器44に供給される。そして、加算器44でゲイン調整
された位相誤差データにこの加算器47の出力を加算す
る。
フロップ45に供給し、Dフリップフロップ45の積分
出力を、加算器46に供給して1次ループの出力と2次
ループの出力との加算を行うと共に、加算器47と積分
値リーク用インバータ48に供給する。積分値リーク用
インバータ48は、後述する2次リークレジスタ66か
ら供給されるリーク制御データに基づいてリーク量が制
御される。そして、Dフリップフロップ45から直接供
給される位相積分値と、2次リークレジスタ66から供
給されるリーク値とが加算器47で加算され、リーク分
が減算された位相積分値が加算器47の出力として加算
器44に供給される。そして、加算器44でゲイン調整
された位相誤差データにこの加算器47の出力を加算す
る。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0039
【補正方法】変更
【補正内容】
【0039】このようにループフィルタ40が構成され
ることで、図4のA,Bに示すような周波数特性を持つ
ラグ・リード・フィルタとなっている。ここで、後述す
るVCO50自体も1次の積分を行うので、2次のPL
L特性となっている。そして、ループフィルタ40の2
次ループは、位相誤差を積分する部分(Dフリップフロ
ップ45から加算器47,44を介してDフリップフロ
ップ45に戻るループ)で、定常位相誤差を0にする役
割を持つ。そして、この2次ループに積分値リーク用イ
ンバータ48による積分リーク・パスを設けたことで、
DCゲインを制限している。この積分リーク・パスがな
いと、無入力時などのように、PLL回路のロックが外
れたときに、そのときの2次ループの値が保持されたま
まになったり、でたらめにドリフトしたりして、新たな
正しい入力にロックする妨げになり、引込み時間が遅く
なったりする。
ることで、図4のA,Bに示すような周波数特性を持つ
ラグ・リード・フィルタとなっている。ここで、後述す
るVCO50自体も1次の積分を行うので、2次のPL
L特性となっている。そして、ループフィルタ40の2
次ループは、位相誤差を積分する部分(Dフリップフロ
ップ45から加算器47,44を介してDフリップフロ
ップ45に戻るループ)で、定常位相誤差を0にする役
割を持つ。そして、この2次ループに積分値リーク用イ
ンバータ48による積分リーク・パスを設けたことで、
DCゲインを制限している。この積分リーク・パスがな
いと、無入力時などのように、PLL回路のロックが外
れたときに、そのときの2次ループの値が保持されたま
まになったり、でたらめにドリフトしたりして、新たな
正しい入力にロックする妨げになり、引込み時間が遅く
なったりする。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0044
【補正方法】変更
【補正内容】
【0044】そして、ループフィルタ40の出力が供給
されるデジタルVCO50は、アキュムレータで構成さ
れる。即ち、ループフィルタ40の出力を加算器51に
供給し、この加算器51の加算出力をDフリップフロッ
プ52に供給する。そして、この積分器52の出力を、
加算器51に供給してループフィルタ40の出力と加算
すると共に、デジタルVCO50の出力として位相比較
器24とPLL出力インターフェース30とに供給す
る。この場合、デジタルVCO50の出力は、クロック
瞬時位相として出力される。
されるデジタルVCO50は、アキュムレータで構成さ
れる。即ち、ループフィルタ40の出力を加算器51に
供給し、この加算器51の加算出力をDフリップフロッ
プ52に供給する。そして、この積分器52の出力を、
加算器51に供給してループフィルタ40の出力と加算
すると共に、デジタルVCO50の出力として位相比較
器24とPLL出力インターフェース30とに供給す
る。この場合、デジタルVCO50の出力は、クロック
瞬時位相として出力される。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0054
【補正方法】変更
【補正内容】
【0054】このプライオリティエンコーダ75では、
現在のサンプル点の上位4ビットデータと、1サンプル
前の上位4ビットデータから判別し、判別結果を2ビッ
トデータで出力する。そして、この判別結果としての2
ビットデータを、第1及び第2のビットシフタ73及び
76に供給する。そして、各ビットシフタ73及び76
では、プライオリティエンコーダ75から供給される2
ビットデータにより、同じビットシフト量が設定され、
ビットシフトによるゲイン調整が行われる。そして、各
ビットシフタ73及び76でゲイン調整が行われたデー
タを、位相計算ROM77に供給する。
現在のサンプル点の上位4ビットデータと、1サンプル
前の上位4ビットデータから判別し、判別結果を2ビッ
トデータで出力する。そして、この判別結果としての2
ビットデータを、第1及び第2のビットシフタ73及び
76に供給する。そして、各ビットシフタ73及び76
では、プライオリティエンコーダ75から供給される2
ビットデータにより、同じビットシフト量が設定され、
ビットシフトによるゲイン調整が行われる。そして、各
ビットシフタ73及び76でゲイン調整が行われたデー
タを、位相計算ROM77に供給する。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0057
【補正方法】変更
【補正内容】
【0057】そして、端子21に得られる8ビットのデ
ジタルデータの内の最上位ビットMSBを、Dフリップ
フロップ78とEx-ORゲート79とに供給し、Dフリ
ップフロップ78の出力をEx-ORゲート79に供給す
る。そして、Ex-ORゲート79で、端子21から直接
供給される現在のサンプル点の最上位ビットデータと、
Dフリップフロップ78から供給される1サンプル前の
最上位ビットデータとを比較し、両最上位ビットに変化
があるとき、データの極性が反転したとして“1”レベ
ルデータを出力する。そして、このEx-ORゲート79
の出力を、極性反転データとしてANDゲート80に供
給する。
ジタルデータの内の最上位ビットMSBを、Dフリップ
フロップ78とEx-ORゲート79とに供給し、Dフリ
ップフロップ78の出力をEx-ORゲート79に供給す
る。そして、Ex-ORゲート79で、端子21から直接
供給される現在のサンプル点の最上位ビットデータと、
Dフリップフロップ78から供給される1サンプル前の
最上位ビットデータとを比較し、両最上位ビットに変化
があるとき、データの極性が反転したとして“1”レベ
ルデータを出力する。そして、このEx-ORゲート79
の出力を、極性反転データとしてANDゲート80に供
給する。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0083
【補正方法】変更
【補正内容】
【0083】また本発明によると、外部入力データの極
性を検出し、この検出した極性が反転したタイミングの
前後の外部入力データのサンプルデータのレベルの絶対
値を検出し、この検出した絶対値の大きい方のサンプル
データが一定の範囲内になるようにゲイン調整すると共
に、他方のサンプルデータも同じ比率でゲイン調整し、
このゲイン調整されたそれぞれのサンプルデータにより
入力データの位相計算し、デジタルVCOの出力データ
と位相比較するようにしたことで、位相計算処理が行わ
れるデータが良好にゲイン調整され、位相計算処理が少
ない演算処理で可能になり、位相計算処理のための回路
規模や消費電力を削減することができる。例えば上述実
施例の場合には、ゲイン調整して4ビットデータとする
ことで、位相計算ROMとして256ワードだけで良
く、7ビットデータどうしの位相計算を行う場合に比
べ、ROMの容量を数十分の1に減らすことができる。
性を検出し、この検出した極性が反転したタイミングの
前後の外部入力データのサンプルデータのレベルの絶対
値を検出し、この検出した絶対値の大きい方のサンプル
データが一定の範囲内になるようにゲイン調整すると共
に、他方のサンプルデータも同じ比率でゲイン調整し、
このゲイン調整されたそれぞれのサンプルデータにより
入力データの位相計算し、デジタルVCOの出力データ
と位相比較するようにしたことで、位相計算処理が行わ
れるデータが良好にゲイン調整され、位相計算処理が少
ない演算処理で可能になり、位相計算処理のための回路
規模や消費電力を削減することができる。例えば上述実
施例の場合には、ゲイン調整して4ビットデータとする
ことで、位相計算ROMとして256ワードだけで良
く、7ビットデータどうしの位相計算を行う場合に比
べ、ROMの容量を数十分の1に減らすことができる。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 7 デジタルPLL回路 20 位相比較部 22 AGC回路 23 位相検出部 24 位相比較器 30 PLL出力インターフェース 40 ループフィルタ 45 Dフリップフロップ 50 デジタルVCO 52 Dフリップフロップ
Claims (7)
- 【請求項1】 アキュムレータより構成されるデジタル
VCOの出力データの位相と、外部入力データの位相と
を比較し、この比較結果を上記アキュムレータにフィー
ドバックして、上記外部入力データのクロック再生を行
うデジタルPLL回路において、 このデジタルPLL回路に供給するマスタークロック
を、再生されたクロックの周波数とほぼ等しい周波数と
したデジタルPLL回路。 - 【請求項2】 アキュムレータより構成されるデジタル
VCOの出力データの位相と、外部入力データの位相と
を比較し、この比較結果を上記アキュムレータにフィー
ドバックして、上記外部入力データのクロック再生を行
うデジタルPLL回路において、 再生されたクロックデータと、マスタークロックから作
成された基準クロックとの差成分のみを、上記比較結果
として出力するようにしたデジタルPLL回路。 - 【請求項3】 アキュムレータより構成されるデジタル
VCOの出力データの位相と、外部入力データの位相と
を比較し、この比較結果を上記アキュムレータにフィー
ドバックして、上記外部入力データのクロック再生を行
うデジタルPLL回路において、 上記外部入力データの極性を検出し、この検出した極性
が反転したタイミングの前後の上記外部入力データのサ
ンプルデータのレベルの絶対値を検出し、この検出した
絶対値の大きい方のサンプルデータが一定の範囲内にな
るようにゲイン調整すると共に、他方のサンプルデータ
も同じ比率でゲイン調整し、 このゲイン調整されたそれぞれのサンプルデータにより
入力データの位相計算し、上記デジタルVCOの出力デ
ータと位相比較するようにしたデジタルPLL回路。 - 【請求項4】 アキュムレータより構成されるデジタル
VCOの出力データの位相と、外部入力データの位相と
を比較し、この比較結果を上記アキュムレータにフィー
ドバックして、上記外部入力データのクロック再生を行
うデジタルPLL回路において、 上記外部入力データのレベルの絶対値を検出し、この検
出レベルが所定レベル以下のとき、位相比較処理をしな
いようにしたデジタルPLL回路。 - 【請求項5】 アキュムレータより構成されるデジタル
VCOの出力データの位相と、外部入力データの位相と
を比較し、この比較結果を上記アキュムレータにフィー
ドバックして、上記外部入力データのクロック再生を行
うデジタルPLL回路において、 上記外部入力データの極性を検出し、この極性が反転し
ないとき、位相比較処理をしないようにしたデジタルP
LL回路。 - 【請求項6】 アキュムレータより構成されるデジタル
VCOの出力データの位相と、外部入力データの位相と
を比較し、この比較結果を上記アキュムレータにフィー
ドバックして、上記外部入力データのクロック再生を行
うデジタルPLL回路において、 上記アキュムレータにフィードバックされる位相比較デ
ータに、フリーラン周波数データを加算するようにした
デジタルPLL回路。 - 【請求項7】 第1のアキュムレータより構成されるデ
ジタルVCOの出力データの位相と、外部入力データの
位相とを比較し、この比較による位相差データを上記第
1のアキュムレータにフィードバックすると共に、 上記位相差データを第2のアキュムレータで累積したも
のを上記第1のアキュムレータにフィードバックするよ
うにしたデジタルPLL回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03225092A JP3245925B2 (ja) | 1992-02-19 | 1992-02-19 | デジタルpll回路 |
US08/019,570 US5452326A (en) | 1992-02-19 | 1993-02-18 | Digital PLL circuit with low power consumption |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03225092A JP3245925B2 (ja) | 1992-02-19 | 1992-02-19 | デジタルpll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05235751A true JPH05235751A (ja) | 1993-09-10 |
JP3245925B2 JP3245925B2 (ja) | 2002-01-15 |
Family
ID=12353768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03225092A Expired - Fee Related JP3245925B2 (ja) | 1992-02-19 | 1992-02-19 | デジタルpll回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5452326A (ja) |
JP (1) | JP3245925B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002509415A (ja) * | 1998-01-14 | 2002-03-26 | インテル・コーポレーション | 自己補償型位相検波器 |
JP2003508960A (ja) * | 1999-08-30 | 2003-03-04 | トムソン ライセンシング ソシエテ アノニム | 位相ロックループのための位相検出器 |
US8717073B2 (en) | 2012-02-23 | 2014-05-06 | Asahi Kasei Microdevices Corporation | Digital PLL circuit and clock generator |
JP2014139426A (ja) * | 2013-01-21 | 2014-07-31 | Denso Corp | 燃料噴射装置 |
Families Citing this family (8)
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