JPH05235751A - デジタルｐｌｌ回路 - Google Patents

デジタルｐｌｌ回路

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JPH05235751A
JPH05235751A JP4032250A JP3225092A JPH05235751A JP H05235751 A JPH05235751 A JP H05235751A JP 4032250 A JP4032250 A JP 4032250A JP 3225092 A JP3225092 A JP 3225092A JP H05235751 A JPH05235751 A JP H05235751A
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Abstract

(57)【要約】 【目的】 高性能で消費電力の少ないクロック再生用デ
ジタルＰＬＬ回路を提供する。 【構成】 デジタルＰＬＬ回路において、１マスターク
ロック毎に出力クロック位相を約３６０°ずつ進ませ、
入力レベルの大きいデータエッジのあるときだけ位相差
の演算を行い、また出力クロック周波数を偏移分だけに
して、低消費電力化すると共に、入力にＡＧＣを持た
せ、さらにフリーランコントロールやリーク２次ＰＬＬ
特性を持たせて、高性能化する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、入力デジタルデータか
らクロックを抽出するデジタル信号処理型ＰＬＬ回路に
関する。
【０００２】
【従来の技術】デジタルオーディオ信号などのデジタル
データを磁気テープに記録し再生することのできる記録
・再生装置の場合には、再生時に磁気テープより再生し
た信号よりデジタルデータを検出するために、再生信号
をＰＬＬ回路（フェーズ・ロックド・ループ回路）に供
給し、このＰＬＬ回路で再生データに含まれるクロック
を抽出し、抽出したクロックに同期して記録データの検
出を行う。
【０００３】この再生信号よりクロック抽出を行うＰＬ
Ｌ回路は、従来はアナログ処理を行う回路部品で構成さ
れていたが、このアナログ式のＰＬＬ回路は、回路部品
の特性の不均一などを吸収するために、再生装置などに
組み込む際にはフリーラン周波数の調整が必要で、また
温度特性が悪いと共に経時変化もある不都合があった。
また、ＰＬＬ回路を構成する電圧制御発振器（ＶＣＯ）
に飛び込むノイズに極めて弱い。このような要因で、再
生されるクロックの位相にオフセットが生じると、再生
データのエラーレートが劣化する。
【０００４】このような不都合を解決するために、デジ
タル処理で入力信号よりクロックを抽出するデジタル信
号処理型ＰＬＬ回路（以下デジタルＰＬＬ回路と称す
る）が開発されている。
【０００５】このデジタルＰＬＬ回路は、例えばデジタ
ルＶＣＯ（デジタル電圧制御発振器）をアキュムレータ
で構成し、このアキュムレータで構成されるデジタルＶ
ＣＯの出力データの位相と、外部入力データの位相とを
演算処理により比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うものである。このデジタルＰＬＬ回路によると、
精度の高いクロック再生が可能になる。
【０００６】
【発明が解決しようとする課題】ところが、デジタルＰ
ＬＬ回路は構成が複雑で消費電力も大きい不都合があっ
た。
【０００７】即ち、デジタルＰＬＬ回路でデジタル信号
処理を行うために、このデジタルＰＬＬ回路の前段で、
入力信号（再生信号）をデジタル変換するアナログ／デ
ジタル変換器が必要で、このデジタルＰＬＬ回路での処
理に必要なデジタル変換は、高速処理を必要とし、変換
処理に要する回路規模や消費電力が大きくなってしま
う。
【０００８】また、デジタルＰＬＬ回路が必要とするマ
スタークロックとしては、再生される出力クロックの最
大周波数より高くする必要があり、高いマスタークロッ
クを用意するために大きな電力が必要になってしまう。
【０００９】また、磁気テープより再生した再生信号よ
りデジタルデータを検出する場合には、磁気テープの再
生状態（例えば再生ヘッドのトラッキング制御状態）に
より、再生信号のレベルが大きく変動する。さらに、再
生信号のデジタル変換時のサンプリング位相の変化で、
再生データのゼロクロス点の近傍でサンプリングが行わ
れた場合と、それ以外の箇所とでサンプリングが行われ
た場合とでも、レベルが大きく変動してしまう。このよ
うにデジタルＰＬＬ回路への入力レベルは大きく変動す
るが、最大レベルでもクリックしないマージンを採ると
共に、最小レベルでも精度が確保されるビット数とする
ためには、位相差の検出のための計算ビット数を多くし
なければならない不都合があり、位相差演算回路の回路
規模が大きくなってしまう。
【００１０】また、デジタルＰＬＬ回路内での処理に
は、出力クロックの整数倍の周波数のクロックを必要と
する。そのため、システムのクロック周波数に制限があ
る不都合があった。さらに、磁気テープからの再生速度
に変動がある場合のように、デジタルＰＬＬ回路への入
力信号（再生信号）のデータ伝送レートに変動がある場
合には、この伝送レートの変動が、相対的にフリーラン
周波数の変動になり、エラーレートの劣化を招いてしま
う。
【００１１】また、デジタルＰＬＬ回路への入力信号の
クロック周波数が、フリーラン周波数からずれていると
きには、定常位相オフセットを持つことになり、入力周
波数が本来の周波数からずれた分だけ再生クロック位相
にオフセットが生じ、データのエラーレートが劣化して
しまう。
【００１２】本発明はかかる点に鑑み、高性能で消費電
力の少ないクロック再生用デジタルＰＬＬ回路を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】本発明は、アキュムレー
タより構成されるデジタルＶＣＯの出力データの位相
と、外部入力データの位相とを比較し、この比較結果を
アキュムレータにフィードバックして、外部入力データ
のクロック再生を行うデジタルＰＬＬ回路において、こ
のデジタルＰＬＬ回路に供給するマスタークロックを、
再生されたクロックの周波数とほぼ等しい周波数とした
ものである。
【００１４】また本発明は、アキュムレータより構成さ
れるデジタルＶＣＯの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルＰＬＬ回路において、再生されたクロッ
クデータと、マスタークロックから作成された基準クロ
ックとの差成分のみを比較結果として出力するようにし
たものである。
【００１５】また本発明は、アキュムレータより構成さ
れるデジタルＶＣＯの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルＰＬＬ回路において、外部入力データの
極性を検出し、この検出した極性が反転したタイミング
の前後の外部入力データのサンプルデータのレベルの絶
対値を検出し、この検出した絶対値の大きい方のサンプ
ルデータが一定の範囲内になるようにゲイン調整すると
共に、他方のサンプルデータも同じ比率でゲイン調整
し、このゲイン調整されたそれぞれのサンプルデータに
より入力データの位相計算し、デジタルＶＣＯの出力デ
ータと位相比較するようにしたものである。
【００１６】また本発明は、アキュムレータより構成さ
れるデジタルＶＣＯの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルＰＬＬ回路において、外部入力データの
レベルの絶対値を検出し、この検出レベルが所定レベル
以下のとき、位相比較処理をしないようにしたものであ
る。
【００１７】また本発明は、アキュムレータより構成さ
れるデジタルＶＣＯの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルＰＬＬ回路において、外部入力データの
極性を検出し、この極性が反転しないとき、位相比較処
理をしないようにしたものである。
【００１８】また本発明は、アキュムレータより構成さ
れるデジタルＶＣＯの出力データの位相と、外部入力デ
ータの位相とを比較し、この比較結果をアキュムレータ
にフィードバックして、外部入力データのクロック再生
を行うデジタルＰＬＬ回路において、アキュムレータに
フィードバックされる位相比較データに、フリーラン周
波数データを加算するようにしたものである。
【００１９】また本発明は、第１のアキュムレータより
構成されるデジタルＶＣＯの出力データの位相と、外部
入力データの位相とを比較し、この比較による位相差デ
ータを第１のアキュムレータにフィードバックすると共
に、位相差データを第２のアキュムレータで累積したも
のを第１のアキュムレータにフィードバックするように
したものである。
【００２０】
【作用】本発明によると、デジタルＰＬＬ回路に供給す
るマスタークロックを、再生されたクロックの周波数と
ほぼ等しい周波数に低減させたことで、入力デジタルデ
ータをサンプリングするためのアナログ／デジタル変換
器の変換速度を遅くすることができると共に、デジタル
ＶＣＯでのビット変化が少なくなる。
【００２１】また本発明によると、再生されたクロック
データと、マスタークロックから作成された基準クロッ
クとの差成分のみを比較結果として出力するようにした
ことで、出力クロック周波数がマスタークロックとの差
周波数だけになり、比較結果として出力されるデータの
周波数が非常に低くなる。
【００２２】また本発明によると、外部入力データの極
性を検出し、この検出した極性が反転したタイミングの
前後の外部入力データのサンプルデータのレベルの絶対
値を検出し、この検出した絶対値の大きい方のサンプル
データが一定の範囲内になるようにゲイン調整すると共
に、他方のサンプルデータも同じ比率でゲイン調整し、
このゲイン調整されたそれぞれのサンプルデータにより
入力データの位相計算し、デジタルＶＣＯの出力データ
と位相比較するようにしたことで、位相計算処理が行わ
れるデータが良好にゲイン調整され、位相計算処理が少
ない演算処理で可能になる。
【００２３】また本発明によると、外部入力データのレ
ベルの絶対値を検出し、この検出レベルが所定レベル以
下のとき、位相比較処理をしないことで、外部入力デー
タの状態が位相比較をする必要のない状態のとき、位相
比較処理が行われなくなり、無駄な演算処理をしなくな
る。
【００２４】また本発明によると、外部入力データの極
性を検出し、この極性が反転しないとき、位相比較処理
をしないことで、外部入力データの状態が位相比較をす
る必要のない状態のとき、位相比較処理が行われなくな
り、無駄な演算処理をしなくなる。
【００２５】また本発明によると、アキュムレータにフ
ィードバックされる位相比較データに、フリーラン周波
数データを加算するようにしたことで、位相オフセット
・エラーが減少し、ＰＬＬ回路のロック能力が高くな
る。
【００２６】また本発明によると、第１のアキュムレー
タと第２のアキュムレータとを構成して、第２のアキュ
ムレータで累積したものを第１のアキュムレータにフィ
ードバックするようにしたことで、低周波数帯域でのフ
ィードバックゲインを大きくすることができる。
【００２７】
【実施例】以下、本発明の一実施例を、添付図面を参照
して説明する。
【００２８】本例においては、ノントラッキング方式に
より磁気テープに記録されたデジタルオーディオ信号の
再生が行われる再生装置に適用したもので、まず図２に
再生装置全体のシステム構成を示す。この図２におい
て、１は磁気テープを示し、この磁気テープ１には傾斜
したトラックが順次形成されてデジタルオーディオデー
タが記録されているものとする。この磁気テープ１の記
録データを、回転ヘッドドラムに取付けられた回転磁気
ヘッド２で再生し、再生信号をロータリートランス３，
ヘッドアンプ４を介して再生イコライザ５に供給する。
そして、再生イコライザ５でイコライズされた再生信号
を、アナログ／デジタル変換器６に供給し、マスターク
ロックに同期したサンプリングを行って、８ビットのデ
ジタルデータとする。そして、アナログ／デジタル変換
器６が出力するデジタルデータを、デジタルＰＬＬ回路
７に供給する。このデジタルＰＬＬ回路７の構成につい
ては後述する。
【００２９】なお、本例においては、マスタークロック
（即ちアナログ／デジタル変換器６でのサンプリングク
ロック）を、再生信号に含まれるクロック成分の周波数
とほぼ等しい周波数としてある。
【００３０】そして、デジタルＰＬＬ回路７で変換器６
側から供給されるデータよりクロックを再生し、この再
生クロックとデータとを復調回路８に供給し、復調回路
８で再生クロックに同期してデータを復調する。ここ
で、本例では磁気テープ１に記録されたデータは、ＬＤ
Ｍ変調されたデータとしてあり、このＬＤＭ変調された
再生データを復調回路８での復調でＮＲＺデータとす
る。
【００３１】そして、復調回路８が出力する再生ＮＲＺ
データを、データ分離回路９に供給し、再生データに含
まれるオーディオデータとアドレスデータとに分離し、
分離されたオーディオデータをバッファメモリ１０に供
給して書込ませる。この場合、書込みアドレスが再生デ
ータより分離したアドレスデータで制御される。また、
書込み制御を行うために、復調回路８が出力する再生Ｎ
ＲＺデータをエラーチェック回路１１に供給し、このエ
ラーチェック回路１１で再生データのエラー発生状態
を、１単位の再生データ毎にチェックし、エラー発生が
ないとき（或いはエラー発生率が所定値以下のとき）、
ＡＮＤゲート１２に書込み許可信号を供給する。また、
データ分離回路９で１単位の再生データの分離ができる
毎に、ＡＮＤゲート１２に書込み要求信号を供給する。
そして、書込み要求信号と書込み許可信号とが一致した
タイミングでＡＮＤゲート１２に供給されるとき、バッ
ファメモリ１０に書込み制御信号を供給する。このよう
にして、バッファメモリ１０に正しく再生できたデータ
だけを、アドレスに対応したエリアに書込ませる。
【００３２】そして、バッファメモリ１０に書込まれた
データを、基準タイミング発生回路１３から供給される
基準クロックに同期してアドレス順に読出し、読出され
たオーディオデータを誤り訂正・補正デコーダ１４に供
給し、オーディオデータに含まれる誤りの訂正処理や補
間処理を行い、処理されたオーディオデータをデジタル
／アナログ変換器１５に供給してアナログオーディオ信
号に変換し、変換されたアナログオーディオ信号を出力
端子１６に供給する。
【００３３】このようにして再生データを一旦バッファ
メモリ１０に書込ませてから読出す処理を行うことで、
例えば再生時に回転磁気ヘッド２を磁気テープ１上のト
ラックに対し正確なトラッキング制御をしなくても、バ
ッファメモリ１０への書込みアドレスを正しく制御し
て、バッファメモリ１０からトラック順にデータを読出
すことで、正確にトラッキング制御してデータを再生し
たのと同様な良好な再生データが得られる。しかも、バ
ッファメモリ１０から出力される再生データは、基準タ
イミング発生回路１３からの基準クロックに同期した一
定の伝送レートのデータとなり、良好なオーディオ信号
が得られる。
【００３４】次に、本例の再生装置に適用されるデジタ
ルＰＬＬ回路７の構成を、図１を参照して説明する。図
１において、２０は位相比較部を示し、この位相比較部
２０は、前段の回路（アナログ／デジタル変換器６）か
ら端子２１に得られるデータの位相と、デジタルＶＣＯ
５０の出力データの位相とを比較する回路である。即
ち、アナログ／デジタル変換器６からの８ビットの再生
データを、端子２１を介して自動ゲインコントロール回
路（ＡＧＣ回路）２２に供給し、このＡＧＣ回路２２で
ビットシフトによりデジタル的にゲイン調整を行い、ゲ
イン調整された再生データを位相検出器２３に供給し、
再生データに含まれるクロックのエッジの位相を検出す
る。そして、位相検出器２３で検出された位相データ
を、位相比較器２４に供給し、この位相比較器２４でデ
ジタルＶＣＯ５０の出力データの位相と比較する。
【００３５】そして、位相比較器２４での比較結果に基
づいて出力するクロック位相誤差データをループフィル
タ４０に供給し、このループフィルタ４０で処理された
位相誤差データをデジタルＶＣＯ５０に供給する。ここ
で、ループフィルタ４０の構成を説明すると、本例のル
ープフィルタ４０は、１次ループと２次ループとの２段
のループが構成され、１次ループとしては、位相比較器
２４が出力する位相誤差データを１次ゲイン調整用乗算
器４１に供給し、この乗算器４１で後述する１次ゲイン
レジスタ６４から供給されるゲイン設定データに基づい
たゲイン調整が行われる。そして、乗算器４１でゲイン
調整された位相誤差データを、加算器４２に供給する。
この加算器４２では、乗算器４１側から供給される位相
誤差データに、後述するフリーランレジスタ６３から供
給されるフリーラン設定データが加算され、加算された
データを加算器４６に供給する。
【００３６】また、２次ループとしては、位相比較器２
４が出力する位相誤差データを２次ゲイン調整用乗算器
４３に供給し、この乗算器４３で後述する２次ゲインレ
ジスタ６５から供給されるゲイン設定データに基づいた
ゲイン調整が行われる。そして、乗算器４３でゲイン調
整された位相誤差データを、加算器４４に供給する。こ
の加算器４４では、乗算器４３側から供給される位相誤
差データに、位相積分されたデータを加算する。
【００３７】即ち、加算器４４の加算出力を積分器４５
に供給し、積分器４５の積分出力を、加算器４６に供給
して１次ループの出力と２次ループの出力との加算を行
うと共に、加算器４７と積分値リーク用インバータ４８
に供給する。積分値リーク用インバータ４８は、後述す
る２次リークレジスタ６６から供給されるリーク制御デ
ータに基づいてリーク量が制御される。そして、積分器
４５から直接供給される位相積分値と、２次リークレジ
スタ６６から供給されるリーク値とが加算器４７で加算
され、リーク分が減算された位相積分値が加算器４７の
出力として加算器４４に供給される。そして、加算器４
４でゲイン調整された位相誤差データにこの加算器４７
の出力を加算する。
【００３８】このようにして位相積分ループが構成さ
れ、この位相積分ループの出力を加算器４６に供給し
て、加算器４２側から供給される１次ループの出力と加
算する。そして、この加算器４６の出力をループフィル
タ４０の出力としてデジタルＶＣＯ５０に供給する。
【００３９】このようにループフィルタ４０が構成され
ることで、図４のＡ，Ｂに示すような周波数特性を持つ
ラグ・リード・フィルタとなっている。ここで、後述す
るＶＣＯ５０自体も１次の積分を行うので、２次のＰＬ
Ｌ特性となっている。そして、ループフィルタ４０の２
次ループは、位相誤差を積分する部分（積分器４５から
加算器４７，４４を介して積分器４５に戻るループ）
で、定常位相誤差を０にする役割を持つ。そして、この
２次ループに積分値リーク用インバータ４８による積分
リーク・パスを設けたことで、ＤＣゲインを制限してい
る。この積分リーク・パスがないと、無入力時などのよ
うに、ＰＬＬ回路のロックが外れたときに、そのときの
２次ループの値が保持されたままになったり、でたらめ
にドリフトしたりして、新たな正しい入力にロックする
妨げになり、引込み時間が遅くなったりする。
【００４０】このように積分リーク・パスがあること
で、自然にフリーラン周波数に戻る。また、積分リーク
・パスは、ステップ応答に対する過度応答を改善する効
果もある。これは、２次のフィードバック系のダンピン
グ・ファクタを考えれば理解できる。即ち、図４のＢに
示すｅのカットオフ周波数を決定するのが、２次ループ
の積分リーク・パスである。また、図４のＡに示すａの
カットオフ周波数を決定するのが、２次ループのゲイン
コントロールである。なお、図４のＡに周波数の例を示
すと、例えば４ＭＨｚから４０ｋＨｚ程度の範囲で適用
される。この場合のダンピング・ファクタζは、次の
〔数１〕式で示される。
【００４１】
【数１】ζ＝（ｋ＋ｅ）／２√（ａｋ）
【００４２】ここで、ｋは一巡ループゲインである。従
って、カットオフ周波数ｅを大きくするか、或いはカッ
トオフ周波数ａを小さくして、２次ループのゲインを小
さくすれば、リンギングが抑えられ、１次系に近づく。
【００４３】なお本例では、２次ループのリーク・パス
は、１秒間にｍｆs ／２５６回（ｍは１〜１６の整数、
ｆs はマスタークロック周波数及びサンプリング周波
数）、２次ループに蓄積されたデータを１／８ずつリー
クさせることにより実現している。
【００４４】そして、ループフィルタ４０の出力が供給
されるデジタルＶＣＯ５０は、アキュムレータで構成さ
れる。即ち、ループフィルタ４０の出力を加算器５１に
供給し、この加算器５１の加算出力を積分器５２に供給
する。そして、この積分器５２の出力を、加算器５１に
供給してループフィルタ４０の出力と加算すると共に、
デジタルＶＣＯ５０の出力として位相比較器２４とＰＬ
Ｌ出力インターフェース３０とに供給する。この場合、
デジタルＶＣＯ５０の出力は、クロック瞬時位相として
出力される。
【００４５】ここで、デジタルＶＣＯ５０の出力状態
を、図５を参照して説明すると、本例においては、ＰＬ
Ｌ回路への８ビットの周波数入力をＶＣＯ５０のループ
のアキュムレータで積分することで、クロック瞬時位相
出力を８ビットで得ている。そして、デジタルＶＣＯ５
０への入力としては、ループフィルタ４０側からの１次
ループの出力と２次ループの出力とフリーラン設定デー
タとの加算値としている。
【００４６】そして、デジタルＶＣＯ５０の出力クロッ
クは、位相を±１８０°として、マスタークロック（ア
ナログ／デジタル変換器６でのサンプリングクロックと
同一）によるサンプリング点での状態で示される。即
ち、本例ではマスタークロックの周波数とデジタルＶＣ
Ｏ５０の出力周波数とをほぼ等しくしてあるので、１サ
ンプルにつき位相が約３６０°進むと考えられる。ここ
で、図５のＡ，Ｂ，Ｃは、連続した或る２つのサンプル
点Ｓ１，Ｓ２での状態を示し、図５のＡはＶＣＯ５０の
出力周波数がマスタークロックの周波数より低い場合を
示し、図５のＢはＶＣＯ５０の出力周波数とマスターク
ロックの周波数が等しい場合を示し、図５のＣはＶＣＯ
５０の出力周波数がマスタークロックの周波数より高い
場合を示す。そして、各サンプル点で示される黒丸がサ
ンプリングレベルを示し、実際にはこのサンプル点以外
で破線で示すレベルがアナログ的に変化して、下向きの
破線の矢印となっている箇所がクロックエッジであると
する。
【００４７】この状態で、上昇している破線のゼロクロ
ス点を位相角０°の時刻と考え、サンプリング点に対す
るＶＣＯ５０の出力のゼロクロス点のずれを瞬時位相Ｃ
ｘで定義すると、ＶＣＯ５０の出力の瞬時位相は、ＶＣ
Ｏの出力の振幅方向から求めることができる。即ち、３
６０°を１とし、位相角±１８０°を±０．５とする
と、近似的に振幅方向のレベル値Ｃｙを、瞬時位相Ｃｘ
と置き換えることができる。つまり、Ｃｙ＝Ｃｘとする
ことができる。
【００４８】また、デジタルＶＣＯ５０にフリーラン設
定データが供給されることで、フリーラン周波数偏差が
外部から設定可能となっている。即ち、ＶＣＯ出力の平
均周波数とマスタークロック周波数との間のずれが判っ
ているとき、ＰＬＬ回路のコントローラ側から供給され
るフリーラン設定データにより、フリーラン周波数をＶ
ＣＯ出力の平均周波数に合わせることで、ＰＬＬ回路の
ロック特性が改善される。ここで、本例のＶＣＯ５０の
フリーラン調整範囲を数式を用いて説明すると、マスタ
ークロックの周波数をｆs ，ＶＣＯ５０の仮想出力周波
数をｆ0 ，フリーラン設定データをαとし、ＶＣＯの出
力クロックとフリーラン設定データをそれぞれ８ビット
データとすると、次の〔数２〕式で示される。
【００４９】
【数２】ｆ0 ＝（１＋α／２５６）ｆs
【００５０】ここで、フリーラン設定データαの条件を
−３２≦α≦３１とすると、フリーラン調整範囲は約±
１２．５％となる。
【００５１】このようにして得られるＶＣＯ５０の出力
が供給される位相比較器２４では、入力データの位相と
デジタルＶＣＯ５０の出力位相とを比較する。また、位
相比較器２４からＰＬＬ出力インターフェース３０に、
データ位相の進み／遅れに関するデータを供給する。そ
して、ＰＬＬ出力インターフェース３０で、デジタルＶ
ＣＯ５０の出力とデータ位相の進み／遅れに関するデー
タとに基づいてクロック再生を行い、この再生クロック
とデータとを後段の回路（復調回路８）に供給する。
【００５２】また、図１において、６１はこのＰＬＬ回
路のコントローラ（図示せず）から制御データが供給さ
れる端子を示し、この端子６１に得られる制御データ
を、シリアルバスインターフェース６２に供給する。そ
して、このシリアルバスインターフェース６２に得られ
る各種データを、フリーランレジスタ６３と１次ゲイン
レジスタ６４と２次ゲインレジスタ６５と２次リークレ
ジスタ６６とＰＬＬ出力インターフェース３０との内の
対応した回路に供給する。
【００５３】ここで、本例のデジタルＰＬＬ回路の位相
比較部２０の構成を図３に示すと、アナログ／デジタル
変換器６が出力する８ビットのデジタルデータを、端子
２１を介して絶対値検出回路７２に供給し、この絶対値
検出回路７２で最上位ビット（ＭＳＢ）を除く７ビット
の絶対値だけのデータとし、この７ビットデータを第１
のビットシフタ７３に供給すると共に、積分器７４に供
給する。また、絶対値検出回路７２が出力する７ビット
データの内の上位４ビットを、現在のサンプル点のデー
タとして、プライオリティエンコーダ７５に供給する。
そして、積分器７４では１サンプル前の７ビットデータ
を出力し、この１サンプル前の７ビットデータを第２の
ビットシフタ７６に供給すると共に、１サンプル前の７
ビットデータの内の上位４ビットを、プライオリティエ
ンコーダ７５に供給する。
【００５４】このプライオリティエンコーダ７５では、
現在のサンプル点の上位４ビットデータと、１サンプル
前の上位４ビットデータとを比較し、比較結果を２ビッ
トデータで出力する。そして、この比較結果としての２
ビットデータを、第１及び第２のビットシフタ７３及び
７６に供給する。そして、各ビットシフタ７３及び７６
では、プライオリティエンコーダ７５から供給される２
ビットデータにより、同じビットシフト量が設定され、
ビットシフトによるゲイン調整が行われる。そして、各
ビットシフタ７３及び７６でゲイン調整が行われたデー
タを、位相計算ＲＯＭ７７に供給する。
【００５５】ここで、プライオリティエンコーダ７５で
の判別状態について説明すると、各サンプル点での上位
４ビットデータの内で、レベルの大きいデータに基づい
て４段階のレベル判別を行い、判別された４段階のレベ
ルに基づいて２ビットデータを作成する。そして、プラ
イオリティエンコーダ７５が出力する２ビットデータに
より、各ビットシフタ７３及び７６で４段階のビットシ
フト量の何れかが選択される。即ち、各ビットシフタ７
３及び７６に供給される７ビットデータの各ビットを上
位ビットから順に〔ｂ６，ｂ５，ｂ４，ｂ３，ｂ２，ｂ
１，ｂ０〕とすると、４段階の内の最大のレベルが検出
されたとき、各ビットシフタ７３及び７６で上位４ビッ
ト〔ｂ６，ｂ５，ｂ４，ｂ３〕を出力するように選択さ
せて、最小のゲインとさせる。そして、１段階検出レベ
ルが下がる毎に出力データを１ビットずつシフトさせ
て、最小の段階のレベルが検出されたとき、各ビットシ
フタ７３及び７６で下位４ビット〔ｂ３，ｂ２，ｂ１，
ｂ０〕を出力するように選択させて、最大のゲインとさ
せる。
【００５６】また、本例のプライオリティエンコーダ７
５は、大レベル判定データ出力を有する。この大レベル
判定データ出力は、供給される各サンプル点での上位４
ビットデータに何れか“１”レベルデータがあるとき、
“１”レベルデータを出力し、供給される各サンプル点
での上位４ビットデータが全て“０”レベルデータであ
るとき、“０”レベルデータを出力する。
【００５７】そして、端子２１に得られる８ビットのデ
ジタルデータの内の最上位ビットＭＳＢを、積分器７８
とＥx-ＯＲゲート７９とに供給し、積分器７８の出力を
Ｅx-ＯＲゲート７９に供給する。そして、Ｅx-ＯＲゲー
ト７９で、端子２１から直接供給される現在のサンプル
点の最上位ビットデータと、積分器７８から供給される
１サンプル前の最上位ビットデータとを比較し、両最上
位ビットに変化があるとき、データの極性が反転したと
して“１”レベルデータを出力する。そして、このＥx-
ＯＲゲート７９の出力を、極性反転データとしてＡＮＤ
ゲート８０に供給する。
【００５８】また、プライオリティエンコーダ７５から
の大レベル判定データ出力をＡＮＤゲート８０に供給
し、ＡＮＤゲート８０で大レベル判定データと極性反転
データとの論理積を採る。そして、両データの論理積
を、データエッジ検出データとする。
【００５９】そして、このデータエッジ検出データを、
位相計算ＲＯＭ７７のチップセレクト入力ＣＳに供給す
る。この位相計算ＲＯＭ７７は、上述した各ビットシフ
タ７３及び７６でゲイン調整が行われた現在及び１サン
プル前のサンプル点の４ビットのデータに基づいて位相
計算を行う。ここでは、各サンプル点の４ビットデータ
の状態に応じたゼロクロス位相計算値がＲＯＭ７７に予
め書込んである。この場合、４ビットデータどうしの比
較であるので、２4 ×２4 ＝１６2 ＝２５６となり、２
５６通りのゼロクロス位相計算値があり、この２５６通
りのゼロクロス位相計算値が２５６ワードとして書込ま
れてあり、各ビットシフタ７３及び７６の出力に応じて
２５６ワードの中から対応したワードを選択する。この
２５６ワードのゼロクロス位相計算値は、それぞれが５
ビットデータとして書込まれている。
【００６０】ここで、位相計算ＲＯＭ７７での位相計算
状態について説明すると、図６はサンプリング点に対す
る入力データのゼロクロス位相Ｄｘの状態を示す図で、
このゼロクロス点の後のサンプル点（現サンプル点）Ｓ
２と、ゼロクロス点の前のサンプル点（過去サンプル
点）Ｓ１とを用いて、近似的に求めることができる。即
ち、両サンプル点Ｓ１，Ｓ２の振幅Ｗ１，Ｗ２の間を、
次の〔数３〕式で直線近似することで求める。
【００６１】
【数３】Ｄｘ＝Ｗ２／（Ｗ１＋Ｗ２）
【００６２】そして本例においては、上述したようにこ
の位相計算ＲＯＭ７７のチップセレクト入力ＣＳに、デ
ータエッジ検出データが供給されることで、この〔数
３〕式によるゼロクロス位相計算動作が、データエッジ
が検出された場合にだけ行われるようになる。即ち、チ
ップセレクト入力ＣＳに“１”レベルデータが供給され
ない限り、位相計算ＲＯＭ７７は作動せず、データエッ
ジが検出された場合にだけ位相計算ＲＯＭ７７が作動す
る。
【００６３】そして、位相計算ＲＯＭ７７でのゼロクロ
ス位相計算により選択されたワードの５ビットのデータ
を、データエッジ位相のデータとして加算器８１に供給
する。また、デジタルＶＣＯ５０の出力データを、端子
８２を介して加算器８１に供給し、この加算器８１での
加算処理により位相比較を行う。そして、この位相比較
により、データ位相の進み／遅れに関するデータを得、
このデータ位相の進み／遅れデータをＰＬＬ出力インタ
ーフェース３０に供給する。また、このデータ位相の進
み／遅れデータをＡＮＤゲート８３に供給し、このＡＮ
Ｄゲート８３でデータエッジ検出データとの論理積を採
る。そして、この論理積データを再生クロックの位相誤
差データとしてループフィルタ４０に供給する。さら
に、データエッジ検出データもＰＬＬ出力インターフェ
ース３０に供給する。
【００６４】ここで、加算器８１を臨む回路での位相比
較状態について説明すると、デジタルＶＣＯ５０側から
供給される瞬時位相データＣｘは、振幅方向のレベル値
Ｃｙに置き換えた値である。このとき、現在のサンプル
点の位相を０°とすると、１サンプル前の点が３６０°
位相となる。そして、位相誤差は位相計算ＲＯＭ７７が
出力するゼロクロス位相データＤｘから、デジタルＶＣ
Ｏ５０の出力瞬時位相データＣｘを減算することで求め
られる。この減算処理で求まった位相誤差データをデジ
タルＶＣＯ５０にフィードバックすれば、ＰＬＬ回路と
して作動する。
【００６５】ところで本例の位相比較器としては、次に
説明する２つの機能を必要とする。 入力データエッジの位相と、ＶＣＯ出力とのゼロクロ
ス点の位相差を求める。この位相差を求めることでＰＬ
Ｌ回路が構成され、データエッジが平均的にクロックと
位相差０になるように制御され、クロックエッジとクロ
ックエッジとのほぼ中間にデータエッジをロックさせる
ことが可能になる。 ＶＣＯ出力クロックエッジ位相とデータ位相Ｄｘの比
較をし、データエッジがクロックエッジの前にあったか
後ろにあったかを判定し、データ位相の進み／遅れデー
タを生成させる。これにより、データにロックするよう
に再生された再生クロックとそのデータエッジの対応関
係が決定する。
【００６６】この２つの機能を１つの加算器で持たせる
ために、加算器８１を５ビットのフルアダーで構成し、
デジタルＶＣＯ５０の出力の最上位ビットＭＳＢを反転
してから加算器８１で入力エッジ位相との減算による比
較を行い、さらにその減算結果の最上位ビットＭＳＢを
ＡＮＤゲート８３で反転させて、入力データエッジとＶ
ＣＯ出力エッジとの位相差を求めている。このＶＣＯの
出力の最上位ビットＭＳＢを反転することは、ＶＣＯ出
力の位相をエッジのタイミングで定義することになる。
【００６７】また、データ位相の進み／遅れデータは、
データエッジとクロックエッジとの位相差で求まり、加
算器８１の出力をそのままＰＬＬ出力インターフェース
３０に供給する。なお、このデータ位相の進み／遅れデ
ータにより示されされる位相比較結果は、クロックエッ
ジに対し±３６０°の範囲である。
【００６８】次に、ＰＬＬ出力インターフェース３０に
ついて説明すると、このＰＬＬ出力インターフェース３
０は、デジタルＶＣＯ５０の出力と位相比較結果より、
マスタークロックに同期したデータ出力を得るための回
路である。
【００６９】まず、ＰＬＬ出力インターフェース３０で
の再生クロックの出力について説明すると、ＶＣＯの出
力とマスタークロックとはほぼ同じ周波数としてあるの
で、ＶＣＯの出力周波数がマスタークロック周波数より
高い瞬間もあり得る。そのため、再生クロックデータと
しては、マスタークロックの１クロック周期に２スロッ
ト設ける必要がある。ここで、この２スロットを前クロ
ックと後クロックと称する。
【００７０】この２スロットでの再生クロックデータの
判別は、図７のＡ〜Ｆに示す６通りのパターンが考えら
れる。即ち、図７の各図は、過去のサンプル点Ｓ１と現
在のサンプル点Ｓ２との間でのクロックの判別状態を示
した図で、各図に鋸歯状波で示される波形がクロック波
形で、各図の左側の２ビットの数字で示されるレベルの
範囲は、このクロック波形の振幅データの上位２ビット
に対応した範囲を示す。
【００７１】まず、図７のＡに再生クロックのエッジが
前後ともに存在しない場合を示す。このときには、サン
プル点Ｓ１とサンプル点Ｓ２とで、上位２ビットが〔１
０〕→〔０１〕と変化する。この場合には、再生クロッ
クの周波数がマスタークロックの周波数よりも低い。
【００７２】また、図７のＢ及びＣに再生クロックのエ
ッジが前に存在する場合を示す。このときには、サンプ
ル点Ｓ１とサンプル点Ｓ２とで、上位２ビットが〔０
０〕→〔１１〕と変化する場合（図７のＢの場合）と、
〔０１〕→〔０１〕となる場合（図７のＣの場合）とが
ある。この場合、図７のＢの状態では再生クロックの周
波数がマスタークロックの周波数よりも低く、図７のＣ
の状態では再生クロックの周波数とマスタークロックの
周波数との対応関係は特定できない。
【００７３】また、図７のＤ及びＥに再生クロックのエ
ッジが後に存在する場合を示す。このときには、サンプ
ル点Ｓ１とサンプル点Ｓ２とで、上位２ビットが〔１
０〕→〔１０〕となる場合（図７のＤの場合）と、〔１
１〕→
〔００〕と変化する場合（図７のＥの場合）とが
ある。この場合、図７のＤの状態では再生クロックの周
波数とマスタークロックの周波数との対応関係は特定で
きず、図７のＥの状態は再生クロックの周波数がマスタ
ークロックの周波数よりも高い。
【００７４】また、図７のＦに再生クロックのエッジが
前後ともに存在する場合を示す。このときには、サンプ
ル点Ｓ１とサンプル点Ｓ２とで、上位２ビットが〔０
１〕→〔１０〕と変化する。この場合には、再生クロッ
クの周波数がマスタークロックの周波数よりも高い。
【００７５】このようにして、上位２ビットの判定によ
り、前クロックと後クロックとの有無を判断することが
可能になる。そして本例においては、この前クロックと
後クロックとの有無を判断したデータを、マスタークロ
ックの２倍の周波数のクロックとの論理積を採って出力
させる場合と、マスタークロックのハイレベル期間，ロ
ーレベル期間にそのままのせてベースバンド伝送で出力
させる場合とがある。マスタークロックの２倍の周波数
のクロックとの論理積を採って出力させる場合は低速モ
ードとされ、マスタークロックのハイレベル期間，ロー
レベル期間にそのままのせて出力させる場合は高速モー
ドとされる。但し、高速モードの場合には、マスターク
ロックのハイレベル期間で必ず逆極性とされる。
【００７６】このようにして、高速モードを用意するこ
とで、ＶＣＯの出力とマスタークロックがほぼ同じ周波
数のとき（即ち本例のデジタルＰＬＬ回路の構成の場
合）、その差周波数でしか動かなくなる。また、低速モ
ードの出力としては、アナログＰＬＬ回路の場合と同様
な出力パルスが得られ、低速モードの出力を選択したと
きには、後段の回路を従来のアナログＰＬＬ回路で組ん
だ場合と同様の構成とすることができる。
【００７７】ここで、ＰＬＬ出力インターフェース３０
での入出力の例を図８に示す。同図において、図８のＡ
に示すクロック１はマスタークロックの２倍の周波数の
クロック、図８のＢに示すクロック２はマスタークロッ
クと同一周波数のクロックで、再生クロックのエッジの
判別データ（図８のＣ）とデータエッジの判別データ
（図８のＤ）とが得られているとする。このそれぞれの
判別データは、ハイレベルとなっている期間がクロック
やデータエッジがあった期間を示し、ローレベルとなっ
ている期間がクロックやデータエッジがない期間を示
す。
【００７８】まず、低速モードでの出力状態を説明する
と、マスタークロックの２倍の周波数のクロック１を反
転したデータと、再生クロックの判別データとの論理積
を採り、この論理積出力を低速モードでの再生クロック
（図８のＥ）とする。そして、低速モードでの再生デー
タ（図８のＦ）は、データエッジの判別データが立ち上
がる毎に、反転させるデータとする。この再生データ
は、例えばデータエッジの判別データ（図８のＤ）をＤ
フリップフロップに供給して、このＤフリップフロップ
にハイレベル信号の入力がある毎に出力レベルを変化さ
せることで得られる。
【００７９】また、高速モードでの出力状態を説明する
と、この場合にはマスタークロック（クロック２）と、
再生クロックのエッジの判別データ（図８のＣ）との排
他的論理和を採り、この排他的論理和を高速モードでの
再生クロック（図８のＧ）とする。この高速モードでの
再生クロックは、マスタークロックと再生クロックの判
別データとの位相差により決まる。即ち、位相差がπか
０かにより、再生クロックのレベルが決まる。そして、
高速モードでの再生データ（図８のＨ）も、データエッ
ジの判別データが立ち上がる毎に、反転させるデータと
する。
【００８０】なお、上述実施例においては、本例のデジ
タルＰＬＬ回路を、デジタルオーディオデータの再生装
置に適用したが、他のデジタルデータ検出装置に適用し
ても良い。例えば、デジタルデータが記録されたディス
クからこの記録データを再生する再生装置のクロック再
生手段にも適用できる。また、記録媒体からの再生装置
だけではなく、無線や有線で伝送されるデジタルデータ
を受信して検出するデータ検出装置のクロック再生手段
にも適用できる。
【００８１】
【発明の効果】本発明によると、デジタルＰＬＬ回路に
供給するマスタークロックを、再生されたクロックの周
波数とほぼ等しい周波数に低減させたことで、入力デジ
タルデータをサンプリングするためのアナログ／デジタ
ル変換器の変換速度を遅くすることができると共に、デ
ジタルＶＣＯでのビット変化が少なくなり、デジタルＰ
ＬＬ回路の消費電力が少なくなると共にノイズの発生を
抑えることができる。
【００８２】また本発明によると、再生されたクロック
データと、マスタークロックから作成された基準クロッ
クとの差成分のみを比較結果として出力するようにした
ことで、出力クロック周波数がマスタークロックとの差
周波数だけになり、比較結果として出力されるデータの
周波数が非常に低くなり、比較結果を処理する回路の負
担が大幅に少なくなり、消費電力が少なくなる。例え
ば、出力クロックがマスタークロックから２％ずれてい
るときの出力クロックデータの周波数は、マスタークロ
ックの２％だけで良く、１／５０の周波数となり、約１
／５０の消費電力になる。
【００８３】また本発明によると、外部入力データの極
性を検出し、この検出した極性が反転したタイミングの
前後の外部入力データのサンプルデータのレベルの絶対
値を検出し、この検出した絶対値の大きい方のサンプル
データが一定の範囲内になるようにゲイン調整すると共
に、他方のサンプルデータも同じ比率でゲイン調整し、
このゲイン調整されたそれぞれのサンプルデータにより
入力データの位相計算し、デジタルＶＣＯの出力データ
と位相比較するようにしたことで、位相計算処理が行わ
れるデータが良好にゲイン調整され、位相計算処理が少
ない演算処理で可能になり、位相計算処理のための回路
規模や消費電力を削減することができる。例えば上述実
施例の場合には、ゲイン調整して４ビットデータとする
ことで、位相計算ＲＯＭとして２５６ワードだけで良
く、８ビットデータどうしの位相計算を行う場合に比
べ、ＲＯＭの容量を数十分の１に減らすことができる。
【００８４】また本発明によると、外部入力データのレ
ベルの絶対値を検出し、この検出レベルが所定レベル以
下のとき、位相比較処理をしないことで、外部入力デー
タの状態が位相比較をする必要のない状態のとき、位相
比較処理が行われなくなり、無駄な演算処理をしなくな
り、消費電力が少なくなる。例えば、上述実施例のよう
な磁気テープの再生装置に適用した場合には、再生ヘッ
ドがデータ記録トラックを走査していない期間や、サー
チなどをしている状態のとき、データが再生されないの
で再生レベルが低下して、位相比較処理が行われなくな
り、この期間の消費電力が少なくなる。
【００８５】また本発明によると、外部入力データの極
性を検出し、この極性が反転しないとき、位相比較処理
をしないことで、外部入力データの状態が位相比較をす
る必要のない状態のとき、位相比較処理が行われなくな
り、無駄な演算処理をしなくなり、消費電力が少なくな
る。このような処理が行われることで、デジタルデータ
は通常は極性反転が数サンプル（例えば２〜６サンプ
ル）に１回であり、平均すると３サンプルに１回程度
（変調方式により多少異なる）であり、位相比較処理の
ための消費電力を約１／３に低減させることができる。
【００８６】また本発明によると、アキュムレータにフ
ィードバックされる位相比較データに、フリーラン周波
数データを加算するようにしたことで、位相オフセット
・エラーが減少し、ＰＬＬ回路のロック能力が高くな
り、エラーレートを減少させることが可能になる。ま
た、この構成により、マスタークロックと再生クロック
との関係を、整数倍に選ぶ必要がなくなり、マスターク
ロックの周波数の選択に制約がなくなり、システムの設
計に柔軟性がでる。このことより、マスタークロックの
周波数を他の装置と共用化して、デジタルＰＬＬ回路の
共用化を計ることが可能になる。
【００８７】また本発明によると、第１のアキュムレー
タと第２のアキュムレータとを構成して、第２のアキュ
ムレータで累積したものを第１のアキュムレータにフィ
ードバックするようにして、２次ＰＬＬとして機能する
ようにしたことで、低周波数帯域でのフィードバックゲ
インを大きくすることができ、わずかな位相エラーも修
正させて低周波の揺らぎを抑える事が可能になる。この
ため、例えばデジタルデータが記録された磁気テープの
再生装置に適用したときには、再生時の磁気テープの走
行に低周波の揺らぎがあって、この低周波の揺らぎが再
生データに含まれた場合でも、ＰＬＬ回路側で吸収する
ことが可能になり、テープの走行系のサーボゲインを下
げることが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施例によるデジタルＰＬＬ回路の
構成図である。
【図２】一実施例が適用される再生装置の構成図であ
る。
【図３】一実施例によるデジタルＰＬＬ回路の位相比較
部を示す構成図である。
【図４】一実施例によるループフィルタの周波数特性図
である。
【図５】一実施例によるデジタルＶＣＯの出力状態を示
す波形図である。
【図６】一実施例によるデータエッジ検出状態を示す波
形図である。
【図７】一実施例によるＰＬＬ出力インターフェースで
のクロック出力判定状態を示す波形図である。
【図８】一実施例の説明に供する波形図である。
【符号の説明】
７ デジタルＰＬＬ回路 ２０ 位相比較部 ２２ ＡＧＣ回路 ２３ 位相検出部 ２４ 位相比較器 ３０ ＰＬＬ出力インターフェース ４０ ループフィルタ ４５ アキュムレータ ５０ デジタルＶＣＯ ５２ アキュムレータ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、磁気テープより再生した再生信号よ
りデジタルデータを検出する場合には、磁気テープの再
生状態（例えば再生ヘッドのトラッキング制御状態）に
より、再生信号のレベルが大きく変動する。さらに、再
生信号のデジタル変換時のサンプリング位相の変化で、
再生データのゼロクロス点の近傍でサンプリングが行わ
れた場合と、それ以外の箇所とでサンプリングが行われ
た場合とでも、レベルが大きく変動してしまう。このよ
うにデジタルＰＬＬ回路への入力レベルは大きく変動す
るが、最大レベルでもクリップしないマージンを採ると
共に、最小レベルでも精度が確保されるビット数とする
ためには、位相差の検出のための計算ビット数を多くし
なければならない不都合があり、位相差演算回路の回路
規模が大きくなってしまう。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】そして、復調回路８が出力する再生ＮＲＺ
データを、データ分離回路９に供給し、再生データに含
まれるオーディオデータとアドレスデータとに分離し、
分離されたオーディオデータをバッファメモリ１０に供
給して書込ませる。この場合、書込みアドレスが再生デ
ータより分離したアドレスデータで制御される。また、
書込み制御を行うために、復調回路８が出力する再生Ｎ
ＲＺデータをエラーチェック回路１１に供給し、このエ
ラーチェック回路１１で再生データのエラー発生状態
を、１単位の再生データ毎にチェックし、エラーでない
とき、ＡＮＤゲート１２に書込み許可信号を供給する。
また、データ分離回路９で１単位の再生データの分離が
できる毎に、ＡＮＤゲート１２に書込み要求信号を供給
する。そして、書込み要求信号と書込み許可信号とが一
致したタイミングでＡＮＤゲート１２に供給されると
き、バッファメモリ１０に書込み制御信号を供給する。
このようにして、バッファメモリ１０に正しく再生でき
たデータだけを、アドレスに対応したエリアに書込ませ
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】即ち、加算器４４の加算出力をＤフリップ
フロップ４５に供給し、Ｄフリップフロップ４５の積分
出力を、加算器４６に供給して１次ループの出力と２次
ループの出力との加算を行うと共に、加算器４７と積分
値リーク用インバータ４８に供給する。積分値リーク用
インバータ４８は、後述する２次リークレジスタ６６か
ら供給されるリーク制御データに基づいてリーク量が制
御される。そして、Ｄフリップフロップ４５から直接供
給される位相積分値と、２次リークレジスタ６６から供
給されるリーク値とが加算器４７で加算され、リーク分
が減算された位相積分値が加算器４７の出力として加算
器４４に供給される。そして、加算器４４でゲイン調整
された位相誤差データにこの加算器４７の出力を加算す
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】このようにループフィルタ４０が構成され
ることで、図４のＡ，Ｂに示すような周波数特性を持つ
ラグ・リード・フィルタとなっている。ここで、後述す
るＶＣＯ５０自体も１次の積分を行うので、２次のＰＬ
Ｌ特性となっている。そして、ループフィルタ４０の２
次ループは、位相誤差を積分する部分（Ｄフリップフロ
ップ４５から加算器４７，４４を介してＤフリップフロ
ップ４５に戻るループ）で、定常位相誤差を０にする役
割を持つ。そして、この２次ループに積分値リーク用イ
ンバータ４８による積分リーク・パスを設けたことで、
ＤＣゲインを制限している。この積分リーク・パスがな
いと、無入力時などのように、ＰＬＬ回路のロックが外
れたときに、そのときの２次ループの値が保持されたま
まになったり、でたらめにドリフトしたりして、新たな
正しい入力にロックする妨げになり、引込み時間が遅く
なったりする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】そして、ループフィルタ４０の出力が供給
されるデジタルＶＣＯ５０は、アキュムレータで構成さ
れる。即ち、ループフィルタ４０の出力を加算器５１に
供給し、この加算器５１の加算出力をＤフリップフロッ
プ５２に供給する。そして、この積分器５２の出力を、
加算器５１に供給してループフィルタ４０の出力と加算
すると共に、デジタルＶＣＯ５０の出力として位相比較
器２４とＰＬＬ出力インターフェース３０とに供給す
る。この場合、デジタルＶＣＯ５０の出力は、クロック
瞬時位相として出力される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】このプライオリティエンコーダ７５では、
現在のサンプル点の上位４ビットデータと、１サンプル
前の上位４ビットデータから判別し、判別結果を２ビッ
トデータで出力する。そして、この判別結果としての２
ビットデータを、第１及び第２のビットシフタ７３及び
７６に供給する。そして、各ビットシフタ７３及び７６
では、プライオリティエンコーダ７５から供給される２
ビットデータにより、同じビットシフト量が設定され、
ビットシフトによるゲイン調整が行われる。そして、各
ビットシフタ７３及び７６でゲイン調整が行われたデー
タを、位相計算ＲＯＭ７７に供給する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】そして、端子２１に得られる８ビットのデ
ジタルデータの内の最上位ビットＭＳＢを、Ｄフリップ
フロップ７８とＥx-ＯＲゲート７９とに供給し、Ｄフリ
ップフロップ７８の出力をＥx-ＯＲゲート７９に供給す
る。そして、Ｅx-ＯＲゲート７９で、端子２１から直接
供給される現在のサンプル点の最上位ビットデータと、
Ｄフリップフロップ７８から供給される１サンプル前の
最上位ビットデータとを比較し、両最上位ビットに変化
があるとき、データの極性が反転したとして“１”レベ
ルデータを出力する。そして、このＥx-ＯＲゲート７９
の出力を、極性反転データとしてＡＮＤゲート８０に供
給する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正内容】
【００８３】また本発明によると、外部入力データの極
性を検出し、この検出した極性が反転したタイミングの
前後の外部入力データのサンプルデータのレベルの絶対
値を検出し、この検出した絶対値の大きい方のサンプル
データが一定の範囲内になるようにゲイン調整すると共
に、他方のサンプルデータも同じ比率でゲイン調整し、
このゲイン調整されたそれぞれのサンプルデータにより
入力データの位相計算し、デジタルＶＣＯの出力データ
と位相比較するようにしたことで、位相計算処理が行わ
れるデータが良好にゲイン調整され、位相計算処理が少
ない演算処理で可能になり、位相計算処理のための回路
規模や消費電力を削減することができる。例えば上述実
施例の場合には、ゲイン調整して４ビットデータとする
ことで、位相計算ＲＯＭとして２５６ワードだけで良
く、７ビットデータどうしの位相計算を行う場合に比
べ、ＲＯＭの容量を数十分の１に減らすことができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 ７ デジタルＰＬＬ回路 ２０ 位相比較部 ２２ ＡＧＣ回路 ２３ 位相検出部 ２４ 位相比較器 ３０ ＰＬＬ出力インターフェース ４０ ループフィルタ ４５ Ｄフリップフロップ ５０ デジタルＶＣＯ ５２ Ｄフリップフロップ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 アキュムレータより構成されるデジタル
    ＶＣＯの出力データの位相と、外部入力データの位相と
    を比較し、この比較結果を上記アキュムレータにフィー
    ドバックして、上記外部入力データのクロック再生を行
    うデジタルＰＬＬ回路において、 このデジタルＰＬＬ回路に供給するマスタークロック
    を、再生されたクロックの周波数とほぼ等しい周波数と
    したデジタルＰＬＬ回路。
  2. 【請求項２】 アキュムレータより構成されるデジタル
    ＶＣＯの出力データの位相と、外部入力データの位相と
    を比較し、この比較結果を上記アキュムレータにフィー
    ドバックして、上記外部入力データのクロック再生を行
    うデジタルＰＬＬ回路において、 再生されたクロックデータと、マスタークロックから作
    成された基準クロックとの差成分のみを、上記比較結果
    として出力するようにしたデジタルＰＬＬ回路。
  3. 【請求項３】 アキュムレータより構成されるデジタル
    ＶＣＯの出力データの位相と、外部入力データの位相と
    を比較し、この比較結果を上記アキュムレータにフィー
    ドバックして、上記外部入力データのクロック再生を行
    うデジタルＰＬＬ回路において、 上記外部入力データの極性を検出し、この検出した極性
    が反転したタイミングの前後の上記外部入力データのサ
    ンプルデータのレベルの絶対値を検出し、この検出した
    絶対値の大きい方のサンプルデータが一定の範囲内にな
    るようにゲイン調整すると共に、他方のサンプルデータ
    も同じ比率でゲイン調整し、 このゲイン調整されたそれぞれのサンプルデータにより
    入力データの位相計算し、上記デジタルＶＣＯの出力デ
    ータと位相比較するようにしたデジタルＰＬＬ回路。
  4. 【請求項４】 アキュムレータより構成されるデジタル
    ＶＣＯの出力データの位相と、外部入力データの位相と
    を比較し、この比較結果を上記アキュムレータにフィー
    ドバックして、上記外部入力データのクロック再生を行
    うデジタルＰＬＬ回路において、 上記外部入力データのレベルの絶対値を検出し、この検
    出レベルが所定レベル以下のとき、位相比較処理をしな
    いようにしたデジタルＰＬＬ回路。
  5. 【請求項５】 アキュムレータより構成されるデジタル
    ＶＣＯの出力データの位相と、外部入力データの位相と
    を比較し、この比較結果を上記アキュムレータにフィー
    ドバックして、上記外部入力データのクロック再生を行
    うデジタルＰＬＬ回路において、 上記外部入力データの極性を検出し、この極性が反転し
    ないとき、位相比較処理をしないようにしたデジタルＰ
    ＬＬ回路。
  6. 【請求項６】 アキュムレータより構成されるデジタル
    ＶＣＯの出力データの位相と、外部入力データの位相と
    を比較し、この比較結果を上記アキュムレータにフィー
    ドバックして、上記外部入力データのクロック再生を行
    うデジタルＰＬＬ回路において、 上記アキュムレータにフィードバックされる位相比較デ
    ータに、フリーラン周波数データを加算するようにした
    デジタルＰＬＬ回路。
  7. 【請求項７】 第１のアキュムレータより構成されるデ
    ジタルＶＣＯの出力データの位相と、外部入力データの
    位相とを比較し、この比較による位相差データを上記第
    １のアキュムレータにフィードバックすると共に、 上記位相差データを第２のアキュムレータで累積したも
    のを上記第１のアキュムレータにフィードバックするよ
    うにしたデジタルＰＬＬ回路。
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