JPH05206748A - 電界効果トランジスタのための保護回路 - Google Patents
電界効果トランジスタのための保護回路Info
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- JPH05206748A JPH05206748A JP4236507A JP23650792A JPH05206748A JP H05206748 A JPH05206748 A JP H05206748A JP 4236507 A JP4236507 A JP 4236507A JP 23650792 A JP23650792 A JP 23650792A JP H05206748 A JPH05206748 A JP H05206748A
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- JP
- Japan
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- circuit
- effect transistor
- field effect
- gate
- resistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
Landscapes
- Protection Of Static Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 電力消費が少なく、かつオン抵抗を上昇させ
ることなく適確にパワーデバイスを保護できるようにす
る。 【構成】 電界効果トランジスタ(12)のための短絡
保護を与えるための保護回路(10)が提供される。こ
の保護回路は電界効果トランジスタのゲートおよびドレ
イン電極に現われる電圧が共に論理ハイの電圧レベルで
ある場合を検出し、かつ電界効果トランジスタをターン
オフするよう応答し、それにより電界効果トランジスタ
の損傷を防止する。
ることなく適確にパワーデバイスを保護できるようにす
る。 【構成】 電界効果トランジスタ(12)のための短絡
保護を与えるための保護回路(10)が提供される。こ
の保護回路は電界効果トランジスタのゲートおよびドレ
イン電極に現われる電圧が共に論理ハイの電圧レベルで
ある場合を検出し、かつ電界効果トランジスタをターン
オフするよう応答し、それにより電界効果トランジスタ
の損傷を防止する。
Description
【0001】
【産業上の利用分野】この発明は、電気回路に関し、例
えば、電界効果トランジスタ(fieldeffect
transistor)のための短絡(short−
circuit)保護を与える回路に関する。
えば、電界効果トランジスタ(fieldeffect
transistor)のための短絡(short−
circuit)保護を与える回路に関する。
【0002】
【従来の技術】パワーデバイスに対する短絡保護が必要
とされる数多くの用途が電気的システムには存在する。
例えば、パワーデバイスに結合された負荷が不注意によ
りショートすると、そのパワーデバイスは高い電圧で過
剰電流を流しこれは典型的にはそのパワーデバイスの破
壊につながる。
とされる数多くの用途が電気的システムには存在する。
例えば、パワーデバイスに結合された負荷が不注意によ
りショートすると、そのパワーデバイスは高い電圧で過
剰電流を流しこれは典型的にはそのパワーデバイスの破
壊につながる。
【0003】パワーデバイスのための短絡保護を与える
ための少なくとも1つの試みは、パワーデバイスと直列
に接続された検出用抵抗の電圧を監視することによりそ
のパワーデバイスを通る電流を検出することを含む。パ
ワーデバイスを通る電流が所定のレベルに到達した時、
検出用抵抗の電圧はバイポーラトランジスタをターンオ
ンし、それによりパワーデバイスへの駆動を低減する。
しかしながら、この試みは多量の電力を消費しかつ高い
オン抵抗を有する。
ための少なくとも1つの試みは、パワーデバイスと直列
に接続された検出用抵抗の電圧を監視することによりそ
のパワーデバイスを通る電流を検出することを含む。パ
ワーデバイスを通る電流が所定のレベルに到達した時、
検出用抵抗の電圧はバイポーラトランジスタをターンオ
ンし、それによりパワーデバイスへの駆動を低減する。
しかしながら、この試みは多量の電力を消費しかつ高い
オン抵抗を有する。
【0004】パワーデバイスに対する短絡保護を提供す
る他の試みはパワーデバイスがその上に設けられている
ダイの温度を監視することを含む。この試みにおいて
は、パワーデバイスはダイの温度が所定の限界を超えた
時にターンオフされる。
る他の試みはパワーデバイスがその上に設けられている
ダイの温度を監視することを含む。この試みにおいて
は、パワーデバイスはダイの温度が所定の限界を超えた
時にターンオフされる。
【0005】
【発明が解決しようとする課題】しかしながら、この場
合、もしパワーデバイスの破壊が前記温度が所定の限界
を超える前に発生すればこの試みは役立たなくなる。
合、もしパワーデバイスの破壊が前記温度が所定の限界
を超える前に発生すればこの試みは役立たなくなる。
【0006】従って、パワーデバイスのための短絡保護
を与える改良された回路の必要性が存在する。
を与える改良された回路の必要性が存在する。
【0007】
【課題を解決するための手段および作用】要約すれば、
電界効果トランジスタのための保護回路が提供され、該
電界効果トランジスタはゲート、ソースおよびドレイン
電極を有し、前記保護回路は入力および出力を有する検
出回路を具備し、該検出回路の入力は前記電界効果トラ
ンジスタのドレイン電極に接続されて電界効果トランジ
スタのドレイン電極に現われる電圧が所定の電圧を超え
た場合を検出し、前記保護回路は、さらに、入力および
出力を有しその入力が制御信号を受けるよう接続されて
いる遅延回路を有し、第1および第2の入力と出力とを
有するゲート回路を有し、該ゲート回路の第1および第
2の入力はそれぞれ前記遅延回路および検出回路の出力
に接続され、前記ゲート回路の出力は前記電界効果トラ
ンジスタのゲート電極に論理信号を提供し、かつ前記保
護回路はさらに前記遅延回路の入力と前記電界効果トラ
ンジスタのゲート電極との間に接続された第1の抵抗を
具備する。
電界効果トランジスタのための保護回路が提供され、該
電界効果トランジスタはゲート、ソースおよびドレイン
電極を有し、前記保護回路は入力および出力を有する検
出回路を具備し、該検出回路の入力は前記電界効果トラ
ンジスタのドレイン電極に接続されて電界効果トランジ
スタのドレイン電極に現われる電圧が所定の電圧を超え
た場合を検出し、前記保護回路は、さらに、入力および
出力を有しその入力が制御信号を受けるよう接続されて
いる遅延回路を有し、第1および第2の入力と出力とを
有するゲート回路を有し、該ゲート回路の第1および第
2の入力はそれぞれ前記遅延回路および検出回路の出力
に接続され、前記ゲート回路の出力は前記電界効果トラ
ンジスタのゲート電極に論理信号を提供し、かつ前記保
護回路はさらに前記遅延回路の入力と前記電界効果トラ
ンジスタのゲート電極との間に接続された第1の抵抗を
具備する。
【0008】
【実施例】本発明は添付の図面と共に以下の詳細な説明
からよりよく理解できるであろう。
からよりよく理解できるであろう。
【0009】図1を参照すると、短絡プルーフ型電界効
果トランジスタ回路10の部分的ブロック回路図が示さ
れており、該短絡プルーフ型電界効果トランジスタ回路
10はそれぞれ端子14,16および18に接続された
そのドレイン、ソースおよびゲート電極を有する電界効
果トランジスタ(FET)12を具備する。
果トランジスタ回路10の部分的ブロック回路図が示さ
れており、該短絡プルーフ型電界効果トランジスタ回路
10はそれぞれ端子14,16および18に接続された
そのドレイン、ソースおよびゲート電極を有する電界効
果トランジスタ(FET)12を具備する。
【0010】保護回路20は端子14に接続された第1
の入力と端子22に接続された第2の入力を有し、端子
22にはFET 12のためのドライブ信号が与えられ
る。保護回路20の出力は端子18に接続される。
の入力と端子22に接続された第2の入力を有し、端子
22にはFET 12のためのドライブ信号が与えられ
る。保護回路20の出力は端子18に接続される。
【0011】短絡プルーフ該電界効果トランジスタ回路
10は端子22に接続された制御入力、および端子14
および16に接続された電流伝達電極を有する。
10は端子22に接続された制御入力、および端子14
および16に接続された電流伝達電極を有する。
【0012】保護回路20は端子22に接続された入力
およびNANDゲート28の第1の入力に接続された出
力を有する遅延回路26を含む。NANDゲート28の
第2の入力は回路ノード30に接続され、回路ノード3
0は抵抗32を介してグランドに戻されている。さら
に、回路ノード30は抵抗34を介して端子14に接続
されている。抵抗32および34は端子14に現われる
電圧を検出するために使用される検出回路36を形成す
る。すなわち、端子14の電圧が増大するに応じて、回
路ノード30の電圧もまた増大する。
およびNANDゲート28の第1の入力に接続された出
力を有する遅延回路26を含む。NANDゲート28の
第2の入力は回路ノード30に接続され、回路ノード3
0は抵抗32を介してグランドに戻されている。さら
に、回路ノード30は抵抗34を介して端子14に接続
されている。抵抗32および34は端子14に現われる
電圧を検出するために使用される検出回路36を形成す
る。すなわち、端子14の電圧が増大するに応じて、回
路ノード30の電圧もまた増大する。
【0013】NANDゲート28の出力は端子18に接
続されている。さらに、抵抗38が端子22と18との
間に接続されている。
続されている。さらに、抵抗38が端子22と18との
間に接続されている。
【0014】簡単に説明すると、保護回路20は端子1
4と直列に接続された負荷(図示せず)を通して短絡状
態が発生した時を検出する。短絡状態に応じて、保護回
路20はFET 12へのゲートドライブをターンオフ
するよう作用し、それによりFET 12への損傷を防
止する。
4と直列に接続された負荷(図示せず)を通して短絡状
態が発生した時を検出する。短絡状態に応じて、保護回
路20はFET 12へのゲートドライブをターンオフ
するよう作用し、それによりFET 12への損傷を防
止する。
【0015】正常な動作においては、端子22に印加さ
れる電圧が論理ハイの電圧レベルであれば、FET 1
2のドレインに現われる電圧は短い時間インターバル内
に論理ローの電圧レベルに降下すべきである。
れる電圧が論理ハイの電圧レベルであれば、FET 1
2のドレインに現われる電圧は短い時間インターバル内
に論理ローの電圧レベルに降下すべきである。
【0016】しかしながら、もし端子14および22に
現われる電圧が共に論理ハイの電圧レベルにあれば、短
絡状態が存在する。
現われる電圧が共に論理ハイの電圧レベルにあれば、短
絡状態が存在する。
【0017】特に、FET 12のドレイン電極に現わ
れる電圧は検出回路36によって検出される。すなわ
ち、FET 12のドレイン電極に現われる電圧が最初
の所定の電圧に到達した時、回路ノード30に現われる
電圧は第2の所定の電圧に到達する。この第2の所定の
電圧は論理ハイの電圧レベルを示しておりかつNAND
ゲート28の第2の入力に印加される。
れる電圧は検出回路36によって検出される。すなわ
ち、FET 12のドレイン電極に現われる電圧が最初
の所定の電圧に到達した時、回路ノード30に現われる
電圧は第2の所定の電圧に到達する。この第2の所定の
電圧は論理ハイの電圧レベルを示しておりかつNAND
ゲート28の第2の入力に印加される。
【0018】さらに、端子22に印加される信号は遅延
回路26によって所定の時間遅延され、かつ次にNAN
Dゲート28の第1の入力に印加される。もしNAND
ゲート28の第1および第2の入力に現われる信号が共
に論理ハイの電圧レベルにあれば、NANDゲート28
はFET 12のゲート電極に論理ローの電圧レベルを
与えるよう応答し、それによりFET 12をターンオ
フし、これによってFET 12の損傷を防止する。
回路26によって所定の時間遅延され、かつ次にNAN
Dゲート28の第1の入力に印加される。もしNAND
ゲート28の第1および第2の入力に現われる信号が共
に論理ハイの電圧レベルにあれば、NANDゲート28
はFET 12のゲート電極に論理ローの電圧レベルを
与えるよう応答し、それによりFET 12をターンオ
フし、これによってFET 12の損傷を防止する。
【0019】遅延回路26はFET 12のドレイン電
極に現われる電圧が、前に述べたように、正常動作の間
に論理ローの電圧レベルに降下することができるように
する。従って、端子22に論理ハイの電圧レベルが印加
された時、保護回路20はもしFET 12のドレイン
電極の電圧が所定の時間内に論理ローの電圧レベルに到
達すればFET 12をターンオフしないであろう。
極に現われる電圧が、前に述べたように、正常動作の間
に論理ローの電圧レベルに降下することができるように
する。従って、端子22に論理ハイの電圧レベルが印加
された時、保護回路20はもしFET 12のドレイン
電極の電圧が所定の時間内に論理ローの電圧レベルに到
達すればFET 12をターンオフしないであろう。
【0020】図2を参照すると、短絡プルーフ型電界効
果トランジスタ10の詳細な回路図が示されている。図
2に示された構成要素で図1に示された構成要素と同じ
ものは同じ参照番号で示されていることが理解される。
果トランジスタ10の詳細な回路図が示されている。図
2に示された構成要素で図1に示された構成要素と同じ
ものは同じ参照番号で示されていることが理解される。
【0021】NANDゲート28は電界効果トランジス
タ(FET)40および44によって形成され、この場
合FET 40は回路ノード42に接続されたドレイン
電極と回路ノード30に結合されたゲート電極とを有す
る。FET 40のソース電極はFET 44のドレイ
ン電極に接続され、FET 44のソース電極はグラン
ドに結合し戻されている。
タ(FET)40および44によって形成され、この場
合FET 40は回路ノード42に接続されたドレイン
電極と回路ノード30に結合されたゲート電極とを有す
る。FET 40のソース電極はFET 44のドレイ
ン電極に接続され、FET 44のソース電極はグラン
ドに結合し戻されている。
【0022】遅延回路26は抵抗46および容量48に
よって形成される。抵抗46の第1の端子は端子22に
接続され、一方抵抗46の第2の端子はFET 44の
ゲート電極にかつ容量48の第1の端子に接続されてい
る。容量48の第2の端子はグランドに戻されている。
よって形成される。抵抗46の第1の端子は端子22に
接続され、一方抵抗46の第2の端子はFET 44の
ゲート電極にかつ容量48の第1の端子に接続されてい
る。容量48の第2の端子はグランドに戻されている。
【0023】抵抗50は抵抗46の第2の端子とグラン
ド電位との間に接続されている。特に、端子22におけ
る信号がゆっくりと上昇する場合に対し、抵抗50はF
ET44がターンオンする前にFET 12がターンオ
ンすることを保証する。
ド電位との間に接続されている。特に、端子22におけ
る信号がゆっくりと上昇する場合に対し、抵抗50はF
ET44がターンオンする前にFET 12がターンオ
ンすることを保証する。
【0024】図2の回路はさらに端子22と回路ノード
42との間に結合された抵抗52、および端子18と回
路ノード42との間に結合された抵抗54を含む。
42との間に結合された抵抗52、および端子18と回
路ノード42との間に結合された抵抗54を含む。
【0025】端子14は抵抗58を介して回路ノード5
6に接続され、この場合回路ノード56は抵抗34を介
して回路ノード30に接続されている。回路ノード56
はまた負荷抵抗60を介して第1の電源端子に結合され
ている。
6に接続され、この場合回路ノード56は抵抗34を介
して回路ノード30に接続されている。回路ノード56
はまた負荷抵抗60を介して第1の電源端子に結合され
ている。
【0026】互いに後向きに接続された(Back−t
o−back)ダイオード62および64はそれぞれ端
子56および18に接続されたカソードを有する。ダイ
オード62のアノードはダイオード64のアノードに接
続されている。ダイオード62および64は、抵抗54
と共に、FET 12のドレイン電極に接続された誘導
負荷をスイッチングする場合にFET 12のためのク
ランプ手段を提供する。
o−back)ダイオード62および64はそれぞれ端
子56および18に接続されたカソードを有する。ダイ
オード62のアノードはダイオード64のアノードに接
続されている。ダイオード62および64は、抵抗54
と共に、FET 12のドレイン電極に接続された誘導
負荷をスイッチングする場合にFET 12のためのク
ランプ手段を提供する。
【0027】同様に、互いに後向きに接続されたダイオ
ード66および68はそれぞれ回路ノード30とグラン
ド電位とに接続されたカソードを有する。ダイオード6
6のアノードはダイオード68のアノードに接続されて
いる。ダイオード66および68はFET 40のゲー
ト電極に現われる最大電圧を所定の値に制限するよう機
能し、それによりNANDゲート28の破壊を防止す
る。
ード66および68はそれぞれ回路ノード30とグラン
ド電位とに接続されたカソードを有する。ダイオード6
6のアノードはダイオード68のアノードに接続されて
いる。ダイオード66および68はFET 40のゲー
ト電極に現われる最大電圧を所定の値に制限するよう機
能し、それによりNANDゲート28の破壊を防止す
る。
【0028】図2に示された回路の動作は図1に示され
た回路について上に述べた動作と同じである。簡単に言
えば、FET 40および44のゲート電極が論理ハイ
の電圧レベルにある時、FET 12のゲート電極は論
理ローの電圧レベルに引下げられ、抵抗52にかかる電
圧が増大し、それによりFET 12のゲートの電圧を
低減する。
た回路について上に述べた動作と同じである。簡単に言
えば、FET 40および44のゲート電極が論理ハイ
の電圧レベルにある時、FET 12のゲート電極は論
理ローの電圧レベルに引下げられ、抵抗52にかかる電
圧が増大し、それによりFET 12のゲートの電圧を
低減する。
【0029】
【発明の効果】以上の説明から電界効果トランジスタの
ための短絡保護を与える新規な保護回路が提供されたこ
とが明らかであろう。この保護回路は電界効果トランジ
スタのゲートおよびドレイン電極に現われる電圧がとも
に論理ハイの電圧レベルにある場合を検出し、かつ該電
界効果トランジスタをターンオフするよう応答する。
ための短絡保護を与える新規な保護回路が提供されたこ
とが明らかであろう。この保護回路は電界効果トランジ
スタのゲートおよびドレイン電極に現われる電圧がとも
に論理ハイの電圧レベルにある場合を検出し、かつ該電
界効果トランジスタをターンオフするよう応答する。
【0030】本発明がその特定の実施例に関して説明さ
れたが、当業者にとって以上の説明に照らして数多くの
変更、修正および変形が可能であることは明らかであ
る。従って、添付の特許請求の範囲にはすべてのそのよ
うな変更、修正および変形が含まれるものと考えられ
る。
れたが、当業者にとって以上の説明に照らして数多くの
変更、修正および変形が可能であることは明らかであ
る。従って、添付の特許請求の範囲にはすべてのそのよ
うな変更、修正および変形が含まれるものと考えられ
る。
【図1】本発明に係る短絡プルーフ型電界効果トランジ
スタを示す部分的ブロック回路図である。
スタを示す部分的ブロック回路図である。
【図2】本発明に係る短絡プルーフ型電界効果トランジ
スタを示す詳細な電気回路図である。
スタを示す詳細な電気回路図である。
10 短絡プルーフ型電界効果トランジスタ回路 12 電界効果トランジスタ 14,16,18,22 端子 20 保護回路 26 遅延回路 28 NANDゲート 30 回路ノード 32,34,38 抵抗 36 検出回路
Claims (6)
- 【請求項1】 ゲート、ソースおよびドレイン電極を有
する電界効果トランジスタのための保護回路であって、 入力および出力を有する検出手段(36)であって、該
検出手段の前記入力は前記電界効果トランジスタのドレ
イン電極に結合され該電界効果トランジスタのドレイン
電極に現われる電圧が所定の電圧を超えた場合を検出す
るものであって、該検出手段は、 第1および第2の端子を有する第1の抵抗(34)であ
って、該第1の抵抗の第1の端子は前記検出手段の前記
入力に接続されており、前記第1の抵抗の前記第2の端
子は前記検出手段の前記出力に接続されているもの、お
よび第1および第2の端子を有する第2の抵抗(32)
であって、該第2の抵抗の前記第1の端子は前記第1の
抵抗の前記第2の端子に接続されており、前記第2の抵
抗の前記第2の端子は第1の電源端子に接続されている
もの、 を含むもの、 入力および出力を有する遅延回路(26)であって、該
遅延回路の前記入力は制御信号を受信するよう接続され
ているもの、 第1および第2の入力と出力とを有するゲート回路手段
(28)であって、前記ゲート回路手段の前記第1およ
び第2の入力はそれぞれ前記遅延回路および前記検出手
段の出力に接続されており、前記ゲート回路手段の前記
出力は前記電界効果トランジスタのゲート電極に接続さ
れているもの、そして前記遅延回路の前記入力と前記ゲ
ート回路手段の前記出力との間に接続された第3の抵抗
(38)、 を具備することを特徴とする電界効果トランジスタのた
めの保護回路。 - 【請求項2】 前記ゲート回路手段は、 第1の電極、第2の電極および制御電極を有する第1の
電界効果トランジスタ(40)であって、該第1の電界
効果トランジスタの第1の電極は前記ゲート回路手段の
前記出力に接続されており、前記第1の電界効果トラン
ジスタの前記ゲート電極は前記検出手段の前記出力に接
続されているもの、そして第1の電極、第2の電極およ
び制御電極を有する第2の電界効果トランジスタ(4
4)であって、該第2の電界効果トランジスタの前記第
1の電極は前記第1の電界効果トランジスタの前記第2
の電極に接続されており、前記第2の電界効果トランジ
スタの前記ゲート電極は前記遅延回路の前記出力に接続
されており、前記第2の電界効果トランジスタの前記第
2の電極は前記第1の電源端子に接続されているもの、
を含むことを特徴とする請求項1に記載の保護回路。 - 【請求項3】 前記遅延回路は、 第1および第2の端子を有する第4の抵抗(46)であ
って、該第4の抵抗の前記第1の端子は前記遅延回路の
前記入力に接続されており、前記第4の抵抗の前記第2
の端子は前記遅延回路の前記出力に接続されているも
の、そして第1および第2の端子を有する容量(48)
であって、該容量の前記第1の端子は前記第4の抵抗の
前記第2の端子に接続されており、前記第4の抵抗の前
記第2の端子は前記第1の電源端子に接続されているも
の、 を含むことを特徴とする請求項2に記載の保護回路。 - 【請求項4】 さらに、前記第1の電界効果トランジス
タの前記ゲート電極に接続され前記第1の電界効果トラ
ンジスタの前記ゲート電極に印加される電圧を制限する
ためのクランプ回路(66,68)を含むことを特徴と
する請求項3に記載の保護回路。 - 【請求項5】 さらに、前記ゲート回路手段の前記出力
と前記電界効果トランジスタのゲート電極との間に接続
された第5のトランジスタ(54)を含むことを特徴と
する請求項4に記載の保護回路。 - 【請求項6】 さらに、前記遅延回路の前記出力と前記
第1の電源端子との間に接続された第6の抵抗(50)
を含むことを特徴とする請求項5に記載の保護回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US749,020 | 1991-08-23 | ||
US07/749,020 US5257155A (en) | 1991-08-23 | 1991-08-23 | Short-circuit proof field effect transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05206748A true JPH05206748A (ja) | 1993-08-13 |
Family
ID=25011887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4236507A Pending JPH05206748A (ja) | 1991-08-23 | 1992-08-12 | 電界効果トランジスタのための保護回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5257155A (ja) |
EP (1) | EP0529448A3 (ja) |
JP (1) | JPH05206748A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5684663A (en) * | 1995-09-29 | 1997-11-04 | Motorola, Inc. | Protection element and method for protecting a circuit |
US5737169A (en) * | 1996-02-28 | 1998-04-07 | Eni, A Division Of Astec America, Inc. | Intrinsic element sensing integrated SOA protection for power MOSFET switches |
FI102993B (fi) * | 1997-06-10 | 1999-03-31 | Lexel Finland Ab Oy | Puolijohdekytkimen oikosulkusuoja |
US6296065B1 (en) | 1998-12-30 | 2001-10-02 | Black & Decker Inc. | Dual-mode non-isolated corded system for transportable cordless power tools |
DE19936857A1 (de) * | 1999-08-05 | 2001-02-15 | Siemens Ag | Schutzschaltung für ein elektrisches Schaltelement |
DE10137499C1 (de) * | 2001-07-31 | 2003-02-20 | Siemens Ag | Schaltungsanordnung zur Überwachung eines Schaltelements |
JP2010118548A (ja) * | 2008-11-13 | 2010-05-27 | Mitsubishi Electric Corp | 半導体装置 |
DE102011005708A1 (de) * | 2011-03-17 | 2012-09-20 | Sb Limotive Company Ltd. | Vorrichtung zum Abschalten eines Leistungs-Transistors |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4363068A (en) * | 1980-08-18 | 1982-12-07 | Sundstrand Corporation | Power FET short circuit protection |
EP0107137B1 (en) * | 1982-10-12 | 1986-10-01 | Nissan Motor Co., Ltd. | A semiconductor switching circuit with an overcurrent protection |
US4893211A (en) * | 1985-04-01 | 1990-01-09 | Motorola, Inc. | Method and circuit for providing adjustable control of short circuit current through a semiconductor device |
US4808839A (en) * | 1988-04-04 | 1989-02-28 | Motorola, Inc. | Power field effect transistor driver circuit for protection from overvoltages |
EP0384937A1 (de) * | 1989-03-03 | 1990-09-05 | Siemens Aktiengesellschaft | Schutzschaltung für einen Leistungs-MOSFET |
US4937697A (en) * | 1989-05-22 | 1990-06-26 | Motorola, Inc. | Semiconductor device protection circuit |
-
1991
- 1991-08-23 US US07/749,020 patent/US5257155A/en not_active Expired - Lifetime
-
1992
- 1992-08-12 JP JP4236507A patent/JPH05206748A/ja active Pending
- 1992-08-17 EP EP19920113954 patent/EP0529448A3/en not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
EP0529448A2 (en) | 1993-03-03 |
US5257155A (en) | 1993-10-26 |
EP0529448A3 (en) | 1993-12-08 |
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