JPH05206438A - Solid state image sensor - Google Patents
Solid state image sensorInfo
- Publication number
- JPH05206438A JPH05206438A JP4034406A JP3440692A JPH05206438A JP H05206438 A JPH05206438 A JP H05206438A JP 4034406 A JP4034406 A JP 4034406A JP 3440692 A JP3440692 A JP 3440692A JP H05206438 A JPH05206438 A JP H05206438A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- oxide film
- transistor
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は固体撮像装置に関し、特
にMIS(Metal-Insulator-Semiconductor)構造を使用
したCCD固体撮像装置における転送部と出力部の構造
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state image pickup device, and more particularly to a structure of a transfer unit and an output unit in a CCD solid-state image pickup device using a MIS (Metal-Insulator-Semiconductor) structure.
【0002】[0002]
【従来の技術】図9に、例えばインターライン転送方式
のCCD固体撮像装置の構成の一例を示す。同図におい
て、入射光を画素単位で信号電荷に変換して蓄積する2
次元配列された複数個のフォトセンサ(受光部)1と、
これらフォトセンサ1の垂直列毎に配置されかつ読出し
ゲート(ROG)2を介して読み出された信号電荷を垂
直方向に転送することより垂直走査する垂直CCD(垂
直転送部)3とによって撮像領域4が構成されている。2. Description of the Related Art FIG. 9 shows an example of the structure of an interline transfer type CCD solid-state image pickup device. In the figure, incident light is converted into signal charges in pixel units and accumulated.
A plurality of photosensors (light receiving parts) 1 arranged in a dimension,
An image pickup area is formed by a vertical CCD (vertical transfer unit) 3 which is arranged for each vertical column of these photosensors 1 and vertically scans by vertically transferring the signal charges read through the read gate (ROG) 2. 4 are configured.
【0003】垂直CCD3に読み出された信号電荷は、
1走査線毎に順に水平CCD(水平転送部)5へ転送さ
れる。水平CCD5は、垂直CCD3から転送された1
走査線分の信号電荷を水平方向に転送することにより水
平走査する。水平CCD5によって転送された信号電荷
は、水平出力ゲート(HOG)6を介してフローティン
グ・ディフュージョン7に蓄積される。フローティング
・ディフュージョン7に蓄積された信号電荷はリセット
用トランジスタ8によってリセットされる。フローティ
ング・ディフュージョン7で電圧変換された信号は、ソ
ースフォロワからなる出力部9によってインピーダンス
変換されて出力される。The signal charge read out to the vertical CCD 3 is
Each scanning line is sequentially transferred to the horizontal CCD (horizontal transfer unit) 5. The horizontal CCD 5 is the one transferred from the vertical CCD 3.
Horizontal scanning is performed by transferring the signal charges of the scanning lines in the horizontal direction. The signal charges transferred by the horizontal CCD 5 are accumulated in the floating diffusion 7 via the horizontal output gate (HOG) 6. The signal charge accumulated in the floating diffusion 7 is reset by the reset transistor 8. The signal voltage-converted by the floating diffusion 7 is impedance-converted and output by the output unit 9 including a source follower.
【0004】この種のCCD固体撮像装置では、ゲート
電極と半導体基板との間に酸化膜を挟んだMIS構造が
いたるところで使用されている。例えば、垂直CCD3
や水平CCD5の転送用レジスタや、出力部9のソース
フォロワのMOSトランジスタにMIS構造が使用され
ている。そして、従来のCCD固体撮像装置では、各部
のMIS構造のゲート酸化膜に単一種類の酸化膜を使用
していた。この単一種類の酸化膜として、現在主流とな
っているのは、MOS構造とMONOS(Metal-SiO2-Si
3N4-SiO2-Si)構造である。これら各構造につき、以下に
説明する。In this type of CCD solid-state image pickup device, a MIS structure in which an oxide film is sandwiched between a gate electrode and a semiconductor substrate is used everywhere. For example, vertical CCD3
The MIS structure is used for the transfer register of the horizontal CCD 5 and the MOS transistor of the source follower of the output unit 9. In the conventional CCD solid-state imaging device, a single type of oxide film is used for the gate oxide film of the MIS structure of each part. Currently, the mainstream of this single type of oxide film is a MOS structure and MONOS (Metal-SiO 2 -Si).
3 N 4 —SiO 2 —Si) structure. Each of these structures will be described below.
【0005】先ず、MOS構造の転送用レジスタの製造
工程の一例を図10(a)〜(f)に示す。工程(a)
は、シリコン基板11のSiO2 酸化膜12上に1層目
のポリシリコン13をデポジションする工程である。工
程(b)では、レジスタの電極形成のため、レジスト1
4をマスクとして1層目のポリシリコン13をエッチン
グする。このとき、ポリシリコン13を完全にエッチン
グするためのオーバーエッチングによってSiO2 酸化
膜12も同時にエッチングされる。First, an example of a manufacturing process of a transfer register having a MOS structure is shown in FIGS. Process (a)
Is a step of depositing the first-layer polysilicon 13 on the SiO 2 oxide film 12 of the silicon substrate 11. In the step (b), the resist 1 is used for forming the electrode of the resistor.
The polysilicon 13 of the first layer is etched by using 4 as a mask. At this time, the SiO 2 oxide film 12 is also etched at the same time by the over-etching for completely etching the polysilicon 13.
【0006】工程(c)は、1層目と2層目のポリシリ
コンゲート間を絶縁するために1層目のポリシリコン1
3を酸化する工程である。この熱酸化によって1層目の
ポリシリコン13を酸化するとき、同時にポリシリコン
13に覆われていない部分も酸化される。工程(d)で
は、2層目のレジストの電極材としてポリシリコン15
をデポジションする。工程(e)では、2層目のレジス
タの電極形成のために、レジスト16をマスクとして2
層目のポリシリコン15をエッチングする。工程(f)
では、ポリシリコン酸化を施し、CCDレジスタ構造を
完成する。In the step (c), in order to insulate between the first and second layer polysilicon gates, the first layer polysilicon 1 is formed.
3 is a step of oxidizing 3. When the first-layer polysilicon 13 is oxidized by this thermal oxidation, the portion not covered with the polysilicon 13 is also oxidized at the same time. In the step (d), polysilicon 15 is used as an electrode material for the second layer resist.
To deposit. In the step (e), the resist 16 is used as a mask to form the second electrode of the resistor.
The polysilicon 15 of the layer is etched. Process (f)
Then, polysilicon oxidation is performed to complete the CCD register structure.
【0007】以上のプロセスによって製造されるMOS
構造の転送用レジスタの場合には、1層目と2層目のゲ
ート酸化膜(SiO2 酸化膜)を別々に形成するため
に、工程(c)で1層目のポリシリコン13を酸化する
際に、2層目のゲート酸化膜の膜厚を確保しようとする
と、1層目のゲート酸化膜の膜厚が厚くなって各々の酸
化膜の膜厚t1 ,t2 が異なり、これによってチャネル
ポテンシャルが変わるという欠点がある。MOS manufactured by the above process
In the case of a transfer register having a structure, in order to separately form the first-layer gate oxide film (SiO 2 oxide film) and the second-layer gate oxide film, the first-layer polysilicon 13 is oxidized in step (c). At this time, if an attempt is made to secure the film thickness of the second-layer gate oxide film, the film thickness of the first-layer gate oxide film becomes large, and the film thicknesses t 1 and t 2 of the respective oxide films are different. There is a drawback that the channel potential changes.
【0008】一方、図11(a)〜(f)に、MONO
S構造の転送用レジスタのゲート製造工程の一例を示
す。工程(a)は、シリコン基板11のONO(SiO2-Si
3N4-SiO2) 酸化膜17上に1層目のポリシリコン13を
デポジションする工程である。工程(b)では、レジス
ト14をマスクとして1層目のポリシリコン13をエッ
チングする。このとき、オーバーエッチングのため、O
NO酸化膜17の上層の薄いSiO2 層(厚さは、例え
ば10nm程度)18はエッチングされるが、ポリシリ
コンとSi3 N4 とのRIE(Reactive-Ion-Etching)選
択比を高くとることにより、中間層のSi3 N4 (厚さ
は、例えば50nm程度)は僅かにエッチングされるだ
けであり、このエッチング量は例えば1nm程度であ
り、全体の酸化膜厚から見ると充分無視できる量であ
る。On the other hand, in FIGS. 11A to 11F, the MONO
An example of a gate manufacturing process of a transfer register having an S structure will be described. In the step (a), ONO (SiO 2 -Si
This is a step of depositing the first-layer polysilicon 13 on the 3 N 4 —SiO 2 ) oxide film 17. In the step (b), the first layer polysilicon 13 is etched using the resist 14 as a mask. At this time, because of over-etching, O
Although the thin SiO 2 layer (having a thickness of, for example, about 10 nm) 18 above the NO oxide film 17 is etched, a high RIE (Reactive-Ion-Etching) selection ratio between polysilicon and Si 3 N 4 is required. As a result, Si 3 N 4 (having a thickness of, for example, about 50 nm) in the intermediate layer is only slightly etched, and the etching amount is, for example, about 1 nm, which is a sufficiently negligible amount in view of the total oxide film thickness. Is.
【0009】工程(c)は、1層目のポリシリコン13
を酸化する工程である。熱酸化によってポリシリコン1
3を酸化するとき、ポリシリコン13に覆われていない
部分も酸化されてしまうが、実際には、ポリシリコンと
Si3 N4 の酸化速度が大きく異なるため、Si3 N4
の表面が僅かに酸化されるだけで、その酸化による膜厚
の増減は全体の酸化膜厚から見ると充分無視できる。工
程(d)では、2層目のレジスタの電極材としてポリシ
リコン15をデポジションする。工程(e)では、2層
目のレジスタの電極形成のため、レジスト16をマスク
として2層目のポリシリコン15をエッチングする。最
終の工程(f)では、ポリシリコン酸化を施し、CCD
レジスタ構造を完成する。In step (c), the first layer of polysilicon 13 is used.
Is a step of oxidizing. Polysilicon 1 by thermal oxidation
When 3 is oxidized, the portion not covered with the polysilicon 13 is also oxidized, but in reality, the oxidation rates of polysilicon and Si 3 N 4 are significantly different, so Si 3 N 4
The surface of is slightly oxidized, and the increase / decrease in the film thickness due to the oxidation can be sufficiently ignored from the viewpoint of the total oxide film thickness. In step (d), polysilicon 15 is deposited as an electrode material for the second layer resistor. In step (e), the second layer polysilicon 15 is etched using the resist 16 as a mask for forming the second layer resistor electrode. In the final step (f), polysilicon oxidation is applied to the CCD
Complete the register structure.
【0010】このプロセスでは、1層目と2層目のゲー
ト酸化膜を別々に形成するものの、Si3 N4 のエッチ
ング量と酸化量が充分微小にできるという特徴を生か
し、各々の酸化膜厚をほぼ一定にできるため、MOS構
造のプロセスに比べ1層目のポリシリコンと2層目のポ
リシリコンゲート下のチャネル部分のポテンシャル差を
微小にできるという利点がある。このため、転送用レジ
スタの製造プロセスにおいては、ゲート電極材(ポリシ
リコン)との間に高いRIE選択比を持つONO膜17
を用いたMONOS構造が有利である。In this process, although the first and second gate oxide films are separately formed, the feature that the etching amount and the oxidizing amount of Si 3 N 4 can be made sufficiently small is utilized, and the thickness of each oxide film is Can be made substantially constant, so that there is an advantage that the potential difference between the channel portion under the first-layer polysilicon and the second-layer polysilicon gate can be made smaller than in the MOS structure process. Therefore, in the manufacturing process of the transfer register, the ONO film 17 having a high RIE selection ratio with the gate electrode material (polysilicon).
The MONOS structure using is advantageous.
【0011】[0011]
【発明が解決しようとする課題】ところで、近年、CC
D固体撮像装置が高画素化の傾向にある。この高画素化
に対応するためには、出力部9のソースフォロワ段の周
波数特性を上げなければならない。ソースフォロワ段の
周波数特性を上げるには、出力用トランジスタの相互コ
ンダクタンスgm を上げる必要があり、そのためゲート
酸化膜の膜厚を薄くできるMOS構造の方がMONOS
構造よりも有利である。By the way, in recent years, CC
The D solid-state imaging device tends to have a higher number of pixels. In order to cope with this increase in the number of pixels, the frequency characteristic of the source follower stage of the output unit 9 must be improved. In order to improve the frequency characteristics of the source follower stage, it is necessary to increase the mutual conductance g m of the output transistor. Therefore, the MOS structure in which the thickness of the gate oxide film can be made smaller is MONOS.
Advantages over structure.
【0012】また、水平CCD5の出力部は、図12の
等価回路に示すように、水平CCD5からの信号電荷を
電圧変換するpn接合のフローティング・ディフュージ
ョン7と、このフローティング・ディフュージョン7の
電圧変化をインピーダンス変換して信号として出力する
ソースフォロワの出力用トランジスタ10と、フローテ
ィング・ディフュージョン7の電荷をリセットするため
のリセット用トランジスタ8とからなっている。As shown in the equivalent circuit of FIG. 12, the output part of the horizontal CCD 5 has a pn junction floating diffusion 7 for converting the signal charge from the horizontal CCD 5 into a voltage, and a voltage change of the floating diffusion 7. It comprises a source follower output transistor 10 for impedance conversion and outputting as a signal, and a reset transistor 8 for resetting the charges of the floating diffusion 7.
【0013】この出力回路において、高い電荷電圧変換
するためにはフローティング・ディフュージョン7、出
力用トランジスタ10の入力ゲート及びリセット用トラ
ンジスタ8の寄生容量を小さく抑える必要がある。すな
わち、ソースフォロワ初段の入力ゲートを小面積で作る
必要がある。ところが、MONOS構造の場合、このよ
うな小面積のゲートでは、メモリと同様の構造のため、
図13に示すように、MONOS構造のSi3 N4 −S
iO2 界面に電荷がトラップされた影響が出易く、スレ
ッショルドレベルVTHが変化し易いという欠点がある。In this output circuit, it is necessary to suppress the parasitic capacitances of the floating diffusion 7, the input gate of the output transistor 10 and the reset transistor 8 to be small in order to perform high charge-voltage conversion. That is, it is necessary to make the input gate of the first stage of the source follower in a small area. However, in the case of the MONOS structure, such a small area gate has the same structure as the memory,
As shown in FIG. 13, Si 3 N 4 -S of MONOS structure
There is a drawback that charges are easily trapped at the interface of iO 2 and the threshold level V TH is easily changed.
【0014】一方、MOS構造の場合には、Si3 N4
−SiO2 界面自体が存在しないため、スレッショルド
レベルVTHの変化が起こり難く、従って、この部分では
MOS構造の方が有利であるものの、先述したように、
1層目と2層目のゲート酸化膜の膜厚が異なることによ
り、チャネルポテンシャルが変わるため、CCDレジス
タ部では問題がある。On the other hand, in the case of the MOS structure, Si 3 N 4
Since the -SiO 2 interface itself does not exist, the threshold level V TH is unlikely to change. Therefore, although the MOS structure is more advantageous in this portion, as described above,
Since the channel potential changes due to the difference in film thickness of the first and second gate oxide films, there is a problem in the CCD register section.
【0015】そこで、本発明は、MOS構造とMONO
S構造の双方の利点を生かし、出力部分のトランジスタ
ではVTHが安定な酸化膜を、かつ転送部分では膜厚の均
一な酸化膜を得ることを可能とした固体撮像装置を提供
することを目的とする。Therefore, the present invention uses a MOS structure and a MONO.
An object of the present invention is to provide a solid-state imaging device that makes it possible to obtain an oxide film having a stable V TH in a transistor in an output portion and an oxide film having a uniform thickness in a transfer portion, by making use of the advantages of both S structures. And
【0016】[0016]
【課題を解決するための手段】本発明による固体撮像装
置は、入射光を画素単位で光電変換して蓄積する2次元
配列された複数個の受光部と、これら受光部から読み出
された信号電荷を転送する転送用レジスタと、この転送
用レジスタによって転送されてきた信号電荷を検出して
出力信号を導出する出力用トランジスタとを具備し、前
記転送用レジスタのゲート絶縁膜が窒化膜を含む多層構
造の絶縁膜からなり、前記出力用トランジスタのゲート
絶縁膜が内部に電荷トラップを有しない絶縁膜からなる
構成となっている。A solid-state image pickup device according to the present invention comprises a plurality of two-dimensionally arrayed light receiving portions for photoelectrically converting incident light in pixel units and accumulating, and signals read from these light receiving portions. A transfer register for transferring charges and an output transistor for detecting the signal charges transferred by the transfer register to derive an output signal are provided, and the gate insulating film of the transfer register includes a nitride film. The gate insulating film of the output transistor is made of an insulating film having a multi-layered structure and has no charge trap inside.
【0017】[0017]
【作用】固体撮像装置のゲート酸化膜構造として、転送
部分にMONOS構造を、出力部分にMOS構造を用い
ることにより、転送部分ではMONOS構造の特質によ
って各ゲート層下の酸化膜の膜厚を均一にでき、かつ出
力部分のトランジスタではMOS構造の特質によってV
THシフトを抑えることができる。また、出力用トランジ
スタのゲート酸化膜の膜厚を、MOS構造によって薄く
形成することにより、出力用トランジスタの相互コンダ
クタンスgm を上げることができるため、ソースフォロ
ワ段の周波数特性を上げることができる。As a gate oxide film structure of a solid-state image pickup device, a MONOS structure is used in the transfer part and a MOS structure is used in the output part, so that the film thickness of the oxide film under each gate layer is made uniform in the transfer part due to the characteristics of the MONOS structure. And the output transistor is V
TH shift can be suppressed. Further, since the gate oxide film of the output transistor is formed thin by the MOS structure, the mutual conductance g m of the output transistor can be increased, so that the frequency characteristic of the source follower stage can be improved.
【0018】[0018]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図1は、本発明の一実施例を示す断面構造
図であり、CCD固体撮像装置の水平転送部分及び出力
部分のみを示す。図において、転送用レジスタである水
平CCD5及び水平出力ゲート6には、そのゲート絶縁
膜が窒化膜を含む多層構造の絶縁膜、すなわちONO酸
化膜17からなるMONOS構造が採られ、出力用トラ
ンジスタ10には、そのゲート絶縁膜が内部に電荷トラ
ップを有しない絶縁膜、すなわちSiO2 酸化膜12か
らなるMOS構造が採られている。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a sectional structural view showing an embodiment of the present invention, showing only a horizontal transfer portion and an output portion of a CCD solid-state image pickup device. In the figure, the horizontal CCD 5 and the horizontal output gate 6, which are transfer registers, have a MONOS structure in which the gate insulating film is a multilayer insulating film including a nitride film, that is, an ONO oxide film 17, and the output transistor 10 is used. Has a MOS structure in which the gate insulating film is an insulating film having no charge trap inside, that is, a SiO 2 oxide film 12.
【0019】次に、上記構造の製造プロセスにつき、図
2及び図3の工程図(その1及びその2)に従って説明
する。工程(a)は、イオンインプランタ等により所定
の不純物をドープされたシリコン基板11上にONO酸
化膜17を形成し、さらにこのONO酸化膜17上に1
層目のポリシリコン (1Poly)13をデポジションする工
程である。工程(b)では、水平CCD5の電極形成の
ために、レジスト14をマスクとして1層目のポリシリ
コン13をエッチングする。このとき、オーバーエッチ
ングのため上層の薄いSiO2 層はエッチングされる
が、ポリシリコンとSi3 N4 のRIE選択比を高くと
ることにより、中間層のSi3 N4 は僅かにエッチング
されるだけで、このエッチング量は全体の酸化膜厚から
見ると充分無視できる。Next, the manufacturing process of the above structure will be described with reference to the process diagrams (No. 1 and No. 2) of FIGS. In the step (a), the ONO oxide film 17 is formed on the silicon substrate 11 which is doped with a predetermined impurity by an ion implanter or the like, and the
This is a step of depositing the polysilicon (1Poly) 13 of the layer. In step (b), the first layer of polysilicon 13 is etched using the resist 14 as a mask for forming the electrodes of the horizontal CCD 5. At this time, the upper thin SiO 2 layer for the over-etching is etched by taking high RIE selectivity of polysilicon and Si 3 N 4, only Si 3 N 4 of the intermediate layer is slightly etched Therefore, this etching amount can be sufficiently ignored in view of the total oxide film thickness.
【0020】工程(c)では、MOS形成部分のSi3
N4 −SiO2 膜を除去するため、レジスト19をマス
クとしてエッチングする。工程(d)は、1層目と2層
目のポリシリコンゲート間を絶縁するために、1層目の
ポリシリコン13を酸化する工程である。熱酸化によっ
てポリシリコン13を酸化するとき、ポリシリコン13
に覆われていない部分も酸化されてしまうが、レジスタ
形成部分はSi3 N4 −SiO2 膜が残されているた
め、実際にはSi3 N4 が僅かに酸化されるだけで、こ
のときの膜厚の増減量は1層目のポリシリコン13下の
酸化膜厚から見ると充分無視できる量である。一方、M
OS形成部分は、予め酸化膜を取り除いておいたため充
分酸化され、図に示すような形状となり、MOS構造用
のSiO2 酸化膜を形成できる。In step (c), Si 3 in the MOS formation portion is
In order to remove the N 4 —SiO 2 film, etching is performed using the resist 19 as a mask. The step (d) is a step of oxidizing the polysilicon 13 of the first layer in order to insulate between the polysilicon gates of the first layer and the second layer. When oxidizing the polysilicon 13 by thermal oxidation, the polysilicon 13
Although the portion not covered by the oxide is also oxidized, the Si 3 N 4 —SiO 2 film remains in the register forming portion, so in reality Si 3 N 4 is only slightly oxidized. The amount of increase / decrease of the film thickness is sufficiently negligible in view of the oxide film thickness under the first layer polysilicon 13. On the other hand, M
Since the oxide film is removed in advance from the OS formation portion, it is sufficiently oxidized to have a shape as shown in the figure, and a SiO 2 oxide film for a MOS structure can be formed.
【0021】工程(e)では、2層目の電極材としてポ
リシリコン (2Poly)15をデポジションする。工程
(f)では、2層目のレジスタの電極形成及びMOSゲ
ート電極形成のために、レジスト16をマスクとして2
層目のポリシリコン15をエッチングする。そして、最
終の工程では、図1に示すように、ポリシリコン酸化を
施し、セルフアライメントでソース・ドレイン用のイオ
ンインプランテーションを行い、MOSトランジスタ構
造を形成する。In step (e), polysilicon (2Poly) 15 is deposited as an electrode material for the second layer. In the step (f), the resist 16 is used as a mask to form a second layer electrode and a MOS gate electrode.
The polysilicon 15 of the layer is etched. Then, in the final step, as shown in FIG. 1, polysilicon oxidation is performed and ion implantation for source / drain is performed by self-alignment to form a MOS transistor structure.
【0022】以上の製造プロセスにより、同一CCD固
体撮像装置内の転送部分(CCDレジスタ)にMONO
S構造を、出力部分にMOS構造を持つCCD固体撮像
装置を実現できる。これにより、CCDレジスタ部分で
はMONOS構造を用いて各ゲート層下の酸化膜の膜厚
を均一にでき、かつ出力部分のトランジスタにはMOS
構造を使用してVTHシフトを抑えることができることに
なる。また、出力用トランジスタのゲート酸化膜の膜厚
を、MOS構造によって薄く形成できることにより、出
力用トランジスタ10の相互コンダクタンスgm を上げ
ることができ、その結果ソースフォロワ段の周波数特性
を上げることができるため、高画素化に対応できること
になる。By the above manufacturing process, the MONO is transferred to the transfer portion (CCD register) in the same CCD solid-state image pickup device.
A CCD solid-state imaging device having an S structure and a MOS structure at the output portion can be realized. As a result, in the CCD register part, the film thickness of the oxide film under each gate layer can be made uniform by using the MONOS structure, and the transistor in the output part has a MOS
The structure could be used to suppress V TH shifts. Further, since the gate oxide film of the output transistor can be formed thin by the MOS structure, the mutual conductance g m of the output transistor 10 can be increased, and as a result, the frequency characteristic of the source follower stage can be improved. Therefore, it is possible to deal with higher pixel counts.
【0023】図4は、本発明の他の実施例を示す断面構
造図である。本実施例においては、CCD固体撮像装置
のゲート酸化膜構造として、図9における読出しゲート
2、垂直CCD3、水平CCD5及び水平出力ゲート
(HOG)6にはMONOS構造を使用し、かつリセッ
ト用トランジスタ8及び出力部9にはMOS構造を使用
し、さらにONO酸化膜17とSiO2 酸化膜12の境
界をフローティング・ディフュージョン7内に設けた構
成となっている。FIG. 4 is a sectional structural view showing another embodiment of the present invention. In this embodiment, as the gate oxide film structure of the CCD solid-state image pickup device, a MONOS structure is used for the read gate 2, the vertical CCD 3, the horizontal CCD 5, and the horizontal output gate (HOG) 6 in FIG. The output section 9 has a MOS structure, and the boundary between the ONO oxide film 17 and the SiO 2 oxide film 12 is provided in the floating diffusion 7.
【0024】次に、本構造の製造プロセスにつき、図5
及び図6の工程図(その1及びその2)に従って説明す
る。なお、基本的な製造プロセスは先の実施例の場合と
同じであり、説明の簡略化のため、相違する部分につい
てのみ説明する。工程(c)では、Si3 N4 −SiO
2 膜を除去すべくエッチングが行われることになるが、
このときエッチングする境界が、フローティング・ディ
フュージョン(FD)形成部(図4を参照)内に設定す
る。また、工程(f)では、2層目のレジスタの電極形
成及びリセット用トランジスタ8のMOSゲート電極形
成のために、レジスト16をマスクとして2層目のポリ
シリコン15をエッチングする。Next, the manufacturing process of this structure will be described with reference to FIG.
6 and the process diagram (part 1 and part 2) of FIG. The basic manufacturing process is the same as that of the previous embodiment, and for simplification of description, only different parts will be described. In step (c), Si 3 N 4 —SiO
2 Etching will be done to remove the film,
The boundary to be etched at this time is set in the floating diffusion (FD) forming portion (see FIG. 4). Further, in the step (f), the second layer polysilicon 15 is etched using the resist 16 as a mask in order to form the electrode of the second layer register and the MOS gate electrode of the reset transistor 8.
【0025】工程(g)では、2層目のポリシリコン1
5に酸化を施すことにより、例えば60nm程度のSi
O2 酸化膜を得ることができる。工程(h)では、フロ
ーティング・ディフュージョン7の高濃度領域とリセッ
ト用トランジスタ8のドレイン(RD)部を形成するた
めに、レジスト20をマスクとし、また一部はセルフア
ライメントで不純物をイオンインプランテーションす
る。そして、最終の工程では、図4に示すように、フロ
ーティング・ディフュージョン7及びリセット用トラン
ジスタ8のドレイン(RD)部にコンタクトホール21
a,21bを穿設し、Al 電極22a,22bをパター
ニングして本構造を形成する。In step (g), the second layer of polysilicon 1 is used.
5 is oxidized to form Si having a thickness of, for example, about 60 nm.
An O 2 oxide film can be obtained. In step (h), the resist 20 is used as a mask in order to form the high-concentration region of the floating diffusion 7 and the drain (RD) portion of the reset transistor 8, and part of the impurities is ion-implanted by self-alignment. .. Then, in the final step, as shown in FIG. 4, the contact hole 21 is formed in the drain (RD) portion of the floating diffusion 7 and the reset transistor 8.
By forming a and 21b and patterning the Al electrodes 22a and 22b, the present structure is formed.
【0026】上記構造を採ることにより、リセット用ト
ランジスタ8のゲート構造がMOS構造のため、リセッ
ト用トランジスタ8のスレッショルドレベルVTHがMO
NOS構造のものに比べ安定している。このため、リセ
ットパルス振幅が小さくて済み、消費電力を少なくでき
る。このことを、図7に基づいて説明する。By adopting the above structure, since the gate structure of the reset transistor 8 is a MOS structure, the threshold level V TH of the reset transistor 8 is MO.
It is more stable than the one with NOS structure. Therefore, the reset pulse amplitude can be small, and the power consumption can be reduced. This will be described with reference to FIG.
【0027】図7において、(A)にMONOS構造に
必要なリセット振幅を、(B)にMOS構造に必要なリ
セット振幅をそれぞれ示す。図7(A)において、リセ
ット振幅1は本来リセットするのに必要な最小振幅2の
他に、不純物ドーズ量のばらつきやリセットパルス用ド
ライバの電源ばらつきの吸収のためのマージン3や、V
THシフトのばらつきの吸収のためのマージン4からなっ
ている。In FIG. 7, (A) shows the reset amplitude required for the MONOS structure, and (B) shows the reset amplitude required for the MOS structure. In FIG. 7A, the reset amplitude 1 is not only the minimum amplitude 2 that is originally required for resetting, but also a margin 3 for absorbing variations in the impurity dose amount and variations in the power supply of the reset pulse driver, and V.
It consists of a margin 4 to absorb variations in TH shift.
【0028】例えば、(リセットパルス振幅1)=9V
のうち、(VTHシフトのばらつきの吸収のためのマージ
ン4)=2Vとすると、VTHシフトの起こりにくいMO
S構造の場合、図7(B)に示すように、VTHシフトの
ばらつきの吸収のためのマージン4が必要ないため、
(リセットパルス振幅1)=7Vで良いことになる。消
費電力はパルス振幅の2乗に比例するため、MONOS
構造に比較してMOS構造の場合の消費電力は、(7×
7/9/9)=0.6、つまり60%で済むことにな
る。For example, (reset pulse amplitude 1) = 9V
Of these, if (margin 4 for absorbing variations in V TH shift) = 2V, MO that is less likely to cause V TH shift
In the case of the S structure, as shown in FIG. 7B, the margin 4 for absorbing the variation in V TH shift is not required,
(Reset pulse amplitude 1) = 7V is sufficient. Since power consumption is proportional to the square of the pulse amplitude, MONOS
The power consumption of the MOS structure is (7 ×
7/9/9) = 0.6, that is, 60% will suffice.
【0029】またこのとき、SiO2 酸化膜12とON
O酸化膜17の境界をフローティング・ディフュージョ
ン7内にしているため、膜質の差による問題が発生しな
い。フローティング・ディフュージョン7以外、例えば
水平出力ゲート(HOG)6やリセット用トランジスタ
8内に設けた場合には、たとえSiO2 酸化膜12とO
NO酸化膜17の電気的膜厚を同一にしたとしても、図
8に示すように、ONO酸化膜17の境界に電子がトラ
ップされ易いため、その境界部でチャネルポテンシャル
が変化し、電荷の転送が阻害されることになる。At this time, the SiO 2 oxide film 12 is turned on.
Since the boundary of the O oxide film 17 is within the floating diffusion 7, no problem due to the difference in film quality occurs. When provided in the horizontal output gate (HOG) 6 and the reset transistor 8 other than the floating diffusion 7, for example, the SiO 2 oxide film 12 and O
Even if the electrical thickness of the NO oxide film 17 is the same, electrons are easily trapped at the boundary of the ONO oxide film 17 as shown in FIG. Will be hindered.
【0030】[0030]
【発明の効果】以上説明したように、本発明によれば、
固体撮像装置のゲート酸化膜構造として、転送部分にM
ONOS構造を、出力部分にMOS構造をそれぞれ用い
た構成としたので、転送部分ではMONOS構造の特質
によって各ゲート層下の酸化膜の膜厚を均一にでき、か
つ出力部分のトランジスタではMOS構造の特質によっ
てVTHシフトを抑えることができることになる。As described above, according to the present invention,
As a gate oxide film structure of a solid-state image pickup device, M
Since the ONOS structure is configured to use the MOS structure in the output portion, the thickness of the oxide film under each gate layer can be made uniform due to the characteristics of the MONOS structure in the transfer portion, and the transistor in the output portion has the MOS structure. Due to its characteristics, V TH shift can be suppressed.
【0031】また、出力用トランジスタのゲート酸化膜
の膜厚を、MOS構造によって薄く形成したことによ
り、出力用トランジスタの相互コンダクタンスgm を上
げることができるため、ソースフォロワ段の周波数特性
を上げることができ、よって固体撮像装置の高画素化に
対応できることになる。Further, since the gate oxide film of the output transistor is formed thin by the MOS structure, the transconductance g m of the output transistor can be increased, so that the frequency characteristic of the source follower stage can be improved. Therefore, it is possible to cope with the increase in the number of pixels of the solid-state imaging device.
【0032】さらには、リセット用トランジスタのゲー
ト構造をもMOS構造としたことにより、リセット用ト
ランジスタのVTHがMONOS構造のものに比べ安定し
ているため、リセットパルス振幅が小さくて済み、消費
電力を少なくできるという効果も得られる。Furthermore, since the gate structure of the reset transistor is also the MOS structure, the V TH of the reset transistor is more stable than that of the MONOS structure, so that the reset pulse amplitude can be small and the power consumption can be reduced. It is possible to obtain the effect of reducing the amount.
【図1】本発明の一実施例を示す断面構造図である。FIG. 1 is a sectional structural view showing an embodiment of the present invention.
【図2】本発明の一実施例の製造プロセスを示す工程図
(その1)である。FIG. 2 is a process drawing (1) showing the manufacturing process of the embodiment of the present invention.
【図3】本発明の一実施例の製造プロセスを示す工程図
(その2)である。FIG. 3 is a process diagram (2) showing the manufacturing process of the embodiment of the present invention.
【図4】本発明の他の実施例を示す断面構造図である。FIG. 4 is a sectional structural view showing another embodiment of the present invention.
【図5】本発明の他の実施例の製造プロセスを示す工程
図(その1)である。FIG. 5 is a process drawing (1) showing a manufacturing process of another embodiment of the present invention.
【図6】本発明の他の実施例の製造プロセスを示す工程
図(その2)である。FIG. 6 is a process drawing (2) showing the manufacturing process of another embodiment of the present invention.
【図7】リセットパルス振幅の関係を示す図である。FIG. 7 is a diagram showing a relationship between reset pulse amplitudes.
【図8】水平出力ゲート(HOG)部分のチャネルポテ
ンシャル図である。FIG. 8 is a channel potential diagram of a horizontal output gate (HOG) portion.
【図9】インターライン転送方式のCCD固体撮像装置
の一例を示す構成図である。FIG. 9 is a configuration diagram showing an example of an interline transfer type CCD solid-state imaging device.
【図10】MOS構造の製造プロセスの一例を示す工程
図である。FIG. 10 is a process chart showing an example of a manufacturing process of a MOS structure.
【図11】MONOS構造の製造プロセスの一例を示す
工程図である。FIG. 11 is a process chart showing an example of a manufacturing process of the MONOS structure.
【図12】出力部の等価回路図である。FIG. 12 is an equivalent circuit diagram of an output unit.
【図13】MONOS構造での電荷のトラップを示す図
である。FIG. 13 is a diagram showing charge trapping in a MONOS structure.
1 フォトセンサ 3 垂直CCD 5 水平CCD 7 フローティング・ディフュージョン 8 リセット用トランジスタ 10 出力用トランジスタ 11 シリコン基板 12 SiO2 酸化膜 17 ONO酸化膜1 Photosensor 3 Vertical CCD 5 Horizontal CCD 7 Floating Diffusion 8 Reset Transistor 10 Output Transistor 11 Silicon Substrate 12 SiO 2 Oxide Film 17 ONO Oxide Film
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神戸 秀夫 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 (72)発明者 阿部 秀司 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 (72)発明者 根岸 三千雄 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 (72)発明者 山岸 万千雄 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Hideo Kobe Kobe 7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo Sony Corporation (72) Hideji Abe 6-35 Kita-Shinagawa, Shinagawa-ku, Tokyo Sony Corporation (72) Inventor Michio Negishi 6-735 Kita-Shinagawa, Shinagawa-ku, Tokyo Sony Corporation (72) Inventor Michio Yamagishi 6-35, Kita-Shinagawa, Shinagawa-ku, Tokyo Inside Sony Corporation
Claims (4)
る2次元配列された複数個の受光部と、 前記受光部から読み出された信号電荷を転送する転送用
レジスタと、 前記転送用レジスタによって転送されてきた信号電荷を
検出して出力信号を導出する出力用トランジスタとを具
備し、 前記転送用レジスタのゲート絶縁膜が窒化膜を含む多層
構造の第1の絶縁膜からなり、前記出力用トランジスタ
のゲート絶縁膜が内部に電荷トラップを有しない第2の
絶縁膜からなることを特徴とする固体撮像装置。1. A plurality of light receiving sections arranged in a two-dimensional array for photoelectrically converting incident light in pixel units and accumulating, a transfer register for transferring a signal charge read from the light receiving section, and the transfer section. An output transistor for deriving an output signal by detecting a signal charge transferred by a register, wherein the gate insulating film of the transfer register is composed of a first insulating film having a multilayer structure including a nitride film, A solid-state imaging device, wherein the gate insulating film of the output transistor is formed of a second insulating film having no charge trap inside.
化膜を順に積層してなる多層構造を有し、前記第2の絶
縁膜は酸化膜であることを特徴とする請求項1記載の固
体撮像装置。2. The first insulating film has a multi-layer structure in which an oxide film, a nitride film and an oxide film are laminated in this order, and the second insulating film is an oxide film. 1. The solid-state imaging device according to 1.
た不純物拡散層に蓄積された信号電荷をリセットするリ
セット用トランジスタを有し、 前記リセット用トランジスタのゲート絶縁膜が前記第1
の絶縁膜からなることを特徴とする請求項1又は2記載
の固体撮像装置。3. A reset transistor for resetting a signal charge accumulated in an impurity diffusion layer formed at an output portion of the transfer register, wherein a gate insulating film of the reset transistor is the first transistor.
3. The solid-state imaging device according to claim 1, comprising the insulating film of.
の境界が、前記不純物拡散層内にあることを特徴とする
請求項3記載の固体撮像装置。4. The solid-state imaging device according to claim 3, wherein a boundary between the first insulating film and the second insulating film is in the impurity diffusion layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03440692A JP3218665B2 (en) | 1992-01-23 | 1992-01-23 | Method for manufacturing charge transfer device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03440692A JP3218665B2 (en) | 1992-01-23 | 1992-01-23 | Method for manufacturing charge transfer device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001077733A Division JP3570385B2 (en) | 2001-03-19 | 2001-03-19 | Solid-state imaging device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05206438A true JPH05206438A (en) | 1993-08-13 |
JP3218665B2 JP3218665B2 (en) | 2001-10-15 |
Family
ID=12413310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03440692A Expired - Lifetime JP3218665B2 (en) | 1992-01-23 | 1992-01-23 | Method for manufacturing charge transfer device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3218665B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100336934B1 (en) * | 1998-08-25 | 2002-05-15 | 가네코 히사시 | Solid state imaging apparatus with transistors having different gate insulating film thickness and manufacturing method for the same |
US6472255B1 (en) | 1998-02-04 | 2002-10-29 | Nec Corporation | Solid-state imaging device and method of its production |
KR100408335B1 (en) * | 1999-04-20 | 2003-12-06 | 엔이씨 일렉트로닉스 코포레이션 | Charge transfer apparatus and manufacture method thereof |
JP2004007833A (en) * | 2003-08-28 | 2004-01-08 | Nikon Corp | Solid state imaging unit |
-
1992
- 1992-01-23 JP JP03440692A patent/JP3218665B2/en not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6472255B1 (en) | 1998-02-04 | 2002-10-29 | Nec Corporation | Solid-state imaging device and method of its production |
KR100336934B1 (en) * | 1998-08-25 | 2002-05-15 | 가네코 히사시 | Solid state imaging apparatus with transistors having different gate insulating film thickness and manufacturing method for the same |
US6465819B2 (en) * | 1998-08-25 | 2002-10-15 | Nec Corporation | Solid state imaging apparatus with transistors having different gate insulating film thickness and manufacturing method for the same |
KR100408335B1 (en) * | 1999-04-20 | 2003-12-06 | 엔이씨 일렉트로닉스 코포레이션 | Charge transfer apparatus and manufacture method thereof |
JP2004007833A (en) * | 2003-08-28 | 2004-01-08 | Nikon Corp | Solid state imaging unit |
Also Published As
Publication number | Publication date |
---|---|
JP3218665B2 (en) | 2001-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4224036B2 (en) | Image sensor with embedded photodiode region and method of manufacturing the same | |
US7687832B2 (en) | Method of fabricating a storage gate pixel design | |
US6774453B2 (en) | Semiconductor device, image pickup device using the same, and photoelectric conversion device | |
JP3142327B2 (en) | Solid-state imaging device and manufacturing method thereof | |
JPH09246514A (en) | Amplification type solid-state image sensing device | |
JPH1070263A (en) | Solid state image sensor | |
JPH01147861A (en) | Solid state image sensor device | |
JPH06204450A (en) | Solid-state image pickup device | |
JPH08250697A (en) | Amplifying type photoelectric converter and amplifying type solid-state image sensor using the same | |
JP2866328B2 (en) | Solid-state imaging device | |
JP2914496B2 (en) | Solid-state imaging device | |
JP2845216B2 (en) | Solid-state imaging device and method of manufacturing the same | |
JP3536832B2 (en) | Solid-state imaging device and method of manufacturing the same | |
JPS60229368A (en) | Solid-state image pickup device | |
US20060157837A1 (en) | Solid state image pickup device and its manufacture method | |
JP3218665B2 (en) | Method for manufacturing charge transfer device | |
JP3189327B2 (en) | Charge detection device | |
JP2964571B2 (en) | Solid-state imaging device | |
JP3570385B2 (en) | Solid-state imaging device | |
JP2919697B2 (en) | Method for manufacturing solid-state imaging device | |
JPH0425714B2 (en) | ||
JP2827993B2 (en) | Solid-state imaging device | |
JPH06244397A (en) | Solid-state image pick-up device | |
JP4250857B2 (en) | Solid-state image sensor | |
JP2012119492A (en) | Solid state imaging device, manufacturing method thereof, and electronic information apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080810 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090810 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 11 |