JPH05142573A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH05142573A JPH05142573A JP30731391A JP30731391A JPH05142573A JP H05142573 A JPH05142573 A JP H05142573A JP 30731391 A JP30731391 A JP 30731391A JP 30731391 A JP30731391 A JP 30731391A JP H05142573 A JPH05142573 A JP H05142573A
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- Japan
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- thin film
- liquid crystal
- display device
- crystal display
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- Thin Film Transistor (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 画素部のスイッチ素子の保持期間中のリーク
電流を大幅に減少させ、リーク電流による画素電極の電
位変化を抑え、良好な画像品質をもつ液晶表示装置。 【構成】 基板上に、画素部と駆動回路部と信号線とゲ
ート線とが形成されてなる液晶表示装置において、画素
部を構成する画素電極と信号線間に少なくとも2個の薄
膜MOSトランジスタから形成されたスイッチ素子が接
続され、少なくとも 2個の薄膜MOSトランジスタのゲ
ート電極が同一のゲート線に接続されており、直列に接
続された少なくとも 2個の薄膜MOSトランジスタどう
しの接続部と画素電極との間に画素電極側を入力端子と
するバッファ回路を有する。
電流を大幅に減少させ、リーク電流による画素電極の電
位変化を抑え、良好な画像品質をもつ液晶表示装置。 【構成】 基板上に、画素部と駆動回路部と信号線とゲ
ート線とが形成されてなる液晶表示装置において、画素
部を構成する画素電極と信号線間に少なくとも2個の薄
膜MOSトランジスタから形成されたスイッチ素子が接
続され、少なくとも 2個の薄膜MOSトランジスタのゲ
ート電極が同一のゲート線に接続されており、直列に接
続された少なくとも 2個の薄膜MOSトランジスタどう
しの接続部と画素電極との間に画素電極側を入力端子と
するバッファ回路を有する。
Description
【0001】
【産業上の利用分野】本発明は、OA機器の画像表示部
や家庭用テレビなどに使用されるアクティブマトリクス
方式の液晶表示装置に関し、特に駆動回路部が多結晶シ
リコン等の薄膜トランジスタで基板上に一体形成されて
いる液晶表示装置に関する。
や家庭用テレビなどに使用されるアクティブマトリクス
方式の液晶表示装置に関し、特に駆動回路部が多結晶シ
リコン等の薄膜トランジスタで基板上に一体形成されて
いる液晶表示装置に関する。
【0002】
【従来の技術】多結晶シリコン薄膜トランジスタを用い
たアクティブマトリクス方式の液晶表示装置は、大画面
が得られやすいこと、製造に従来の半導体製造技術が応
用できることなどからOA機器の画像表示部や家庭用テ
レビなどに多く使用されている。このため、この方式の
液晶表示装置の高速化、高品位化が望まれている。
たアクティブマトリクス方式の液晶表示装置は、大画面
が得られやすいこと、製造に従来の半導体製造技術が応
用できることなどからOA機器の画像表示部や家庭用テ
レビなどに多く使用されている。このため、この方式の
液晶表示装置の高速化、高品位化が望まれている。
【0003】駆動回路部と画素部とを有する従来のアク
ティブマトリクス方式の液晶表示装置の等価回路図を図
8に示す。
ティブマトリクス方式の液晶表示装置の等価回路図を図
8に示す。
【0004】駆動回路部は多結晶シリコン薄膜トランジ
スタによるCMOS回路で垂直駆動回路と水平駆動回路
よりなっている。垂直駆動回路はシフトレジスタ1とゲ
ート駆動用のバッファ2とから、水平駆動回路はシフト
レジスタ3、信号線選択用のアナログスイッチ4および
信号電位保持用容量5とからなっている。
スタによるCMOS回路で垂直駆動回路と水平駆動回路
よりなっている。垂直駆動回路はシフトレジスタ1とゲ
ート駆動用のバッファ2とから、水平駆動回路はシフト
レジスタ3、信号線選択用のアナログスイッチ4および
信号電位保持用容量5とからなっている。
【0005】画素部は各画素についてスイッチ素子であ
る 2個の薄膜トランジスタ6a,6bを直列に接続した
アナログスイッチ、画素電極となる液晶セル7および蓄
積容量8を有している。なお、9はゲート線を、11は
信号線を、12は信号入力端子を表す。
る 2個の薄膜トランジスタ6a,6bを直列に接続した
アナログスイッチ、画素電極となる液晶セル7および蓄
積容量8を有している。なお、9はゲート線を、11は
信号線を、12は信号入力端子を表す。
【0006】上記構成において、駆動回路部のトランジ
スタについては必要な動作速度で回路を動作させるため
に十分大きな電流駆動能力が、画素部のアナログスイッ
チについてはON時に画素部の容量を充電するための十
分大きな電流駆動能力と、OFF時に画素電位を保持す
るための十分小さなOFF電流が必要となる。
スタについては必要な動作速度で回路を動作させるため
に十分大きな電流駆動能力が、画素部のアナログスイッ
チについてはON時に画素部の容量を充電するための十
分大きな電流駆動能力と、OFF時に画素電位を保持す
るための十分小さなOFF電流が必要となる。
【0007】OFF電流の値としては、たとえばNTS
C方式のテレビの場合を考えると、中間調表示の階調数
によって異なってくるが、たとえば書き込み周期 1/60
sec、画素容量 0.2pFとして、スイッチ素子のOF
F抵抗が1012Ω程度必要となり、OFF電流としても10
-12 A台が要求される。なお、この時の液晶セルを駆動
するための駆動条件は、駆動方法や液晶、薄膜トランジ
スタの特性等によって変わるが、緩い条件を考えた場合
でも、ソースとドレイン間の電圧が 0〜5 V、ゲート電
圧が -5 〜5 V程度の範囲で動くことが必要となる。
C方式のテレビの場合を考えると、中間調表示の階調数
によって異なってくるが、たとえば書き込み周期 1/60
sec、画素容量 0.2pFとして、スイッチ素子のOF
F抵抗が1012Ω程度必要となり、OFF電流としても10
-12 A台が要求される。なお、この時の液晶セルを駆動
するための駆動条件は、駆動方法や液晶、薄膜トランジ
スタの特性等によって変わるが、緩い条件を考えた場合
でも、ソースとドレイン間の電圧が 0〜5 V、ゲート電
圧が -5 〜5 V程度の範囲で動くことが必要となる。
【0008】このような多結晶シリコン薄膜トランジス
タの電流電圧特性の一例を図7に示す。図7はチャンネ
ル幅(W)とチャンネル長(L)の比(W/L)が 10
/ 10 、酸化物層の厚さ(tox)が 450(オングスト
ローム)のNMOSについて、ドレイン電圧(VD )を
パラメータとして、ドレイン電流(ID )のゲート電圧
(VG )依存性を発明者等が測定した実験結果である。
タの電流電圧特性の一例を図7に示す。図7はチャンネ
ル幅(W)とチャンネル長(L)の比(W/L)が 10
/ 10 、酸化物層の厚さ(tox)が 450(オングスト
ローム)のNMOSについて、ドレイン電圧(VD )を
パラメータとして、ドレイン電流(ID )のゲート電圧
(VG )依存性を発明者等が測定した実験結果である。
【0009】アモルファスシリコンと比べて 1〜2 桁移
動度が高い多結晶シリコンは高いON電流が得られる一
方、ゲート逆バイアス時にはゲート電圧に対して指数関
数的に増加するリーク電流が見られる。多結晶シリコン
にみられるこのリーク電流はドレイン近傍の高電界部で
結晶内の欠陥準位を介して流れるトンネル電流で、高移
動度で結晶性が良好な場合においても観察される。
動度が高い多結晶シリコンは高いON電流が得られる一
方、ゲート逆バイアス時にはゲート電圧に対して指数関
数的に増加するリーク電流が見られる。多結晶シリコン
にみられるこのリーク電流はドレイン近傍の高電界部で
結晶内の欠陥準位を介して流れるトンネル電流で、高移
動度で結晶性が良好な場合においても観察される。
【0010】図7の特性を見るとゲート逆バイアス時に
は明らかにOFF電流が10-12 A台を越えている。たと
えば、ドレイン電圧 6.05 Vの場合にはゲート電圧 -5
VでOFF電流は10-10A台に達している。
は明らかにOFF電流が10-12 A台を越えている。たと
えば、ドレイン電圧 6.05 Vの場合にはゲート電圧 -5
VでOFF電流は10-10A台に達している。
【0011】液晶の駆動信号としては交流信号が必要で
あるため、信号線に印加される信号電圧の振幅は 10 V
程度が必要となり、スイッチ素子の両端にも 10 V程度
の電位差が生ずることになる。この部分を 1個の薄膜ト
ランジスタで受け持たせようとすると上記のようにOF
F電流が許容値を大きく上回ってしまうため、階調表示
にOFF電流による誤差が含まれた画像品質の悪い絵に
なってしまう。
あるため、信号線に印加される信号電圧の振幅は 10 V
程度が必要となり、スイッチ素子の両端にも 10 V程度
の電位差が生ずることになる。この部分を 1個の薄膜ト
ランジスタで受け持たせようとすると上記のようにOF
F電流が許容値を大きく上回ってしまうため、階調表示
にOFF電流による誤差が含まれた画像品質の悪い絵に
なってしまう。
【0012】これを防ぐために、従来例ではトランジス
タを直列に 2個接続し、各々のトランジスタのドレイン
電圧を小さくすることによってOFF電流を減らす方法
を取っている。
タを直列に 2個接続し、各々のトランジスタのドレイン
電圧を小さくすることによってOFF電流を減らす方法
を取っている。
【0013】
【発明が解決しようとする課題】しかしながら、トラン
ジスタを直列に 2個接続したとしても、ドレイン電圧は
1個の場合の半分程度までしか減らすことができず、基
本的な解決策とはなっていない。また、トランジスタの
数を3個以上に増やしてもゲート電圧が共通であるため
単純にドレイン電圧が 1/3 になるような効果は得られ
ず、 2個の場合に比べOFF電流が若干小さくなる程度
の効果しかない。このような薄膜トランジスタを用いて
液晶表示装置を作成すると、画素電位が保持時間中に変
化することによって画像品質が劣化したり、極端な場合
には画像が表示できなくなるという問題が生じていた。
ジスタを直列に 2個接続したとしても、ドレイン電圧は
1個の場合の半分程度までしか減らすことができず、基
本的な解決策とはなっていない。また、トランジスタの
数を3個以上に増やしてもゲート電圧が共通であるため
単純にドレイン電圧が 1/3 になるような効果は得られ
ず、 2個の場合に比べOFF電流が若干小さくなる程度
の効果しかない。このような薄膜トランジスタを用いて
液晶表示装置を作成すると、画素電位が保持時間中に変
化することによって画像品質が劣化したり、極端な場合
には画像が表示できなくなるという問題が生じていた。
【0014】本発明は、特にゲートに逆バイアスが印加
された時に大きくなる画素部の薄膜トランジスタのOF
F電流により、必要とされる保持時間の間、画素電位を
保持することができないという問題を解決するためにな
されたものであり、画素部のスイッチ素子の保持期間中
のリーク電流を大幅に減少させ、リーク電流による画素
電極の電位変化を抑え、良好な画像品質をもつ液晶表示
装置を提供することを目的とする。
された時に大きくなる画素部の薄膜トランジスタのOF
F電流により、必要とされる保持時間の間、画素電位を
保持することができないという問題を解決するためにな
されたものであり、画素部のスイッチ素子の保持期間中
のリーク電流を大幅に減少させ、リーク電流による画素
電極の電位変化を抑え、良好な画像品質をもつ液晶表示
装置を提供することを目的とする。
【0015】
【課題を解決するための手段】本発明の液晶表示装置
は、基板の同一面上に、マトリックス状に形成された複
数の画素部と、前記複数の画素部の周辺に形成された駆
動回路部と、前記画素部と前記駆動回路部とを電気的に
接続する信号線とゲート線とが形成されてなる液晶表示
装置において、前記画素部を構成するスイッチ素子が直
列に接続された少なくとも 2個の薄膜MOSトランジス
タから形成され、前記画素部を構成する画素電極と前記
信号線間に前記スイッチ素子が接続され、前記少なくと
も 2個の薄膜MOSトランジスタのゲート電極が同一の
ゲート線に接続されており、前記直列に接続された少な
くとも 2個の薄膜MOSトランジスタどうしの接続部と
前記画素電極との間に前記画素電極側を入力端子とする
バッファ回路を有していることを特徴とする。
は、基板の同一面上に、マトリックス状に形成された複
数の画素部と、前記複数の画素部の周辺に形成された駆
動回路部と、前記画素部と前記駆動回路部とを電気的に
接続する信号線とゲート線とが形成されてなる液晶表示
装置において、前記画素部を構成するスイッチ素子が直
列に接続された少なくとも 2個の薄膜MOSトランジス
タから形成され、前記画素部を構成する画素電極と前記
信号線間に前記スイッチ素子が接続され、前記少なくと
も 2個の薄膜MOSトランジスタのゲート電極が同一の
ゲート線に接続されており、前記直列に接続された少な
くとも 2個の薄膜MOSトランジスタどうしの接続部と
前記画素電極との間に前記画素電極側を入力端子とする
バッファ回路を有していることを特徴とする。
【0016】本発明に使用することのできるバッファ回
路は、スイッチ素子を構成する直列に接続された少なく
とも 2個の薄膜MOSトランジスタがOFF状態になる
と、2個の薄膜MOSトランジスタどうしの接続点の電
位を画素電極の電位とほぼ等しくする回路であればよ
く、特に制限はない。このようなバッファ回路には、た
とえば、NMOS薄膜トランジスタおよびPMOS薄膜
トランジスタを組合わせたCMOSソースフォロア回
路、CMOS2段ソースフォロア回路または演算増幅器
(OPアンプ)を用いたボルテージフォロア回路などが
ある。これらを図4から図6に示す。
路は、スイッチ素子を構成する直列に接続された少なく
とも 2個の薄膜MOSトランジスタがOFF状態になる
と、2個の薄膜MOSトランジスタどうしの接続点の電
位を画素電極の電位とほぼ等しくする回路であればよ
く、特に制限はない。このようなバッファ回路には、た
とえば、NMOS薄膜トランジスタおよびPMOS薄膜
トランジスタを組合わせたCMOSソースフォロア回
路、CMOS2段ソースフォロア回路または演算増幅器
(OPアンプ)を用いたボルテージフォロア回路などが
ある。これらを図4から図6に示す。
【0017】NMOS薄膜トランジスタおよびPMOS
薄膜トランジスタを組合わせた図4に示すCMOSソー
スフォロア回路は、TFTのしきい値電圧が高いと入出
力電圧間に極く僅かなオフセット電圧が生じるが、構造
が簡単であり本発明の液晶表示装置にとって好適なバッ
ファ回路である。
薄膜トランジスタを組合わせた図4に示すCMOSソー
スフォロア回路は、TFTのしきい値電圧が高いと入出
力電圧間に極く僅かなオフセット電圧が生じるが、構造
が簡単であり本発明の液晶表示装置にとって好適なバッ
ファ回路である。
【0018】また、構造はやや複雑となるが図5に示す
CMOS2段ソースフォロア回路はTFTのしきい値電
圧が高いとき入出力電圧間に生じる極く僅かなオフセッ
ト電圧をさらに少なくすることができる。
CMOS2段ソースフォロア回路はTFTのしきい値電
圧が高いとき入出力電圧間に生じる極く僅かなオフセッ
ト電圧をさらに少なくすることができる。
【0019】さらに、構造はより複雑となるがOPアン
プを用いた図6に示すボルテージフォロア回路は電流増
幅率が高く、線形性が良好で優れた特性を有している。
プを用いた図6に示すボルテージフォロア回路は電流増
幅率が高く、線形性が良好で優れた特性を有している。
【0020】本発明においては、バッファ回路は画素電
極側を入力端子とし、直列に接続された少なくとも 2個
の薄膜MOSトランジスタの接続部を出力端子とするこ
とにより、薄膜トランジスタどうしの接続点の電位と画
素電極の電位とをほぼ等しくすることができる。
極側を入力端子とし、直列に接続された少なくとも 2個
の薄膜MOSトランジスタの接続部を出力端子とするこ
とにより、薄膜トランジスタどうしの接続点の電位と画
素電極の電位とをほぼ等しくすることができる。
【0021】なお、薄膜トランジスタの活性層は多結晶
シリコン膜が好ましく、多結晶シリコン薄膜の成膜は減
圧CVD法、プラズマCVD法、スパッタ法等で行う。
その際最初から多結晶シリコン薄膜を成膜せずに、アモ
ルファス(非晶質)シリコン薄膜を成膜させ、 600℃程
度で固相成長を行い多結晶化する方法、シリコンイオン
をイオン注入した後に固相成長させる方法等を用いるこ
とにより移動度のおおきな半導体薄膜を得ることができ
る。ゲート絶縁膜は熱酸化膜を用いているが、常圧CV
D法等で作成した堆積膜を用いることもできる。ゲート
電極は不純物を添加し低抵抗化した多結晶シリコン膜を
用いることができる。ソース、ドレインの形成はゲート
電極形成後にゲート電極をマスクに使って活性種を打ち
込む(セルファライン方式)ことによって行うことがで
きる。ソース、ドレイン形成後、常圧CVD法による酸
化膜等で層間絶縁膜を形成し、コンタクトホールの形
成、Al 膜の形成、パターンニングを行なうことによっ
てソース、ドレイン電極を形成することができる。
シリコン膜が好ましく、多結晶シリコン薄膜の成膜は減
圧CVD法、プラズマCVD法、スパッタ法等で行う。
その際最初から多結晶シリコン薄膜を成膜せずに、アモ
ルファス(非晶質)シリコン薄膜を成膜させ、 600℃程
度で固相成長を行い多結晶化する方法、シリコンイオン
をイオン注入した後に固相成長させる方法等を用いるこ
とにより移動度のおおきな半導体薄膜を得ることができ
る。ゲート絶縁膜は熱酸化膜を用いているが、常圧CV
D法等で作成した堆積膜を用いることもできる。ゲート
電極は不純物を添加し低抵抗化した多結晶シリコン膜を
用いることができる。ソース、ドレインの形成はゲート
電極形成後にゲート電極をマスクに使って活性種を打ち
込む(セルファライン方式)ことによって行うことがで
きる。ソース、ドレイン形成後、常圧CVD法による酸
化膜等で層間絶縁膜を形成し、コンタクトホールの形
成、Al 膜の形成、パターンニングを行なうことによっ
てソース、ドレイン電極を形成することができる。
【0022】本発明の液晶表示装置において、画素電極
および対向電極となる透明導電膜はITO(Indiu
m−Tin−Oxide)膜、酸化錫(SnO2 )膜な
どが使用できる。
および対向電極となる透明導電膜はITO(Indiu
m−Tin−Oxide)膜、酸化錫(SnO2 )膜な
どが使用できる。
【0023】
【作用】上記の液晶表示装置において、画素電位を保持
している時の画素部の薄膜トランジスタのOFF電流を
十分小さくすることができる。
している時の画素部の薄膜トランジスタのOFF電流を
十分小さくすることができる。
【0024】すなわち、薄膜トランジスタがOFF状態
になると、薄膜トランジスタの接続点の電位はバッファ
回路によって画素電極の電位とほぼ等しくなる。そのた
め直列に接続された複数個の薄膜トランジスタのうちの
バッファ出力点から画素電極側の薄膜トランジスタにつ
いてはソース電位とドレイン電位がほぼ等しくなるため
OFF電流は十分小さな値となる。この時前段の薄膜ト
ランジスタについては大きなドレイン電圧が印加され、
大きなOFF電流が流れる場合があるが、この場合のO
FF電流はバッファ回路経由の電流であり、バッファ回
路をMOS回路等の高入力インピーダンス回路で構成す
ることにより画素電極の電位に影響を及ぼさないように
することができる。
になると、薄膜トランジスタの接続点の電位はバッファ
回路によって画素電極の電位とほぼ等しくなる。そのた
め直列に接続された複数個の薄膜トランジスタのうちの
バッファ出力点から画素電極側の薄膜トランジスタにつ
いてはソース電位とドレイン電位がほぼ等しくなるため
OFF電流は十分小さな値となる。この時前段の薄膜ト
ランジスタについては大きなドレイン電圧が印加され、
大きなOFF電流が流れる場合があるが、この場合のO
FF電流はバッファ回路経由の電流であり、バッファ回
路をMOS回路等の高入力インピーダンス回路で構成す
ることにより画素電極の電位に影響を及ぼさないように
することができる。
【0025】一方、薄膜トランジスタがON状態の時に
は、バッファ回路は画素電極への信号電位の書き込みを
阻害する方向に働くが、スイッチ素子のインピーダンス
をバッファ回路の出力インピーダンスに比べて小さくす
るか、あるいはON状態にはバッファ回路の動作を止め
てしまうことにより、ON時の動作について影響を及ぼ
さなくすることができる。
は、バッファ回路は画素電極への信号電位の書き込みを
阻害する方向に働くが、スイッチ素子のインピーダンス
をバッファ回路の出力インピーダンスに比べて小さくす
るか、あるいはON状態にはバッファ回路の動作を止め
てしまうことにより、ON時の動作について影響を及ぼ
さなくすることができる。
【0026】
【実施例】図1に示す等価回路図により本発明の液晶表
示装置を一般的に説明する。駆動回路は多結晶シリコン
薄膜トランジスタによるCMOS回路で、垂直駆動回路
はシフトレジスタ1とゲート線駆動用のバッファ2とか
ら、水平駆動回路はシフトレジスタ3、信号線選択用の
アナログスイッチ4および信号電位保持用容量5とから
なっている。画素部は各画素について 2個のNMOS薄
膜トランジスタ6a,6bによるアナログスイッチ、液
晶セル7、蓄積容量8、および 2個の薄膜トランジスタ
6a,6bの接続点と、画素電極との間に挿入されたバ
ッファ回路10よりなっている。
示装置を一般的に説明する。駆動回路は多結晶シリコン
薄膜トランジスタによるCMOS回路で、垂直駆動回路
はシフトレジスタ1とゲート線駆動用のバッファ2とか
ら、水平駆動回路はシフトレジスタ3、信号線選択用の
アナログスイッチ4および信号電位保持用容量5とから
なっている。画素部は各画素について 2個のNMOS薄
膜トランジスタ6a,6bによるアナログスイッチ、液
晶セル7、蓄積容量8、および 2個の薄膜トランジスタ
6a,6bの接続点と、画素電極との間に挿入されたバ
ッファ回路10よりなっている。
【0027】上記構成による動作を次に説明する。シフ
トレジスタ1によってゲート線が選択され、選択された
ゲート線の電位はHighレベルに、その他のゲート線
の電位はLowレベルになる。信号線には信号入力端子
12からの映像信号がシフトレジスタ3で選択されたア
ナログスイッチ4を通して入力される。映像信号の電位
はLowレベルとHighレベルの間で設定されるの
で、Highレベルとなったゲート線9に接続された薄
膜トランジスタはONになり、映像信号が液晶セル7お
よび蓄積容量8に入力される。この時Lowレベルとな
ったゲート線9に接続された薄膜トランジスタについて
は、 2個の薄膜トランジスタの接続点の電位がバッファ
回路10によって画素電極と等電位に保持されるため、
薄膜トランジスタのソースとドレイン間の電位差はほぼ
0となり、良好なカットオフ特性が得られる。
トレジスタ1によってゲート線が選択され、選択された
ゲート線の電位はHighレベルに、その他のゲート線
の電位はLowレベルになる。信号線には信号入力端子
12からの映像信号がシフトレジスタ3で選択されたア
ナログスイッチ4を通して入力される。映像信号の電位
はLowレベルとHighレベルの間で設定されるの
で、Highレベルとなったゲート線9に接続された薄
膜トランジスタはONになり、映像信号が液晶セル7お
よび蓄積容量8に入力される。この時Lowレベルとな
ったゲート線9に接続された薄膜トランジスタについて
は、 2個の薄膜トランジスタの接続点の電位がバッファ
回路10によって画素電極と等電位に保持されるため、
薄膜トランジスタのソースとドレイン間の電位差はほぼ
0となり、良好なカットオフ特性が得られる。
【0028】次に本発明による液晶表示装置の一実施例
の一画素の等価回路図を図2に示す。バッファ回路10
はNMOS薄膜トランジスタ14およびPMOS薄膜ト
ランジスタ15によるCMOSソースフォロア回路で、
プラス側の電源はCs線13に、マイナス側の電源は1
ライン前のゲート線16に接続されている。この時Cs
線13はゲート線のHighレベル電位に設定されてい
る。バッファ回路のNMOS薄膜トランジスタ14およ
びPMOS薄膜トランジスタ15は駆動回路やスイッチ
用のNMOS薄膜トランジスタ6a,6bと同一のプロ
セスで同時に製作する。そのため14,15はエンハン
スメント型のトランジスタとなり出力インピーダンスが
高くなるが、カットオフ時の電流レベルは図7に示すよ
うにONレベルに比べれば十分小さいのでバッファ回路
として利用できる。また、画素電極への信号書き込み時
には前述のように出力インピーダンスが大きい方が都合
がよい。 本発明による液晶表示装置の一実施例の画素
部の上面図を図3に示す。直列に接続された 2個のNM
OS薄膜トランジスタ6a,6bおよびバッファ回路1
0のNMOS薄膜トランジスタ14、PMOS薄膜トラ
ンジスタ15は上ゲート、コプラナー構造となってい
る。活性層18は多結晶シリコン膜である。
の一画素の等価回路図を図2に示す。バッファ回路10
はNMOS薄膜トランジスタ14およびPMOS薄膜ト
ランジスタ15によるCMOSソースフォロア回路で、
プラス側の電源はCs線13に、マイナス側の電源は1
ライン前のゲート線16に接続されている。この時Cs
線13はゲート線のHighレベル電位に設定されてい
る。バッファ回路のNMOS薄膜トランジスタ14およ
びPMOS薄膜トランジスタ15は駆動回路やスイッチ
用のNMOS薄膜トランジスタ6a,6bと同一のプロ
セスで同時に製作する。そのため14,15はエンハン
スメント型のトランジスタとなり出力インピーダンスが
高くなるが、カットオフ時の電流レベルは図7に示すよ
うにONレベルに比べれば十分小さいのでバッファ回路
として利用できる。また、画素電極への信号書き込み時
には前述のように出力インピーダンスが大きい方が都合
がよい。 本発明による液晶表示装置の一実施例の画素
部の上面図を図3に示す。直列に接続された 2個のNM
OS薄膜トランジスタ6a,6bおよびバッファ回路1
0のNMOS薄膜トランジスタ14、PMOS薄膜トラ
ンジスタ15は上ゲート、コプラナー構造となってい
る。活性層18は多結晶シリコン膜である。
【0029】ゲート絶縁膜(図示せず)は熱酸化膜を用
いているが、常圧CVD法等で作製した堆積膜を用いる
こともできる。ゲート電極(図示せず)は不純物を添加
し低抵抗化した多結晶シリコン膜を用いている。ソー
ス、ドレインの形成はゲート電極形成後にゲート電極を
マスクに使って活性種を打ち込む(セルフアライン方
式)ことによって行っている。ソース、ドレイン形成
後、常圧CVD法による酸化膜等で層間絶縁膜(図示せ
ず)を形成し、コンタクトホール19の形成、Al 膜2
0の形成、パターニングを行なうことによってソース、
ドレイン電極を形成している。
いているが、常圧CVD法等で作製した堆積膜を用いる
こともできる。ゲート電極(図示せず)は不純物を添加
し低抵抗化した多結晶シリコン膜を用いている。ソー
ス、ドレインの形成はゲート電極形成後にゲート電極を
マスクに使って活性種を打ち込む(セルフアライン方
式)ことによって行っている。ソース、ドレイン形成
後、常圧CVD法による酸化膜等で層間絶縁膜(図示せ
ず)を形成し、コンタクトホール19の形成、Al 膜2
0の形成、パターニングを行なうことによってソース、
ドレイン電極を形成している。
【0030】蓄積容量8も薄膜トランジスタと同様にM
OS構造で形成されており、Cs線13にバイアス電圧
を印加することによりMOS容量として用いている。C
s線13はゲート線と同様に不純物を添加し低抵抗化し
た多結晶シリコン膜を用いて形成されている。画素電極
17はITO(Indium−Tin−Oxide)に
よる透明電極で、同様に透明電極を形成した対向基板
(図示せず)との間に液晶を封入することにより液晶セ
ルを形成する。信号線11はAl 膜により形成されてい
る。
OS構造で形成されており、Cs線13にバイアス電圧
を印加することによりMOS容量として用いている。C
s線13はゲート線と同様に不純物を添加し低抵抗化し
た多結晶シリコン膜を用いて形成されている。画素電極
17はITO(Indium−Tin−Oxide)に
よる透明電極で、同様に透明電極を形成した対向基板
(図示せず)との間に液晶を封入することにより液晶セ
ルを形成する。信号線11はAl 膜により形成されてい
る。
【0031】上記のように、従来例による液晶表示装置
にCMOSバッファ回路10を追加するのみでスイッチ
素子のリーク電流を大幅に減らすことができる液晶表示
装置を実現することができる。
にCMOSバッファ回路10を追加するのみでスイッチ
素子のリーク電流を大幅に減らすことができる液晶表示
装置を実現することができる。
【0032】
【発明の効果】本発明による液晶表示装置は、画素電極
と信号線間に少なくとも 2個の薄膜MOSトランジスタ
が直列に接続されており、この直列に接続された少なく
とも 2個の薄膜MOSトランジスタどうしの接続部と画
素電極との間に画素電極側を入力端子とするバッファ回
路を有しているので、画素部のスイッチ素子の保持期間
中のリーク電流を大幅に減少させることが可能となり、
リーク電流による画素電極の電位変化を抑え、良好な画
像品質をもつ液晶表示装置が得られる。
と信号線間に少なくとも 2個の薄膜MOSトランジスタ
が直列に接続されており、この直列に接続された少なく
とも 2個の薄膜MOSトランジスタどうしの接続部と画
素電極との間に画素電極側を入力端子とするバッファ回
路を有しているので、画素部のスイッチ素子の保持期間
中のリーク電流を大幅に減少させることが可能となり、
リーク電流による画素電極の電位変化を抑え、良好な画
像品質をもつ液晶表示装置が得られる。
【図1】本発明による液晶表示装置の一実施例で、等価
回路を示す図である。
回路を示す図である。
【図2】本発明による液晶表示装置の一実施例で、画素
部の等価回路を示す図である。
部の等価回路を示す図である。
【図3】本発明による液晶表示装置の一実施例で、画素
部の上面を示す図である。
部の上面を示す図である。
【図4】本発明による液晶表示装置のバッファ回路の一
例を示す図である。
例を示す図である。
【図5】本発明による液晶表示装置のバッファ回路の一
例を示す図である。
例を示す図である。
【図6】本発明による液晶表示装置のバッファ回路の一
例を示す図である。
例を示す図である。
【図7】従来の液晶表示装置に用いられている薄膜トラ
ンジスタ(NMOS、W/L=10/10(μm)、酸化物
層の厚さ;tox= 450(オングストローム))のドレ
イン電流のゲート電圧依存性を表わす特性図である。
ンジスタ(NMOS、W/L=10/10(μm)、酸化物
層の厚さ;tox= 450(オングストローム))のドレ
イン電流のゲート電圧依存性を表わす特性図である。
【図8】従来例による液晶表示装置の等価回路を示す図
である。
である。
1………シフトレジスタ、2………バッファ、3………
シフトレジスタ、4………アナログスイッチ、5………
信号電位保持用容量、6a,6b………薄膜トランジス
タ、7………液晶セル、8………蓄積容量、9………ゲ
ート線、10………バッファ回路、11………信号線、
12………信号入力端子、13………Cs線、14……
…NMOS薄膜トランジスタ、15………PMOS薄膜
トランジスタ、16………ゲート線、17………画素電
極、18………活性層、19………コンタクトホール、
20………Al 膜。
シフトレジスタ、4………アナログスイッチ、5………
信号電位保持用容量、6a,6b………薄膜トランジス
タ、7………液晶セル、8………蓄積容量、9………ゲ
ート線、10………バッファ回路、11………信号線、
12………信号入力端子、13………Cs線、14……
…NMOS薄膜トランジスタ、15………PMOS薄膜
トランジスタ、16………ゲート線、17………画素電
極、18………活性層、19………コンタクトホール、
20………Al 膜。
Claims (1)
- 【請求項1】 基板の同一面上に、マトリックス状に形
成された複数の画素部と、前記複数の画素部の周辺に形
成された駆動回路部と、前記画素部と前記駆動回路部と
を電気的に接続する信号線とゲート線とが形成されてな
る液晶表示装置において、前記画素部を構成するスイッ
チ素子が直列に接続された少なくとも2個の薄膜MOS
トランジスタから形成され、前記画素部を構成する画素
電極と前記信号線間に前記スイッチ素子が接続され、前
記少なくとも 2個の薄膜MOSトランジスタのゲート電
極が同一のゲート線に接続されており、前記直列に接続
された少なくとも 2個の薄膜MOSトランジスタどうし
の接続部と前記画素電極との間に前記画素電極側を入力
端子とするバッファ回路を有していることを特徴とする
液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30731391A JP3053276B2 (ja) | 1991-11-22 | 1991-11-22 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30731391A JP3053276B2 (ja) | 1991-11-22 | 1991-11-22 | 液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05142573A true JPH05142573A (ja) | 1993-06-11 |
JP3053276B2 JP3053276B2 (ja) | 2000-06-19 |
Family
ID=17967651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30731391A Expired - Fee Related JP3053276B2 (ja) | 1991-11-22 | 1991-11-22 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3053276B2 (ja) |
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WO2011070903A1 (ja) | 2009-12-10 | 2011-06-16 | シャープ株式会社 | 画素回路及び表示装置 |
EP2393080A1 (en) | 2010-06-07 | 2011-12-07 | Sharp Kabushiki Kaisha | Charge storage circuit for a pixel, and a display |
WO2012056496A1 (ja) * | 2010-10-28 | 2012-05-03 | パナソニック株式会社 | 表示装置 |
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CN111462696A (zh) * | 2020-04-24 | 2020-07-28 | 昆山国显光电有限公司 | 像素驱动电路、显示面板及终端设备 |
-
1991
- 1991-11-22 JP JP30731391A patent/JP3053276B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Publication date |
---|---|
JP3053276B2 (ja) | 2000-06-19 |
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