JPH04912A - Semiconductor integrated circuit and device using same - Google Patents
Semiconductor integrated circuit and device using sameInfo
- Publication number
- JPH04912A JPH04912A JP2100370A JP10037090A JPH04912A JP H04912 A JPH04912 A JP H04912A JP 2100370 A JP2100370 A JP 2100370A JP 10037090 A JP10037090 A JP 10037090A JP H04912 A JPH04912 A JP H04912A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- signal
- output
- impedance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000000872 buffer Substances 0.000 claims abstract description 38
- 230000008054 signal transmission Effects 0.000 claims abstract description 19
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路及びこれを用いた装置に関わ
り、特に出力バッファにおける信号反射ノイズ低減回路
及びこれを用いた装置に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor integrated circuit and a device using the same, and particularly to a signal reflection noise reduction circuit in an output buffer and a device using the same. Regarding.
（従来の技術）
従来、半導体集積回路装置の出力バッファは信号伝送線
路となるプリント回路基板上の配線の負荷容量や信号の
伝送される先のＬＳＩチップの入力容量などの大きな負
荷容量を駆動する必要性から、これを構成するトランジ
スタの幅を大きくするなどして、出力インピーダンスが
低くなるように設計されている。(Prior Art) Conventionally, output buffers of semiconductor integrated circuit devices drive large load capacitances such as the load capacitance of wiring on a printed circuit board that serves as a signal transmission line and the input capacitance of an LSI chip to which a signal is transmitted. Due to necessity, it is designed to have low output impedance by increasing the width of the transistors that make it up.
しかしながら、この従来の出力バッファで、長い伝送線
路を駆動する場合には、次に示す問題点がある。However, when driving a long transmission line with this conventional output buffer, there are the following problems.
信号伝送線路となるプリント回路基板上の配線が長くか
つ信号の送られる送端部となる出力バッファの出力イン
ピーダンスがこの伝送線路の特性インピーダンスより低
い時に、前記信号伝送線路内において、信号の多重反射
が観測される。すなわち、信号が、送られる先の受端部
において信号は反射されるが前述したように出力バッフ
ァの出力インピーダンスが、伝送線路の特性インピーダ
ンスより低いために、送端部においても反射され信号の
多重反射が起こるのである。このため、受端部での信号
は振動成分を含む乱れた波形となる。When the wiring on the printed circuit board serving as the signal transmission line is long and the output impedance of the output buffer serving as the sending end where the signal is sent is lower than the characteristic impedance of this transmission line, multiple reflections of the signal occur within the signal transmission line. is observed. In other words, the signal is reflected at the receiving end to which it is sent, but as mentioned above, since the output impedance of the output buffer is lower than the characteristic impedance of the transmission line, it is also reflected at the sending end, causing multiplexing of the signal. A reflection occurs. Therefore, the signal at the receiving end has a disturbed waveform containing vibration components.
そして、この信号の波形の乱れが起こると、信号の示す
電位は、低論理レベルとして保障すべき（最大の）電位
よりも大きくなったり、また高論理レベルとして保障す
べき（最小の）電位よりも小さくなったりし晶い。これ
により、半導体集積回路装置は誤動作を起こしてしまい
その信頼性が低下するという問題があった。When the waveform of this signal is disturbed, the potential indicated by the signal becomes larger than the (maximum) potential that should be guaranteed as a low logic level, or higher than the (minimum) potential that should be guaranteed as a high logic level. It also gets smaller and crystallized. This poses a problem in that the semiconductor integrated circuit device malfunctions and its reliability is reduced.
（発明が解決しようとする課題）
以上述べたように、従来の半導体集積回路及びこれを用
いた装置では、信号伝送線路内において信号の多重反射
が起こり、信号の受端部での信号は振動成分を含む乱れ
た波形として観測される。(Problems to be Solved by the Invention) As described above, in conventional semiconductor integrated circuits and devices using the same, multiple reflections of signals occur within the signal transmission line, and the signal at the receiving end of the signal oscillates. It is observed as a disordered waveform containing components.
このため、誤動作が生じ、半導体集積回路装置としての
信頼性が低下するという問題があった。Therefore, there is a problem in that malfunctions occur and reliability as a semiconductor integrated circuit device decreases.
本発明は上記した実情に鑑みてなされたものであり、前
述した問題を解決した半導体集積回路及びこれを用いた
装置を提供することを目的とする。The present invention has been made in view of the above-mentioned circumstances, and it is an object of the present invention to provide a semiconductor integrated circuit that solves the above-mentioned problems, and a device using the same.
［発明の構成］
（課題を解決するための手段）
前述した問題を解決するため、本発明は、ゲートを入力
部とするＰＭＯＳＦＥＴと、ゲートを入力部とするＮＭ
ＯＳＦＥＴと、前記ＰＭＯＳＦＥＴ及びＮＭＯＳ Ｆ
Ｅ Ｔのドレインと出力部との間にそれぞれ設けられ、
出力信号の多重反射を抑える抵抗部とを有する出力バッ
ファを備えたことを特徴とする半導体集積回路を提供す
る。[Structure of the Invention] (Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention provides a PMOSFET having a gate as an input part, and a NMSFET having a gate as an input part.
OSFET, the PMOSFET and NMOSF
are respectively provided between the drain and the output part of ET,
A semiconductor integrated circuit is provided, characterized in that it includes an output buffer having a resistor section that suppresses multiple reflections of an output signal.
また本発明は、第１の半導体集積回路と、第２の半導体
集積回路と、前記第１の半導体集積回路の出力バッファ
から前記第２の半導体集積回路に信号を伝送する信号伝
送線路を備え、前記出力バッファは、ゲートを入力部と
するＰＭＯＳＦＥＴと、ゲートを入力部とするＮＭＯＳ
ＦＥＴと、前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ（７
）ドレインと出力部との間にそれぞれ設けられ、前記信
号伝送線路の信号の多重反射を抑える抵抗部とを具備し
たことを特徴とする半導体集積回路を用いた装置を提供
する。The present invention also provides a first semiconductor integrated circuit, a second semiconductor integrated circuit, and a signal transmission line that transmits a signal from an output buffer of the first semiconductor integrated circuit to the second semiconductor integrated circuit, The output buffer includes a PMOSFET whose gate is an input part and an NMOS whose gate is an input part.
FET, the PMOSFET and NMOSFET (7
) A device using a semiconductor integrated circuit is provided, comprising a resistor section provided between the drain and the output section for suppressing multiple reflections of signals on the signal transmission line.
（作 用）
本発明による半導体集積回路及びこれを用いた装置であ
れば、ＰＭＯＳＦＥＴ及びＮＭＯＳ ＦＥＴのドレイン
と出力部との間にそれぞれ設けられた抵抗部が、出力信
号または信号伝送線路の信号の多重反射を抑えるので、
これによる装置の誤動作は生じなく、従って半導体集積
回路装置としての信頼性を向上させることができる。(Function) In the semiconductor integrated circuit and the device using the same according to the present invention, the resistance portions provided between the drains of the PMOSFET and the NMOSFET and the output portion, respectively, are capable of controlling the output signal or the signal of the signal transmission line. Because it suppresses multiple reflections,
This does not cause any malfunction of the device, and therefore the reliability of the semiconductor integrated circuit device can be improved.
（実施例）
以下、図面を参照して本発明による半導体集積回路およ
びこれを用いた装置の実施例を詳細に説明する。(Embodiments) Hereinafter, embodiments of a semiconductor integrated circuit according to the present invention and a device using the same will be described in detail with reference to the drawings.
第１の実施例
第１図は本発明による半導体集積回路装置の第１の実施
例を示す回路である。この図に示す回路は、集積回路１
から集積回路２へ信号を伝える回路を示している。第１
図に示すように集積回路１及び２はプリシト回路基板上
の配線の信号伝送線路３で接続されており、信号の送ら
れる送端部に相当する前記集積回路１の出力バッファ４
はＰＭＯ９ＦＥＴ６とＮＭＯＳＦＥＴ７及び抵抗８．９
から構成されている。このうち、ＰＭＯＳＦＥＴ６のソ
ース側は５Ｖに、ＮＭＯＳＦＥＴ７のソース側はＯＶに
設定され、抵抗８及び９はそれぞれＰＭＯＳＦＥＴ６．
ＮＭＯＳＦＥＴ７のドレイン側へこれらと直列に接続さ
れている。一方、入力側の集積回路２には入力バッファ
５が設けられ、これを通して信号が入力される。First Embodiment FIG. 1 shows a circuit showing a first embodiment of a semiconductor integrated circuit device according to the present invention. The circuit shown in this figure is integrated circuit 1
2 shows a circuit that transmits a signal from the integrated circuit 2 to the integrated circuit 2. 1st
As shown in the figure, integrated circuits 1 and 2 are connected by a signal transmission line 3 of wiring on a pre-circuit board, and an output buffer 4 of the integrated circuit 1 corresponds to the sending end to which signals are sent.
is PMO9FET6 and NMOSFET7 and resistance 8.9
It consists of Of these, the source side of PMOSFET6 is set to 5V, the source side of NMOSFET7 is set to OV, and resistors 8 and 9 are connected to PMOSFET6.
It is connected in series with these to the drain side of NMOSFET7. On the other hand, the integrated circuit 2 on the input side is provided with an input buffer 5 through which signals are input.
次に抵抗８及び９の働きを第１図を用いて説明する。出
力バッファ４の信号の示す電位（ｖｌ）がＯｖから５ｖ
に立ち上がるときには、ＮＭＯ５ＦＥＴ７は高インピー
ダンスとなるので、ＰＭ。Next, the functions of the resistors 8 and 9 will be explained using FIG. The potential (vl) indicated by the signal of the output buffer 4 is from Ov to 5v.
Since NMO5FET7 becomes high impedance when it rises to PM.
５ＦＥＴ６の伝達インピーダンス（チャネル抵抗及びそ
れに付随する、例えば、拡散層の抵抗やコンタクト抵抗
などの抵抗抵抗）と前記抵抗８との和が前記出力バッフ
ァ４の出力インピーダンスとなる。信号の示す電位ｖ１
が５ＶからＯｖに立ち下がるときには、逆に前記ＰＭＯ
ＳＦＥＴ６が高インピーダンスとなるので、ＮＭＯＳＦ
ＥＴ７の伝達インピーダンス（チャネル抵抗及びそれに
付随する抵抗）と前記抵抗９との和が前記出力バッファ
４の出力インピーダンスとなる。The output impedance of the output buffer 4 is the sum of the transfer impedance of the 5FET 6 (channel resistance and associated resistances such as the resistance of a diffusion layer and contact resistance) and the resistance 8. Potential v1 indicated by the signal
When the voltage falls from 5V to Ov, conversely, the PMO
Since SFET6 becomes high impedance, NMOSF
The sum of the transfer impedance (channel resistance and its associated resistance) of the ET 7 and the resistor 9 becomes the output impedance of the output buffer 4.
第１図に示した実施例では、前述した出力バッファ４の
出力インピーダンスが信号伝送線路３の特性インピーダ
ンスと等しくなるように、抵抗８及び９のインピーダン
スの大きさを設定している。In the embodiment shown in FIG. 1, the impedances of the resistors 8 and 9 are set so that the output impedance of the output buffer 4 described above is equal to the characteristic impedance of the signal transmission line 3.
このため、前記信号伝送線路３内における多重反射はほ
とんど起こらず、従って誤動作による半導体集積回路装
置の信頼性の低下はない。Therefore, multiple reflections within the signal transmission line 3 hardly occur, and therefore there is no reduction in reliability of the semiconductor integrated circuit device due to malfunction.
次に、実際に抵抗８及び９の多重反射に対する効果を実
証するために、回路解析シミュレータによって、入力さ
れる信号の示す電位（ｖ２）の応答特性のシミュレーシ
ョンを行った。第２図は、このシミュレーションの結果
を示す特性図である。Next, in order to actually demonstrate the effect of the resistors 8 and 9 on multiple reflections, a circuit analysis simulator was used to simulate the response characteristics of the potential (v2) indicated by the input signal. FIG. 2 is a characteristic diagram showing the results of this simulation.
この多重反射に対する効果をわかりやすくするため、第
２図（ａ）には従来の半導体集積回路装置を用いた場合
のシミュレーション結果、第２図（ｂ）には第１図に示
した本発明による半導体集積回路装置を用いた場合のシ
ミュレーション結果の特性図を示しである。両図はとも
に、縦軸に信号伝送線路の終端部における信号の示す電
位（Ｖ２）を、横軸に経過時間をとっている。二〇両図
かられかるように、前記抵抗８及び９をそれぞれＰＭＯ
ＳＦＥＴ６、ＮＭＯＳＦＥＴ７と直列に設置することに
より、信号波形の乱れが、著しく改善されている。To make it easier to understand the effect on multiple reflections, Fig. 2(a) shows the simulation results using a conventional semiconductor integrated circuit device, and Fig. 2(b) shows the simulation results obtained using the present invention shown in Fig. 1. 5 shows a characteristic diagram of simulation results when a semiconductor integrated circuit device is used. In both figures, the vertical axis represents the potential (V2) indicated by the signal at the terminal end of the signal transmission line, and the horizontal axis represents the elapsed time. As can be seen from Figure 20, the resistors 8 and 9 are each PMO.
By installing it in series with SFET6 and NMOSFET7, the disturbance of the signal waveform is significantly improved.
第２の実施例
！ｓ３図は本発明による半導体集積回路装置の第２の実
施例を示す回路図である。以下の図において、第１図と
同一の部分には同一の符号を付して示し、詳細な説明は
省略する。この実施例が第１図に示した実施例と異なる
点は、抵抗８及び９の代わりにそれぞれＭＯＳＦＥＴ３
１及び３２を用いた点である。このＭＯＳＦＥＴ３１及
び３２のゲート電圧を制御することにより所望のインピ
ーダンスを得ることができる。すなわち、これらのゲー
ト電圧を電圧Ｖｐ及びＶＮにより調節して、これらのＭ
ＯＳＦＥＴ３１及び３２の伝達インピーダンスを変え出
力バッファ３０の出力インピーダンスが信号伝送線路３
の特性インピーダンスに等し２くなるようにすればよい
。Second example! Figure s3 is a circuit diagram showing a second embodiment of the semiconductor integrated circuit device according to the present invention. In the following figures, the same parts as in FIG. 1 are designated by the same reference numerals, and detailed explanation will be omitted. This embodiment differs from the embodiment shown in FIG.
1 and 32 were used. A desired impedance can be obtained by controlling the gate voltages of MOSFETs 31 and 32. That is, by adjusting these gate voltages with voltages Vp and VN, these M
By changing the transfer impedance of OSFETs 31 and 32, the output impedance of the output buffer 30 is changed to the signal transmission line 3.
It is sufficient that the characteristic impedance is equal to the characteristic impedance of 2.
また、一般に前述した第１図の実施例のような半導体集
積回路装置を製造する場合、多重反射を起こさないよう
に各出力バッフ７ごとに対応した抵抗を予め形成してお
けばよい。Generally, when manufacturing a semiconductor integrated circuit device such as the embodiment shown in FIG. 1 described above, a resistor corresponding to each output buffer 7 may be formed in advance to prevent multiple reflections.
一方、この第２の実施例であれば、出力バッファのＭＯ
ＳＦＥＴ及び多重反射防止用のＭＯＳＦＥＴを同時に形
成した後、使用する段階で新たに設けたＭＯＳＦＥＴの
ゲート電位を制御し、その伝達インピーダンスをコント
ロールすればよいので、製造上効率が良くなるとともに
、精密に所望のインピーダンスを得ることができる。On the other hand, in this second embodiment, the output buffer MO
After forming the SFET and the MOSFET for preventing multiple reflections at the same time, it is only necessary to control the gate potential of the newly installed MOSFET and its transfer impedance at the stage of use, which improves manufacturing efficiency and allows precision Desired impedance can be obtained.
第３の実施例
第４図は本発明による半導体集積回路装置の第３の実施
例を示す回路図である。この実施例の特徴は、第１図の
出力バッファ４と同じ構成となっている出力バッファ（
メインバッファ）４０の前に、ＰＭＯＳＦＥＴ４２．Ｎ
ＭＯＳＦＥＴ４３゜抵抗４４．４５からなり、やはり前
記出力バッフ７４と同じ構成となっているプリバッファ
４１を設けていることである。Third Embodiment FIG. 4 is a circuit diagram showing a third embodiment of the semiconductor integrated circuit device according to the present invention. The feature of this embodiment is that the output buffer (
Main buffer) 40, PMOSFET 42. N
A pre-buffer 41 consisting of a MOSFET 43° and a resistor 44.45 and also having the same configuration as the output buffer 74 is provided.
一般に、パッケージのリード線には浮遊インダクタンス
や負荷容量が付随しており、スイッチング時にこれら浮
遊インダクタンスと負荷容量との間で共振が起こる場合
がある。Generally, lead wires of a package are accompanied by stray inductance and load capacitance, and resonance may occur between these stray inductances and load capacitance during switching.
しかし、前述した構成を有する崖導体集積回路装置であ
れば、多重反射を防止しながら、前記抵抗４４．４５に
よりメインバッファ４０のゲート入力電位の変化を鈍ら
せ、共振を効率的に抑えることができる。However, in the case of a cliff conductor integrated circuit device having the above-mentioned configuration, it is possible to prevent multiple reflections and to blunt changes in the gate input potential of the main buffer 40 by the resistors 44 and 45, thereby effectively suppressing resonance. can.
第４の実施例
第５図は本発明による半導体集積回路装置の第４の実施
例を示す回路図である。ここでは、メイン出力バッファ
５０を構成しているＰＭＯＳＦＥＴ６．ＮＭＯＳＦＥＴ
７のゲート電位の立ち上がり及び立ち下がりを、それぞ
れプリバッファ５１゜５２を用いてコントロールしてい
る。ここで、プリバッファ５１はＰＭＯＳＦＥＴ５３及
びＮＭＯＳＦＥＴ５４から、またプリバッファ５２はＰ
ＭＯＳＦＥＴ５５及びＮＭＯＳＦＥＴ５６からなってい
る。Fourth Embodiment FIG. 5 is a circuit diagram showing a fourth embodiment of a semiconductor integrated circuit device according to the present invention. Here, PMOSFET 6. which constitutes the main output buffer 50. NMOSFET
The rise and fall of the gate potential of 7 is controlled using pre-buffers 51 and 52, respectively. Here, the pre-buffer 51 is connected to PMOSFET 53 and NMOSFET 54, and the pre-buffer 52 is connected to PMOSFET 53 and NMOSFET 54.
It consists of MOSFET55 and NMOSFET56.
ＮＭＯＳＦＥＴ５４の駆動能力を意図的に落とし、プリ
バッファ５１のＮＭＯＳＦＥＴ側の出力インピーダンス
を高くすることによりＰＭＯＳＦＥＴ６のゲート電位が
立ち下がる際の波形を鈍らせることができる。したがっ
て、前記ＰＭＯＳＦＥＴ６をオフ状態からオン状態へ徐
々に遷移させ、共振による誤動作を防止することができ
る。一方、前記ＰＭＯＳＦＥＴ６をオフするときには、
前記ＮＭＯ８ＦＥＴ５４より大幅に、駆動能力の大きい
ＰＭＯＳＦＥＴ５３により、高速に前記ＰＭＯＳＦＥＴ
６のゲート電位を立ち上げこれをオフする。By intentionally lowering the drive capability of the NMOSFET 54 and increasing the output impedance on the NMOSFET side of the pre-buffer 51, the waveform when the gate potential of the PMOSFET 6 falls can be blunted. Therefore, it is possible to gradually transition the PMOSFET 6 from the off state to the on state, thereby preventing malfunctions due to resonance. On the other hand, when turning off the PMOSFET 6,
The PMOSFET 53, which has a significantly larger driving capacity than the NMO8FET 54, can quickly drive the PMOSFET.
6 and turns it off.
また同様に、ＮＭＯＳＦＥＴ７をオンするときには、Ｐ
ＭＯＳＦＥＴ５５の駆動能力を落とすことにより、この
ＮＭＯＳＦＥＴ１７のゲート電位を徐々に立ち上げる。Similarly, when turning on NMOSFET7, P
By lowering the driving ability of MOSFET 55, the gate potential of NMOSFET 17 is gradually raised.
前記ＮＭＯ８ＦＥＴ７をオフするときには、前記ＰＭＯ
ＳＦＥＴ５５より大幅に駆動能力の大きいＮＭＯＳＦＥ
Ｔ５６により、前記ＮＭＯＳ Ｆ Ｅ Ｔ ７のゲート
電位を高速に立下げこれをオフする。なおＭＯＳＦＥＴ
の駆動能力を落とすにはチャネル長を長く設計するかチ
ャネル幅を短く設計すればよい。When turning off the NMO8FET7, the PMO
NMOSFE with significantly larger driving capacity than SFET55
T56 rapidly lowers the gate potential of the NMOS FET7 to turn it off. Furthermore, MOSFET
In order to reduce the driving ability of the channel, the channel length can be designed to be long or the channel width can be designed to be short.
第５の実施例
第６図は本発明による集積回路装置の第５の実施例を示
す回路図である。メイン出力バッファ５０を構成してい
るＰＭＯＳＦＥＴ６．ＮＭＯＳＦＥＴ７のゲート電位の
立ち上がり及び立ち下がりを、それぞれプリバッファ６
１．６２を用いてコントロールしている点は第５図の実
施例と同じである。この実施例が第５図の実施例と異な
る点はＮＭＯＳＦＥＴ５４のドレイン側に抵抗６３を挿
入し、またＰＭＯＳＦＥＴ５５のドレイン側に抵抗６４
を挿入している点である。このように抵抗を挿入するこ
とにより、ＭＯＳＦＥＴの駆動能力を落とすことなく、
ＰＭＯＳＦＥＴ６及びＮＭＯＳＦＥＴ７のゲート電位の
波形を鈍らせることができる。従って、第５図の実施例
と同様の効果がある。Fifth Embodiment FIG. 6 is a circuit diagram showing a fifth embodiment of the integrated circuit device according to the present invention. PMOSFET6 configuring the main output buffer 50. The rise and fall of the gate potential of NMOSFET 7 are controlled by pre-buffer 6, respectively.
1.62 is used for control, which is the same as the embodiment shown in FIG. This embodiment differs from the embodiment shown in FIG.
The point is that this is inserted. By inserting a resistor in this way, the drive ability of the MOSFET is not reduced.
The waveforms of the gate potentials of PMOSFET6 and NMOSFET7 can be blunted. Therefore, there is an effect similar to that of the embodiment shown in FIG.
上記第１乃至第５の実施例において、ＭＯＳＦＥＴ６．
７と直列に接続するものとして、抵抗の場合とＭＯＳＦ
ＥＴの場合の２つを示したが、これらのうちどちらを用
いてもよく、前述した様にそのインピーダンスとＭＯＳ
ＦＥＴの伝達インピーダンスとの和が信号伝送線路の特
性インピーダンスに等しくなるように調整すればよい。In the first to fifth embodiments described above, MOSFET6.
In the case of a resistor and MOSF as connected in series with 7.
Two cases of ET are shown, but either of these can be used, and as mentioned above, the impedance and MOS
What is necessary is just to adjust so that the sum with the transfer impedance of FET becomes equal to the characteristic impedance of a signal transmission line.
さらに、接続方法としてＭＯＳＦＥＴのドレイン側に直
列に抵抗又はＭＯＳＦＥＴを接続する例を示したが、ソ
ース側に直列に接続してももちろんよい。Further, as a connection method, an example has been shown in which a resistor or a MOSFET is connected in series to the drain side of the MOSFET, but it is of course possible to connect the resistor or a MOSFET in series to the source side.
その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施することができる。In addition, various modifications can be made without departing from the gist of the present invention.
［発明の効果］
以上のように本発明による半導体集積回路及びこれを用
いた装置によれば、出力信号または信号伝送線路内にお
ける信号の多重反射が抑えられ、半導体集積回路装置と
しての信頼性を向上させることができる。[Effects of the Invention] As described above, according to the semiconductor integrated circuit and the device using the same according to the present invention, multiple reflections of the output signal or the signal within the signal transmission line can be suppressed, and the reliability of the semiconductor integrated circuit device can be improved. can be improved.
第１図は本発明による半導体集積回路装置の実施例を示
す回路図、第２図は前述した実施例の効果を説明するシ
ミュレーション結果を示す特性図、第３図、第４図、第
５図、第６図は本発明の他の実施例を示す回路図を示す
。
図において、
１．２・・・集積回路、３・・・信号伝送線路、４゜３
０・・・出力バッファ、５・・・入力バッファ、６゜４
２．５３．５５・・・ＰＭＯＳＦＥＴ、７．４３゜５４
．５６・・・ＮＭＯＳＦＥＴ、８，９，４４゜４５．６
３．６４・・・抵抗、３１．３２・・・ＭＯＳＦＥＴ、
４０．５０・・・メインバッファ、４１，５１゜５２．
６１．６２・・・プリバッファ。FIG. 1 is a circuit diagram showing an embodiment of a semiconductor integrated circuit device according to the present invention, FIG. 2 is a characteristic diagram showing simulation results explaining the effects of the above-described embodiment, and FIGS. 3, 4, and 5. , FIG. 6 shows a circuit diagram showing another embodiment of the present invention. In the figure, 1.2... integrated circuit, 3... signal transmission line, 4゜3
0...Output buffer, 5...Input buffer, 6゜4
2.53.55...PMOSFET, 7.43°54
．． 56...NMOSFET, 8,9,44°45.6
3.64...Resistance, 31.32...MOSFET,
40.50... Main buffer, 41,51°52.
61.62...Prebuffer.
Claims (2)
を入力部とするＮＭＯＳＦＥＴと、前記ＰＭＯＳＦＥＴ
及びＮＭＯＳＦＥＴのドレインと出力部との間にそれぞ
れ設けられ、出力信号の多重反射を抑える抵抗部とを有
する出力バッファを備えたことを特徴とする半導体集積
回路。(1) A PMOSFET with a gate as an input part, an NMOSFET with a gate as an input part, and the above PMOSFET
and an output buffer having a resistor section provided between the drain of the NMOSFET and the output section to suppress multiple reflections of the output signal.
と、前記第１の半導体集積回路の出力バッファから前記
第２の半導体集積回路に信号を伝送する信号伝送線路を
備え、前記出力バッファは、ゲートを入力部とするＰＭ
ＯＳＦＥＴと、ゲートを入力部とするＮＭＯＳＦＥＴと
、前記ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのドレインと
出力部との間にそれぞれ設けられ、前記信号伝送線路の
信号の多重反射を抑える抵抗部とを具備したことを特徴
とする半導体集積回路を用いた装置。(2) comprising a first semiconductor integrated circuit, a second semiconductor integrated circuit, and a signal transmission line for transmitting a signal from an output buffer of the first semiconductor integrated circuit to the second semiconductor integrated circuit; The buffer is a PM whose input is the gate.
The present invention is characterized by comprising an OSFET, an NMOSFET whose gate is an input section, and a resistor section that is provided between the drains and output sections of the PMOSFET and NMOSFET, respectively, to suppress multiple reflections of signals on the signal transmission line. A device using a semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100370A JPH04912A (en) | 1990-04-18 | 1990-04-18 | Semiconductor integrated circuit and device using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100370A JPH04912A (en) | 1990-04-18 | 1990-04-18 | Semiconductor integrated circuit and device using same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04912A true JPH04912A (en) | 1992-01-06 |
Family
ID=14272162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2100370A Pending JPH04912A (en) | 1990-04-18 | 1990-04-18 | Semiconductor integrated circuit and device using same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04912A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0623965U (en) * | 1992-04-27 | 1994-03-29 | 住金溶接工業株式会社 | Pail winding wire drawer structure |
| JPH07273654A (en) * | 1994-03-30 | 1995-10-20 | Nec Corp | D/a conversion output circuit |
| US6386364B2 (en) | 1998-01-29 | 2002-05-14 | Nippon Steel Welding Products & Engineering Co., Ltd. | Welding wire charge |
-
1990
- 1990-04-18 JP JP2100370A patent/JPH04912A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0623965U (en) * | 1992-04-27 | 1994-03-29 | 住金溶接工業株式会社 | Pail winding wire drawer structure |
| JPH07273654A (en) * | 1994-03-30 | 1995-10-20 | Nec Corp | D/a conversion output circuit |
| US6386364B2 (en) | 1998-01-29 | 2002-05-14 | Nippon Steel Welding Products & Engineering Co., Ltd. | Welding wire charge |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0608786B1 (en) | Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads | |
| JP2922028B2 (en) | Output circuit of semiconductor integrated circuit | |
| JPH07502135A (en) | Programmable output buffer structure according to load | |
| US6265893B1 (en) | Signal line drivers | |
| JP3571013B2 (en) | Semiconductor device, driving method thereof, and setting method thereof | |
| JP2003045172A (en) | Memory module | |
| JPH05243940A (en) | Output buffer device | |
| US20060158224A1 (en) | Output driver with feedback slew rate control | |
| US7795905B2 (en) | On die termination (ODT) circuit having improved high frequency performance | |
| US5148056A (en) | Output buffer circuit | |
| US6232814B1 (en) | Method and apparatus for controlling impedance on an input-output node of an integrated circuit | |
| US6690222B2 (en) | Input pad with improved noise immunity and output characteristics | |
| US4918332A (en) | TTL output driver gate configuration | |
| JP4401268B2 (en) | Output buffer circuit and semiconductor device | |
| US7276939B2 (en) | Semiconductor integrated circuit | |
| JPH04912A (en) | Semiconductor integrated circuit and device using same | |
| KR100219559B1 (en) | Signal line driver and semiconductor device including the same | |
| US6329834B1 (en) | Reduction of switching noise in integrated circuits | |
| JP2611543B2 (en) | MOS transistor output circuit | |
| KR20010062040A (en) | High frequency mos switch | |
| KR101053539B1 (en) | Data output circuit with output driver | |
| CN113760802B (en) | On-chip termination circuit and memory device | |
| JP2001326417A (en) | Driver circuit for laser diode | |
| KR0161486B1 (en) | Semiconductor device with circuit for compensation loading | |
| JPH04192717A (en) | Mos transistor output circuit |