JPH0482057A - Method and device for data transmission - Google Patents
Method and device for data transmissionInfo
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
本発明はデータ伝送方法と装置に関する。 The present invention relates to a data transmission method and apparatus.
近年、各種規格に−よるデジタルVTRやハイビジョン
用VTRが開発され製品化されて来ていることは周知の
とおりである。そして、前記の各種のVTRでは広帯域
の信号を取扱わなけおばならないので2例えばRF再再
生についてもそれを広帯域、低ノイズ化するために再生
ヘッドの出力信号を増幅する前置増幅器な回転シリンダ
上に搭載するようにされることがあり、また、VTRに
記録同時再生機能を持たせるために、記録増幅器を回転
シリンダに搭載させることも行なわれる。
そして、前記のように記録増幅器を回転シリンダ上に搭
載した場合には、回転トランスによって伝送される記録
信号の信号レベルが低いものになされるために1回転ト
ランスのチャンネル間のクロスに−りにより再生系の信
号に及ぼす干渉量を小さくすることができる。
一方、機器の小型化のためには再生信号や記録信号を伝
送するために用いられる回転トランスのチャンネル数は
少ない方が良く、そのために、例えば回転シリンダにお
ける180度対称の位置に設けられている2つの再生ヘ
ッドの出力信号を増幅する前置増幅器からの出力信号を
回転シリンダ上で切換えて1個の回転トランスによって
伝送させるようにしたり、あるいは例えば回転シリンダ
における’80度対称の位置に設けら九でいる2つの記
録ヘッドに対して記録信号を供給する記録増幅器に対し
て、回転トランスの1チヤンネルを経由して伝送されて
いる記録信号を切換え供給させるようにすることは従来
から行なわれて来ている。
また、前記のような回転シリンダ側での信号切換動作そ
の他の回路動作として、例えばインサート編集時におけ
る磁気テープの1トラツク内での記録増幅器のオンオフ
動作や、記録増幅器の出力振幅の側盤動作などを回転シ
リンダ側で行なわせることも考えられるが、前記のよう
に回転シリンダ側に設けられている構成部材に対する信
号の切換え制御が回転シリンダ側で行なわれるようにす
るためには、前記した切換制御動作等のための制御信号
を回転シリンダ側に伝道することが必要とされる。
そして、切換制御動作等のための制御信号を外部から回
転シリンダ側に伝送するための従来技術としては。
↓ヘット切換信号によって出力電圧の変化する発振器出
力を1回転トランスの1チヤンネルを使用。て回転シリ
ンダ側シこ伝送し、回転シリンダ側で電圧の変化を判別
してヘッドの切換えを行なうようにする。
′■ヘット切換信号によって周波数の変化する発襲器出
力を1回転トランスの1チヤンネルを使用して回転シリ
ンダ側に伝送する。前記の発振周波数は回転トランスの
伝送特性が周波数依存性を持つ周波数とする。
■ヘッドの切換信号により異なった個数のパルスを発生
するパルス発生器の出力を、回転トランスの1チヤンネ
ルを使用して回転シリンダ側に伝送し、回転シリンダ側
でパルスの個数を計数してヘッドの切換えを行なうよう
にする。
■記録時には前記の■〜t■のような手段を施こさない
ことで記録、再生の切換えを行なう0等の各種の信号伝
送方法が、例えば特開昭60−5406号公報に開示さ
れている。It is well known that in recent years, digital VTRs and high-definition VTRs based on various standards have been developed and commercialized. Since the above-mentioned various VTRs must handle wideband signals, for example, for RF replay, a preamplifier is installed on a rotating cylinder to amplify the output signal of the playback head in order to make it wideband and low noise. In addition, in order to provide a VTR with a simultaneous recording and reproducing function, a recording amplifier is sometimes mounted on a rotating cylinder. When the recording amplifier is mounted on a rotating cylinder as described above, the signal level of the recording signal transmitted by the rotating transformer is kept low, so the cross between the channels of the single rotating transformer is used. The amount of interference exerted on reproduction system signals can be reduced. On the other hand, in order to miniaturize equipment, it is better to have fewer channels in the rotary transformer used to transmit playback and recording signals, and for this reason, for example, they are installed at 180-degree symmetrical positions on the rotary cylinder. The output signals from the preamplifiers that amplify the output signals of the two playback heads may be switched on the rotating cylinder and transmitted by one rotating transformer, or alternatively, the output signals may be switched on the rotating cylinder and transmitted by one rotating transformer, or they may be installed at 80 degrees symmetrical positions on the rotating cylinder, for example. Conventionally, the recording amplifier that supplies recording signals to the two recording heads shown in FIG. It is coming. In addition, as for the signal switching operation and other circuit operations on the rotary cylinder side as described above, for example, the on/off operation of the recording amplifier within one track of the magnetic tape during insert editing, the side panel operation of the output amplitude of the recording amplifier, etc. It is conceivable to have the switching control performed on the rotary cylinder side, but in order to have the signal switching control for the component provided on the rotary cylinder side performed on the rotary cylinder side as described above, it is necessary to perform the switching control described above. It is necessary to transmit control signals for operations etc. to the rotating cylinder side. And, as a conventional technique for transmitting control signals for switching control operations etc. from the outside to the rotating cylinder side. ↓One channel of a one-turn transformer is used for the oscillator output whose output voltage changes depending on the head switching signal. The voltage is transmitted to the rotating cylinder side, and the rotating cylinder side determines the change in voltage and switches the head. '■ The output of the generator whose frequency changes according to the head switching signal is transmitted to the rotating cylinder side using one channel of the one-turn transformer. The oscillation frequency is a frequency at which the transmission characteristics of the rotary transformer are frequency dependent. ■The output of the pulse generator, which generates a different number of pulses depending on the head switching signal, is transmitted to the rotating cylinder side using one channel of the rotating transformer, and the number of pulses is counted on the rotating cylinder side. Make sure to switch. ■Various signal transmission methods such as 0 that switch between recording and playback without performing the above-mentioned means such as ■ to t■ during recording are disclosed in, for example, Japanese Patent Application Laid-Open No. 60-5406. .
ところが、前記した従来技術では回転シリンダに搭載さ
れる再生ヘッド増幅器、記録増幅器、その他、制御の対
象にされる構成部材の個数が多い場合や、複雑な制御を
行なうようにする場合などにおいては良好な制御を行な
うことができないという点が間層になる。
[課題を解決するための手段:
本発明はスタートビットを含んで構成されている所定の
ビット数のデータに先行して、前記した所定のビット数
のデータ長よりも長い期間にわたりビット同期信号を伝
送し、前記した所定のビット数のデータ長よりも長い期
間にわたって伝送されて来たビット同期信号を遅延させ
て得た遅延ビット同期信号に基づいて、前記した所定の
ビット数のデータを復肩するようにしたデータ伝送方法
、及び回転シリンダ側に設けられている構成部材に対す
る信号の伝送がロータリトランスを用いて行なわれるよ
うになされている磁気記録再生装置において、スタート
ビットを含んで構成されている所定のビット数の制御用
データと、前記した所定のビット数の制御用データに先
行し、かつ、前記した所定のビット数の制御用データ長
よりも長い期間にわたるビット同期信号とからなる信号
を直流分が零の状態の信号形態の信号として、ロータリ
トランスを介して回転シリンダ側に伝送させる手段と、
ロータリトランスを介して回転シリンダ側に伝送された
信号について、スタートヒツトを含んで構成されている
所定のビット数の制御用データに先行していたビット同
期信号を遅延させて遅延ビット同期信号を得る手段と、
前記した遅延ビット同期信号を用いて所定のビット数の
制御用データを復調して制御信号を得る手段とを備えて
なるデータ伝送装置を提供する。However, the above-mentioned conventional technology does not work well when there are a large number of components to be controlled, such as a reproducing head amplifier, a recording amplifier, etc. mounted on a rotating cylinder, or when complex control is to be performed. The problem is that it is not possible to exercise proper control. [Means for solving the problem: The present invention provides a bit synchronization signal for a period longer than the data length of the predetermined number of bits, preceding the data of a predetermined number of bits including a start bit. The data of the predetermined number of bits is restored based on the delayed bit synchronization signal obtained by delaying the bit synchronization signal that has been transmitted for a period longer than the data length of the predetermined number of bits. In the data transmission method and the magnetic recording/reproducing device in which the signal transmission to the component provided on the rotating cylinder side is performed using a rotary transformer, the data transmission method includes a start bit. A signal consisting of control data of a predetermined number of bits, and a bit synchronization signal that precedes the control data of the predetermined number of bits and has a period longer than the length of the control data of the predetermined number of bits. means for transmitting the signal to the rotating cylinder via a rotary transformer as a signal in the form of a signal with a DC component of zero;
Regarding the signal transmitted to the rotating cylinder side via the rotary transformer, a delayed bit synchronization signal is obtained by delaying the bit synchronization signal that precedes the control data of a predetermined number of bits that includes a start hit. means and
The present invention provides a data transmission device comprising means for demodulating control data of a predetermined number of bits using the delayed bit synchronization signal described above to obtain a control signal.
スタートビットを含んで構成されている所定のビット数
の制御用データと、前記した所定のビット数の制御用デ
ータに先行し、かつ、前記した所定のビット数の制御用
データ長よりも長い期間にわたるビット同期信号とから
なる信号を直流分が零の状態の信号形態の信号として、
ロータリトランスを介して回転シリンダ側に伝送する。
ロータリトランスを介して回転シリンダ側に伝送された
信号におけるスタートビットを含んで構成さ九ている所
定のビット数の制御用データに先行していたビット同期
信号を遅延させて遅延ビット同期信号を発生させる。
前記した遅延ビット同期信号を用いて所定のビット数の
制御用データを復調して制御信号を得て回転シリンダ側
の被制御部材の制御動作を行なうようにする。A predetermined number of bits of control data including a start bit, and a period that precedes the predetermined number of bits of control data and is longer than the length of the predetermined number of bits of control data. A signal consisting of a bit synchronization signal and a bit synchronization signal over
Transmitted to the rotating cylinder side via a rotary transformer. A delayed bit synchronization signal is generated by delaying the bit synchronization signal that precedes a predetermined number of bits of control data that includes a start bit in the signal transmitted to the rotating cylinder via a rotary transformer. let The control data of a predetermined number of bits is demodulated using the above-mentioned delayed bit synchronization signal to obtain a control signal to perform a control operation of the controlled member on the rotary cylinder side.
以下、添付図面を参照しながら本発明のデータ伝送方法
と装置の具体的な内容について詳細に説明する。第1図
は回転シリンダ側に設けられている構成部材に対する信
号の伝送がロータリトランスを用いて行なわれるように
なされている磁気記録再生装置における制御信号の伝送
に本発明のデータ伝送方法を適用して行なうように構成
されたデータ伝送装置の一例構成のブロック図であり、
また、第2図及び第3図は本発明のデータ伝送方法の構
成原理及び動作1理を説明するための信号波形図である
。
第1図において1は磁気記録再生装置の表定部側シこ設
けられている制御信号の入力端子、2はバッファ増幅器
、3はロータリートランス、4は比較器、5はシフトレ
ジスタ(5ビツトンフトレジスタ)、6は遅延回路、7
,8はアンド回路、9はD型フリップフロップ、10は
インバータ、11はデコーダ、12はカウンタ(3ビツ
トカウンタ)、13はセットリセットフリップフロップ
である。
第2図は本発明のデータ伝送方法における時間軸上の信
号配置の一例を示している図であり、本発明のデータ伝
送方法では第2図の(a)に例示されているように、ス
タートビットを含んで構成されている所定のビット数の
データ部に先行して、前記した所定のビット数のデータ
部の時間長よりも長い期間にわたりビット同期信号を伝
送するようにしている。
第2図の(b)は第2図の(a)に例示されている信号
列の一部を拡大して示した信号波形図であり、また、第
3図の(a)は第2図のくi))に例示しである信号を
交流結合回路を通した後に波形整形した状態の信号波形
図であって、第2葛の(b)に示されている信号と第3
図の(a)に示しである信号波形図とは同一のものと考
えてよい。
そして第2図の(b)及び下3図の(a)の信号波形図
に例示しである信号のデータ部の構成は、スタートビッ
トと制御信号用の3ビツトのデータと前記した3ビツト
のデータの内容の如何に拘らずにデータ部を直流分が零
の状1のものとして構成させるようにするための付加情
報とを有する構成態様のものとして示されており、また
、第1図に例示しであるデータ伝送装置は、前記した第
2図の(b)及び第3図の(a)に例示されている構成
態様のデータによって所定の制御信号の復調を行ない得
る構成態様のものである。
第2図の(b)においてデータ部に先行しているクロッ
ク信号部は−4Tの周期と50%のデユーティサイクル
とを有していてビット同期信号として機能するクロック
信号で構成されていて、受信側でクロック信号を用いて
データ部の制御信号用のデータの復調が確実シこ行なわ
れ得るだけの長さを有するものとされる。
また、データ部はスター5ビツトSsbを先頭シニして
、前記したクロック信号の周期ITのm倍(ただし1m
はm≧1の整数)の期間のハイレベルの状態とローレベ
ルの状態とによって示されるnビットのデータを含んで
いるとともに、データ部の期間において直流分を零の状
態にさせるようシニするための付加情報を必要に応じて
有するものとして構成されるのであり、例えば、第2図
の(b)に例示しである信号におけるデータ部は、先頭
にITのハイレベル期間のスタートビットSsbを備え
、次にITのローレベル期間と2Tのハイレベル期間と
によって、0,1.iのような3ビツトの制御データを
表わす期間が続き、さらに2Tのローレベル期間とIT
のハイレベル期間とITのローレベル期間とからなる付
加情報の期間が続いているものとして構成されている。
第1図において1点i!i線枠FDは磁気記録再生装置
における固定部側の構成部分F D %示じ、また、1
点IIAwA枠RDは回転シリンダ側シこ設けろわでい
る構成部分RDを示しており、前記した同部分間の信号
の伝達は回転トランス(RT )3 、こよって行なわ
れている。磁気記録再生装置における画定部側の構成部
分FDに設けられている入力端子1に供給された第2図
の(b)に例示されている信号は、バッファ増幅器(B
A)2によって増幅された後に、ロータリートランス3
を介して回転シリンダ側の構成部分に伝達されて比較器
(COMP)4の非反転入力端子に供給される。
比較器4ではそれの非反転入力端子に供給された前記の
入力信号と、反転入力端子に供給されている基準電圧と
を比較して、第3図の(a)に示されている信号Saを
出力し、それをシフトレジスタ(SR)5と遅延回路(
DL)6とに与える。
前記したシフトレジスタ5は、それに供給されるデータ
部に含ま九でいる制御データのビット数に応じてそれの
構成態様が定められるものであって、シフ−レジスタ5
に供給さ九る1言号のデータ部が1例えば既述した第2
図の(5ンシこ例示しである2号のデータ部のように、
先頭シこ1Tのハイレベル期間のスタートピントSsD
を前え、スター(ビットSsbに引続<ITのローレベ
ル期間と2丁のハイレベル期間と、こよって、制御デー
タが0、x、lのようシこ3ピツごの制御データを表わ
す期間が続くような場合にシ;、使用さ4するへきシフ
トレジスタ5としては5ピッI−(一般的に表現すると
データのビット数n + 2ビツト)のシフトレジスタ
5が用いられる。
また、前記した遅延回路6としては、スタートビットS
sbと制御信号用の3ビツトのデータと前記した3ビツ
トのデータの内容の如河に拘らずにデータ部を直流分が
零の状態のものとして構成させるようにするための付加
情報とからなる信号のデータ部が示す最長の期間に以上
で、かつ、データ部に先行しているクロック信号部の期
間よりは短い遅延時間T(K+3/4)を有するものと
なされる(ただし、Tはクロック信号の周期である〕。
前記の比較器4から出力された第3図の(a)に示され
ている信号Saが与えられた遅延回N6では、それに供
給された信号Saを遅延させた信号信号sb(第3図の
(b))をシフトレジスタ5にクロック信号として供給
するとともに、前記の信号sbをインバータ(I N
V ) L○によって極性を反転した後にカウンタ(C
T)12(第1図示の例の場合には3ビツトカウンタで
あるとされている)にもクロック信号として供給する。
前記したように比較器4から出力された信号Saが入力
信号として供給されているシフトレジスタ5は、前記し
た遅延回路6から出力された信号sbをクロック信号と
して入力信号Saをシフトさせる。
ところで、比較器4から出力されてシフトレジスタ5に
入力されている信号Saが、データ部に先行配置されて
いるクロック信号部における順次のクロック信号の部分
であり、また、遅延回路6から出力されている信号sb
もデータ部に先行配置されているクロック信号部におけ
る順次のクロック信号が遅延された信号の部分であった
場合にシフトレジスタ5に読込まれる情報はすべてロー
レベルの状態のものとなる。
すなわち、前記の場合にクロック信号として使用=tC
ている信号Sbの立上がりのタイミングにおけるシフト
レジスタ5への入力信号Saの信号レベルの状態は、デ
ユーティサイクルが50%の信号Saに対して3/4だ
け位相のずれた信号Sbの立上がりの時点でローレベル
の状態になっているから、クロック信号部が入力信号S
aとして入力されている状態におけるシフトレジスタ5
の各出力Ql、Q2・・・Q5の信号レベルの状態は順
次にすべてローレベルの状態になるのである。
また、前記した遅延回路6の出力信号sbの極性をイン
バータ10によって反転した信号がクロック信号として
次々に与えられている3ビツトカウンタ12は2デ一タ
部に先行配置されているクロック信号部における順次の
クロック信号を遅延させた信号を出力している遅延回路
6からの出力信号sbがクロック信号として連続して供
給されることにより桁上げ(本ヤリ)信号を発生し、そ
れがセットリセットフリップフロップ(SRFF)13
のセット端子Sに与えられることにより、セットリセッ
トフリップフロップ13からハイレベルの状態ののQ出
力Sd(第3図の(d)参照)がアンド回路7,8に供
給されている状態にする。
すなわち、比較114からの出力信号Saがデータ部に
先行配置されているクロック信号部における順次のクロ
ック信号の連続信号であった場合には、シフトレジスタ
5の各出力がすべてローレベルの状態になされていると
ともに、セットリセットフロッププロップ13のハイレ
ベルの状態のQ出力Sdがアンド回路7.8に供給され
ている状態になされている。
比較器4からの出力信号Saの信号内容がデータ部の信
号に移行すると、シフトレジスタ5にはスタートビット
を含んで構成されている所定のビット数のデータが順次
に入力されるが、第3図の(a)に例示されている信号
Saにおけるデータ部は、先頭にITのハイレベル期間
のスタートビットssbを備え1次にITのローしベル
期間と2丁のハイレベル期間とによって、O,L、lの
3ビツトの制御データを表わす期間が続き、さらに2T
のローレベル期間とITのハイレベル期間とITのロー
レベル期間とからなる付加情報の期間が続いているから
、シフトレジスタ5に対して前記の第3図の(a)に例
示さ九ているようなデータ部が人力されると、スタート
ピッ−5sbと対応しているハイレベルの状態は順次の
クロック信号の印加毎にシフトレジスタ5のQ1出力→
Q2出力→Q3出力→Q4出力→Q5出力に順次にシフ
トして現われることになる。
ところで、アンド回路7はセットリセットフリップフロ
ップ13のQ出力Sd信号と、シフトレジスタ5のQ4
出力と、遅延回%6から出力される信号sbとがともに
ハイレベルの状態になったときに出力にハイレベルのク
ロックパルスを3ビツトのD型フリップフロップ回′j
lI9に与えて、その時点におけるシフトレジスタ5に
おけるQ1〜Q3出力の状態をD型フリップフロップ9
に記憶させる。
前記のようにしてD型フリップフロップ9に記憶される
3ビツトの情報は、データ部の先頭位置を示すスタート
ビットSsbに引続く3ビツトの制御データであり、D
型フリップフロップ9に記憶された3ビツトの制御デー
タはデコーダ11によって制御信号に復号されて被制御
回路に与えられる。
次に、前記したスタートビットSsbと対応しているハ
イレベルの状態がシフトレジスタ5のQ5出力に現われ
た時点において、アンド回路8からカウンタ12にリセ
ット信号が与えられてカウンタ12がリセットされると
同時に、前記したシフトレジスタ5のQ5出−力がセッ
トリセットフリップフロップ13にリセット信号として
供給されるので、セットリセットフリップフロップ13
もリセットされる。
これまで第1図及び第2図の(b)ならびに第3図の(
a)とを参照して説明した実施例は、1ビツトのスター
トビットSsbと、それに続く3ビツトの制御データと
を有し、それにデータの伝送が直流分を含まない状態で
行なわれるようにするための付加ビットも必要に応じて
付加されるような形態のデータ部によって3ビツトの制
御データを伝送し、受信側において前記した3ビツトの
制御データを復号して8種類の制御が行なわれるような
構成のものであり、この実施例の場合には5ビツトのシ
フトレジスタ5.3ビツトのD型フリップフロップ9と
、3ビツトのカウンタ12とが用いられていて、データ
部における3ビツトの制御用データが3ビツトのD型フ
リップフロップ9に確実に記憶され、それがデコーダ1
1によって制御信号になされるようにされていたが、制
御データのビット数を増やすことによりさらに多くの種
類の制御が実現されうることは当然であるが、制御デー
タのビット数の増加に応じて、前記したシフトレジスタ
5.・D型フリップフロップ9と、カウンタ12などの
ビット数がそれぞれ変更されるべきことは勿論であり、
それに応じてデータ部に先行して配置されるべきクロッ
ク信号部の長さや遅延回路6による遅延量も、受信部に
おける各構成部分の所定の動作が良好に行なわれるよう
なものに設定されるべきものである。
【発明の効果]
以上、詳剥に説明したところから明らかなように本発明
は、スタートビットを含んで構成されている所定のビッ
ト数のデータに先行して、前記した所定のビット数のデ
ータ長よりも長い期間にわたりビット同期信号を伝送す
るようにし、前記した所定のビット数のデータ長よりも
長い期間にわたって伝送されて来たビット同期信号を遅
延させて得た遅延ビット同期信号に基づいて、前記した
所定のビット数のデータを復調するようにしたデータ伝
送方法と、スタートビットを含んで構成されている所定
のビット数の制御用データと、前記した所定のビット数
の制御用データに先行し、かつ、前記した所定のビット
数の制御用データ長よりも長い期間にわたるビット同期
信号とからなる信号を直流分が零の状態の信号形態の信
号として、ロータリトランスを介して回転シリンダ側に
伝送し、ロータリSランスを介して回転シリンダ側に伝
送された信号におけるビット周期信号を遅延させて遅延
ビット同期信号を発生させ、その遅延どソト司期信号を
用いて所定のビット数の制御用データを復調して制御信
号を得て回転シリンダ側の被制御部材の制御動作を行な
うようにした装置であるから、この本発明においては制
御4泪のIf&のデータを少ない伝送路によって伝送で
き、また、伝送されたデータの復調に使用されるクロッ
ク信号をデータに先行して伝送しておき、それを遅延さ
せてクロック信号として用いるようにしたことにより、
簡単な構成で複数の制御情報を良好に伝送することがで
きるのであり1本発明;こより既述した従来の間麗点を
良好に解決できる。Hereinafter, specific details of the data transmission method and apparatus of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 shows an example in which the data transmission method of the present invention is applied to the transmission of control signals in a magnetic recording/reproducing device in which the transmission of signals to components provided on the rotating cylinder side is performed using a rotary transformer. 1 is a block diagram of an example configuration of a data transmission device configured to perform
Further, FIGS. 2 and 3 are signal waveform diagrams for explaining the configuration principle and operation principle of the data transmission method of the present invention. In Fig. 1, 1 is a control signal input terminal provided on the display side of the magnetic recording/reproducing device, 2 is a buffer amplifier, 3 is a rotary transformer, 4 is a comparator, and 5 is a shift register (5 bit shift register). register), 6 is a delay circuit, 7
, 8 is an AND circuit, 9 is a D-type flip-flop, 10 is an inverter, 11 is a decoder, 12 is a counter (3-bit counter), and 13 is a set/reset flip-flop. FIG. 2 is a diagram showing an example of signal arrangement on the time axis in the data transmission method of the present invention. In the data transmission method of the present invention, as illustrated in FIG. A bit synchronization signal is transmitted for a period longer than the time length of the data section of the predetermined number of bits, preceding the data section of the predetermined number of bits that includes bits. FIG. 2(b) is a signal waveform diagram showing an enlarged part of the signal train illustrated in FIG. 2(a), and FIG. This is a signal waveform diagram of the signal shown in No. i)) after being waveform-shaped after passing through an AC coupling circuit, and the signal shown in No. 2 (b) and the third
It may be considered that this is the same signal waveform diagram as shown in (a) of the figure. The structure of the data portion of the signal illustrated in the signal waveform diagrams of FIG. 2(b) and FIG. It is shown as a configuration having additional information for configuring the data section as a state 1 with zero DC component regardless of the content of the data, and is also shown in FIG. The illustrated data transmission device has a configuration in which a predetermined control signal can be demodulated using data in the configuration illustrated in FIG. 2 (b) and FIG. 3 (a). be. In FIG. 2(b), the clock signal section preceding the data section is composed of a clock signal having a period of -4T and a duty cycle of 50% and functioning as a bit synchronization signal, The length is such that the data for the control signal of the data section can be reliably demodulated using the clock signal on the receiving side. In addition, the data section has the star 5 bit Ssb synchronized at the beginning, and is m times the period IT of the clock signal mentioned above (however, 1 m
contains n-bit data indicated by a high level state and a low level state during the period (m≧1, an integer), and also sets the DC component to zero during the period of the data part. For example, the data portion of the signal shown in FIG. 2(b) includes the start bit Ssb of the IT high level period at the beginning. , then 0, 1 . . . by the low level period of IT and the high level period of 2T. A period representing 3-bit control data such as i follows, followed by a 2T low level period and an IT
The additional information period consists of a high level period of IT and a low level period of IT. In Figure 1, 1 point i! The i-line frame FD indicates the component part F D % on the fixed part side of the magnetic recording/reproducing device, and 1
The point IIAwA frame RD indicates a component RD which is a rotary cylinder side cylinder row, and the transmission of signals between the same parts is carried out by a rotary transformer (RT) 3. The signal exemplified in FIG.
A) Rotary transformer 3 after being amplified by 2
The signal is transmitted to the components on the rotating cylinder side via , and is supplied to the non-inverting input terminal of the comparator (COMP) 4 . The comparator 4 compares the input signal supplied to its non-inverting input terminal with the reference voltage supplied to its inverting input terminal, and produces a signal Sa shown in FIG. 3(a). output, and send it to shift register (SR) 5 and delay circuit (
DL)6. The above-mentioned shift register 5 has its configuration determined depending on the number of bits of control data contained in the data section supplied thereto.
For example, the data part of one word supplied to
As shown in the data section of No. 2, which is an example,
Start focus SsD of high level period of first picture 1T
In front of the star (bit Ssb), there is a low-level period of <IT and two high-level periods, and thus a period in which the control data represents control data of every three pins such as 0, x, and l. In such a case, a 5-bit shift register 5 (generally expressed, the number of data bits n + 2 bits) is used as the shift register 5 used. As circuit 6, start bit S
It consists of sb, 3-bit data for control signals, and additional information for configuring the data part as one in which the DC component is zero, regardless of the content of the 3-bit data. The delay time T (K+3/4) is equal to or longer than the longest period indicated by the data portion of the signal, and shorter than the period of the clock signal portion preceding the data portion (where T is the clock signal portion). This is the period of the signal].The delay circuit N6 to which the signal Sa shown in FIG. The signal sb ((b) in FIG. 3) is supplied to the shift register 5 as a clock signal, and the signal sb is supplied to the inverter (IN
V) After reversing the polarity with L○, the counter (C
T) 12 (supposed to be a 3-bit counter in the example shown in the first figure) is also supplied as a clock signal. As described above, the shift register 5 to which the signal Sa output from the comparator 4 is supplied as an input signal shifts the input signal Sa using the signal sb output from the delay circuit 6 as a clock signal. By the way, the signal Sa outputted from the comparator 4 and inputted to the shift register 5 is a portion of the sequential clock signal in the clock signal portion arranged in advance of the data portion, and is also outputted from the delay circuit 6. signal sb
In the case where the sequential clock signals in the clock signal portion arranged in advance of the data portion are delayed signal portions, all of the information read into the shift register 5 will be in a low level state. That is, used as a clock signal in the above case = tC
The state of the signal level of the input signal Sa to the shift register 5 at the rising timing of the signal Sb is at the rising timing of the signal Sb, which is out of phase by 3/4 with respect to the signal Sa whose duty cycle is 50%. Since the input signal S is at low level, the clock signal section is at low level.
Shift register 5 in the state where it is input as a
The signal levels of the respective outputs Ql, Q2, . . . , Q5 sequentially become low level. In addition, the 3-bit counter 12, to which a signal obtained by inverting the polarity of the output signal sb of the delay circuit 6 described above by the inverter 10, is given one after another as a clock signal, is connected to the clock signal section which is arranged in advance of the 2-data section. The output signal sb from the delay circuit 6, which outputs a signal obtained by delaying sequential clock signals, is continuously supplied as a clock signal to generate a carry signal, which is sent to the set-reset flip-flop. (SRFF) 13
By being applied to the set terminal S of the set reset flip-flop 13, the high level Q output Sd (see (d) in FIG. 3) of the set reset flip-flop 13 is supplied to the AND circuits 7 and 8. That is, if the output signal Sa from the comparator 114 is a continuous signal of sequential clock signals in the clock signal section arranged in advance of the data section, all outputs of the shift register 5 are set to a low level state. At the same time, the high level Q output Sd of the set/reset flop prop 13 is supplied to the AND circuit 7.8. When the signal content of the output signal Sa from the comparator 4 is transferred to the signal of the data section, data of a predetermined number of bits including a start bit is sequentially input to the shift register 5. The data part of the signal Sa illustrated in FIG. , L, l continues, and then a period of 2T
Since the additional information period consisting of a low level period of , a high level period of IT, and a low level period of IT continues, the shift register 5 is shown as an example in FIG. 3(a). When such a data section is input manually, the high level state corresponding to the start pitch -5sb is changed to the Q1 output of the shift register 5 every time a clock signal is sequentially applied.
The output is shifted sequentially from Q2 output to Q3 output to Q4 output to Q5 output. By the way, the AND circuit 7 outputs the Q output Sd signal of the set/reset flip-flop 13 and the Q4 signal of the shift register 5.
When the output and the signal sb output from the delay circuit %6 are both at high level, a high level clock pulse is sent to the output of the 3-bit D-type flip-flop circuit 'j.
lI9, the state of the Q1 to Q3 outputs in the shift register 5 at that point is sent to the D-type flip-flop 9.
to be memorized. The 3-bit information stored in the D-type flip-flop 9 as described above is 3-bit control data following the start bit Ssb indicating the beginning position of the data section.
The 3-bit control data stored in the type flip-flop 9 is decoded into a control signal by a decoder 11 and applied to the controlled circuit. Next, when a high level state corresponding to the start bit Ssb described above appears at the Q5 output of the shift register 5, a reset signal is applied from the AND circuit 8 to the counter 12, and the counter 12 is reset. At the same time, the Q5 output of the shift register 5 described above is supplied to the set-reset flip-flop 13 as a reset signal, so the set-reset flip-flop 13
will also be reset. Until now, (b) in Figures 1 and 2 and (b) in Figure 3 have been used.
The embodiment described with reference to a) has a 1-bit start bit Ssb followed by 3-bit control data, so that data transmission is performed in a state that does not include a DC component. The 3-bit control data is transmitted using a data section in which additional bits for the data are added as necessary, and the receiving side decodes the 3-bit control data to perform eight types of control. In this embodiment, a 5-bit shift register, a 3-bit D-type flip-flop 9, and a 3-bit counter 12 are used to control the 3-bit control in the data section. data is reliably stored in the 3-bit D-type flip-flop 9, and it is transferred to the decoder 1.
However, it is natural that more types of control can be realized by increasing the number of bits of control data, but as the number of bits of control data increases, , the above-mentioned shift register 5.・Of course, the number of bits of the D-type flip-flop 9, counter 12, etc. should be changed,
Accordingly, the length of the clock signal section that should be placed prior to the data section and the amount of delay caused by the delay circuit 6 should also be set so that the predetermined operations of each component in the receiving section can be performed well. It is something. [Effects of the Invention] As is clear from the detailed explanation above, the present invention provides the above-mentioned data having a predetermined number of bits, which precedes the data having a predetermined number of bits and includes a start bit. Based on the delayed bit synchronization signal obtained by transmitting the bit synchronization signal for a period longer than the data length, and delaying the bit synchronization signal that has been transmitted for a period longer than the data length of the predetermined number of bits, , a data transmission method that demodulates data of a predetermined number of bits, control data of a predetermined number of bits including a start bit, and control data of a predetermined number of bits as described above. A signal consisting of a preceding bit synchronization signal having a period longer than the control data length of the predetermined number of bits described above is sent to the rotating cylinder side via a rotary transformer as a signal in the form of a signal with zero DC component. The bit cycle signal in the signal transmitted to the rotating cylinder side via the rotary S lance is delayed to generate a delayed bit synchronization signal, and the delayed bit synchronization signal is used to control a predetermined number of bits. Since this device demodulates control data to obtain a control signal and performs a control operation on a controlled member on the rotary cylinder side, the present invention can transmit the If& data of control 4 through a small number of transmission paths. Also, by transmitting the clock signal used for demodulating the transmitted data in advance of the data, and then delaying it and using it as the clock signal,
A plurality of pieces of control information can be transmitted satisfactorily with a simple configuration, and the present invention can satisfactorily solve the problems of the conventional art described above.
第1図は回転シリンダ側に設けられている構成部材に対
する信号の伝送がロータリトランスを用いて行なわれる
ようになされている磁気記録再生装置における制御信号
の伝送に本発明のデータ伝送方法を適用して行なうよう
に構成されたデータ伝送装置の一例構成のブロック園、
第2図及び第3図は本発明のデータ伝送方法の構成原理
及び動作原理を説明するための信号波形図である31・
−磁気記録再生装置の画定部側に設けられている制御信
号の入力端子、2・・・へソファ増@器。
3・・・ロータリートランス、4・・・比較器、5・シ
フトレジスタ、6・・・遅延回路、7,8・アンド回路
、9・・・D型フリップフロップ、10・・・インバー
タ、11・・デコーダ、12・・・カウンタ、′、3・
・・セットリセットフリップフロップ、FIG. 1 shows an example in which the data transmission method of the present invention is applied to the transmission of control signals in a magnetic recording/reproducing device in which the transmission of signals to components provided on the rotating cylinder side is performed using a rotary transformer. a block diagram of an example configuration of a data transmission device configured to perform
2 and 3 are signal waveform diagrams for explaining the configuration principle and operating principle of the data transmission method of the present invention.
- Input terminal for control signals provided on the demarcation section side of the magnetic recording/reproducing device, 2... Sofa increaser. 3... Rotary transformer, 4... Comparator, 5... Shift register, 6... Delay circuit, 7, 8... AND circuit, 9... D-type flip-flop, 10... Inverter, 11...・Decoder, 12... Counter, ', 3・
・・Set-reset flip-flop,
Claims (1)
ト数のデータに先行して、前記した所定のビット数のデ
ータ長よりも長い期間にわたりビット同期信号を伝送す
るようにしたデータ伝送方法 2、スタートビットを含んで構成されている所定のビッ
ト数のデータに先行して、前記した所定のビット数のデ
ータ長よりも長い期間にわたって伝送されて来たビット
同期信号を遅延させて得た遅延ビット同期信号に基づい
て、前記した所定のビット数のデータを復調するように
したデータ伝送方法 3、回転シリンダ側に設けられている構成部材に対する
信号の伝送がロータリトランスを用いて行なわれるよう
になされている磁気記録再生装置において、スタートビ
ットを含んで構成されている所定のビット数の制御用デ
ータと、前記した所定のビット数の制御用データに先行
し、かつ、前記した所定のビット数の制御用データ長よ
りも長い期間にわたるビット同期信号とからなる信号を
直流分が零の状態の信号形態の信号として、ロータリト
ランスを介して回転シリンダ側に伝送させる手段と、ロ
ータリトランスを介して回転シリンダ側に伝送された信
号について、スタートビットを含んで構成されている所
定のビット数の制御用データに先行していたビット同期
信号を遅延させて遅延ビット同期信号を得る手段と、前
記した遅延ビット同期信号を用いて所定のビット数の制
御用データを復調して制御信号を得る手段とを備えてな
るデータ伝送装置[Claims] 1. A bit synchronization signal is transmitted for a period longer than the data length of the predetermined number of bits, preceding the data of a predetermined number of bits including a start bit. Data transmission method 2 is to delay a bit synchronization signal that has been transmitted for a period longer than the data length of the predetermined number of bits, preceding the data of a predetermined number of bits including a start bit. A data transmission method 3 in which data of the predetermined number of bits described above is demodulated based on the delayed bit synchronization signal obtained by using a rotary transformer to transmit the signal to the component provided on the rotating cylinder side. In a magnetic recording/reproducing apparatus which is designed to perform means for transmitting a signal consisting of a bit synchronization signal for a period longer than the control data length of the predetermined number of bits as a signal in the form of a signal with zero DC component to the rotating cylinder side via the rotary transformer; Regarding the signal transmitted to the rotating cylinder side via the rotary transformer, a delayed bit synchronization signal is obtained by delaying the bit synchronization signal that precedes a predetermined number of bits of control data including a start bit. and means for demodulating a predetermined number of bits of control data using the delayed bit synchronization signal to obtain a control signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2196510A JPH0746483B2 (en) | 1990-07-25 | 1990-07-25 | Data transmission method and device |
Applications Claiming Priority (1)
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JP2196510A JPH0746483B2 (en) | 1990-07-25 | 1990-07-25 | Data transmission method and device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0482057A true JPH0482057A (en) | 1992-03-16 |
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ID=16358952
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JP2196510A Expired - Lifetime JPH0746483B2 (en) | 1990-07-25 | 1990-07-25 | Data transmission method and device |
Country Status (1)
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JP (1) | JPH0746483B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6840594B2 (en) | 2002-04-10 | 2005-01-11 | Canon Kabushiki Kaisha | Work working method and apparatus, cassette, and unit for printing apparatus |
USRE39832E1 (en) | 1993-03-15 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Optical recording disk capable of resynchronization in digital encoding and decoding |
JP2011135149A (en) * | 2009-12-22 | 2011-07-07 | Renesas Electronics Corp | Clock data recovery circuit, and data transfer device and method for display device |
-
1990
- 1990-07-25 JP JP2196510A patent/JPH0746483B2/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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USRE39832E1 (en) | 1993-03-15 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Optical recording disk capable of resynchronization in digital encoding and decoding |
USRE40996E1 (en) | 1993-03-15 | 2009-11-24 | Panasonic Corporation | Optical recording disk capable of resynchronization in digital encoding and decoding |
US6840594B2 (en) | 2002-04-10 | 2005-01-11 | Canon Kabushiki Kaisha | Work working method and apparatus, cassette, and unit for printing apparatus |
JP2011135149A (en) * | 2009-12-22 | 2011-07-07 | Renesas Electronics Corp | Clock data recovery circuit, and data transfer device and method for display device |
Also Published As
Publication number | Publication date |
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JPH0746483B2 (en) | 1995-05-17 |
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