JPH0467247A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
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- JPH0467247A JPH0467247A JP17957890A JP17957890A JPH0467247A JP H0467247 A JPH0467247 A JP H0467247A JP 17957890 A JP17957890 A JP 17957890A JP 17957890 A JP17957890 A JP 17957890A JP H0467247 A JPH0467247 A JP H0467247A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 49
- 230000006870 function Effects 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
U産業上の利用分野コ
本発明は、マイクロコンピュータシステム、特にバスマ
スタ機能を有する周辺LSIを使用したマイクロコンピ
ュータシステムに関するものである。
スタ機能を有する周辺LSIを使用したマイクロコンピ
ュータシステムに関するものである。
[従来の技術〕
マイクロコンピュータシステム用の周辺LSI、特に掻
めて高速のメモリ転送を必要とする通信制御用のLSI
には、マイクロプロセッサを介さず直接メモリのデータ
を読み書きする機能(バスマスタ機能)を有するものが
ある。
めて高速のメモリ転送を必要とする通信制御用のLSI
には、マイクロプロセッサを介さず直接メモリのデータ
を読み書きする機能(バスマスタ機能)を有するものが
ある。
第4図にこのようなバスマスタ機能を有する周辺LSI
を使用したマイクロコンピュータシステムの一例を示す
。このシステムは、周辺LSI 1.マイクロプロセッ
サ2、メモリ3等から成っている。4はデータバス、5
はアドレスバス、16はアドレスデータバスである。こ
のようなシステムにおいては、バラゲージのピン数を少
なくするためにアドレス信号とデータ信号とを同じバス
線上に時間的に切り替えて乗せる(時分割多重)方式が
多く採用されており、周辺LSIIにおいては、上位側
アドレス信号と下位側アドレス信号とデータ信号とを多
重化している。多重化した信号を分離するため、アドレ
スバスラとアドレスデータバス16間には上位アドレス
信号分離用う・ツチ6と下位アドレス信号分離用ラッチ
7とが、データバス4とアドレスデータバス16間には
ブタバッファ8が設けられている。そして周辺LS11
は、これら上位並びに下位アドレス信号分離用ラッチ6
.7、データバッファ8を制御するために上位並びに下
位アドレスラッチ信号9,10、データ・イネーブル信
号11を出力する機能を備えている。
を使用したマイクロコンピュータシステムの一例を示す
。このシステムは、周辺LSI 1.マイクロプロセッ
サ2、メモリ3等から成っている。4はデータバス、5
はアドレスバス、16はアドレスデータバスである。こ
のようなシステムにおいては、バラゲージのピン数を少
なくするためにアドレス信号とデータ信号とを同じバス
線上に時間的に切り替えて乗せる(時分割多重)方式が
多く採用されており、周辺LSIIにおいては、上位側
アドレス信号と下位側アドレス信号とデータ信号とを多
重化している。多重化した信号を分離するため、アドレ
スバスラとアドレスデータバス16間には上位アドレス
信号分離用う・ツチ6と下位アドレス信号分離用ラッチ
7とが、データバス4とアドレスデータバス16間には
ブタバッファ8が設けられている。そして周辺LS11
は、これら上位並びに下位アドレス信号分離用ラッチ6
.7、データバッファ8を制御するために上位並びに下
位アドレスラッチ信号9,10、データ・イネーブル信
号11を出力する機能を備えている。
第5図は、周辺LSIIがバスマスタ機能によりデータ
をメモリ3に書き込むタイミングを示したものである。
をメモリ3に書き込むタイミングを示したものである。
アドレスデータバス16には、上位アドレス信号(AH
O,AHI ) 、下位アドレス信号(ALO,ALL
>、データ信号(D。
O,AHI ) 、下位アドレス信号(ALO,ALL
>、データ信号(D。
Di>が時分割多重して出力されている。このアドレス
データバス信号を上位アドレスラッチ信号9、下位アド
レスラッチ信号10、データイネーブル信号11によっ
て分離することにより、アドレスバスラとデータバス4
とに信号が出力される。
データバス信号を上位アドレスラッチ信号9、下位アド
レスラッチ信号10、データイネーブル信号11によっ
て分離することにより、アドレスバスラとデータバス4
とに信号が出力される。
[発明が解決しようとする課題〕
しかしながら第5図に示すように、データバス信号はア
ドレスデータバス16に上位アドレス信号(AHO,A
HI )や下位アドレス信号(ALO,ALI)が出力
されている期間中(tl)は何も出力されない、このた
め信号の多重を行わない場合に比べて、1回の書き込み
毎にtlだけ余計に時間がかかることになりそのぶん書
き込みの速度が遅くなるという問題があった。
ドレスデータバス16に上位アドレス信号(AHO,A
HI )や下位アドレス信号(ALO,ALI)が出力
されている期間中(tl)は何も出力されない、このた
め信号の多重を行わない場合に比べて、1回の書き込み
毎にtlだけ余計に時間がかかることになりそのぶん書
き込みの速度が遅くなるという問題があった。
本発明の目的は、上記課題を解消し、データの書き込み
速度が高速化し得るマイクロコンピュータシステムを提
供することにある。
速度が高速化し得るマイクロコンピュータシステムを提
供することにある。
1課題を解決するための手段]
上記目的を達成するため本発明は、1乃至複数のアドレ
ス信号とデータ信号とを時分割多重してマイクロプロセ
ッサを介さずにメモリに入出力するバスマスタ機能を有
する周辺LSIを備えたマイクロコンピュータシステム
において、上記周辺LSIから出力された多重化されて
いるアドレス信号をラッチし分離して出力する第1のア
ドレスラッチと、その第1のアドレスラッチから出力さ
れた信号をラッチしてアドレスバスに出力する第2のア
ドレスラッチと、上記周辺LSIから出力されたデータ
信号をラッチしてデータバスに出力するデータラッチと
、上記周辺LSIが連続して上記メモリにデータを書き
込む際に、そのメモリへの前回のデータの書き込みが終
了すると上記第2のアドレスラッチと上記データラッチ
とに信号をラッチさせて上記メモリへの今回のデータ書
き込み動作を開始させると共に上記周辺LSIに次回の
書き込み動作を開始させる制御回路とを備えているもの
である。
ス信号とデータ信号とを時分割多重してマイクロプロセ
ッサを介さずにメモリに入出力するバスマスタ機能を有
する周辺LSIを備えたマイクロコンピュータシステム
において、上記周辺LSIから出力された多重化されて
いるアドレス信号をラッチし分離して出力する第1のア
ドレスラッチと、その第1のアドレスラッチから出力さ
れた信号をラッチしてアドレスバスに出力する第2のア
ドレスラッチと、上記周辺LSIから出力されたデータ
信号をラッチしてデータバスに出力するデータラッチと
、上記周辺LSIが連続して上記メモリにデータを書き
込む際に、そのメモリへの前回のデータの書き込みが終
了すると上記第2のアドレスラッチと上記データラッチ
とに信号をラッチさせて上記メモリへの今回のデータ書
き込み動作を開始させると共に上記周辺LSIに次回の
書き込み動作を開始させる制御回路とを備えているもの
である。
また、上記制御回路が、上記メモリへの前回の書き込み
動作の終了か上記周辺LSIからの今回の全アドレス信
号の出力開始よりも早い場合には、上記第1のアドレス
ラッチが今回の全アドレス信号をラッチする直ちにに上
記第2のアドレスラッチと上記データラッチとに信号を
ラッチさせて上記メモリへの今回のデータ書き込み動作
を開始させる機能を有して構成されてもよい。
動作の終了か上記周辺LSIからの今回の全アドレス信
号の出力開始よりも早い場合には、上記第1のアドレス
ラッチが今回の全アドレス信号をラッチする直ちにに上
記第2のアドレスラッチと上記データラッチとに信号を
ラッチさせて上記メモリへの今回のデータ書き込み動作
を開始させる機能を有して構成されてもよい。
また、上記制御回路が、上記メモリへの前回の書き込み
動作の終了が上記周辺LSIからの今回の全アドレス信
号の出力開始よりも遅く且つデータ信号の出力開始より
も早い場合には、前回のデータ書き込み動作が終了する
直ちにに上記第2のアドレスラッチと上記データラッチ
とに信号をラッチさせて上記メモリへの今回のデータ書
き込み動作を開始させる機能を有して構成されてもよい
。
動作の終了が上記周辺LSIからの今回の全アドレス信
号の出力開始よりも遅く且つデータ信号の出力開始より
も早い場合には、前回のデータ書き込み動作が終了する
直ちにに上記第2のアドレスラッチと上記データラッチ
とに信号をラッチさせて上記メモリへの今回のデータ書
き込み動作を開始させる機能を有して構成されてもよい
。
[作用]
周辺LSIが連続して上記メモリにデータを書き込む際
、周辺LSIがデータ信号を出力すると、制御回路は第
2のアドレスラッチと上記データラッチとに信号のラッ
チ動作を行わせて、アドレスバスとデータバスとに信号
を出力させて目盛りへの書き込みを開始させる。この書
き込み開始と同時に周辺LSIはデータ信号の出力を中
止し、次のデータの書き込み動作を開始する。このとき
周辺LSIは、アドレス信号、データ信号の順に信号を
出力する。これにより、周辺LSIより次回のアドレス
信号が出力されている間にメモリへの今回のデータ書き
込みが終了し、周辺LSIからの次回のデータ信号の出
力と同時に第2のアドレスラッチと上記データラッチと
による信号のラッチ動作が行われて、次のデータの書き
込みが開始される。このように周辺LSIよりアドレス
信号が出力されている間もデータの書き込みが行われる
ため、従来技術のようなデータバスの空き時間t1が無
くなり、データ転送速度を高めることが可能となる。
、周辺LSIがデータ信号を出力すると、制御回路は第
2のアドレスラッチと上記データラッチとに信号のラッ
チ動作を行わせて、アドレスバスとデータバスとに信号
を出力させて目盛りへの書き込みを開始させる。この書
き込み開始と同時に周辺LSIはデータ信号の出力を中
止し、次のデータの書き込み動作を開始する。このとき
周辺LSIは、アドレス信号、データ信号の順に信号を
出力する。これにより、周辺LSIより次回のアドレス
信号が出力されている間にメモリへの今回のデータ書き
込みが終了し、周辺LSIからの次回のデータ信号の出
力と同時に第2のアドレスラッチと上記データラッチと
による信号のラッチ動作が行われて、次のデータの書き
込みが開始される。このように周辺LSIよりアドレス
信号が出力されている間もデータの書き込みが行われる
ため、従来技術のようなデータバスの空き時間t1が無
くなり、データ転送速度を高めることが可能となる。
メモリへの前回の書き込み動作の終了が周辺LSIから
の今回の全アドレス信号の出力開始よりも早い場合には
、第1のアドレスラッチの今回の全アドレス信号のラッ
チ動作が終了する直ちにに第2のアドレスラッチに信号
をラッチさせてメモリへの今回のデータ書き込み動作を
開始させることにより、データバスよりも先にアドレス
バスに信号を出力させてメモリへの書き込み動作を行う
ことができる。
の今回の全アドレス信号の出力開始よりも早い場合には
、第1のアドレスラッチの今回の全アドレス信号のラッ
チ動作が終了する直ちにに第2のアドレスラッチに信号
をラッチさせてメモリへの今回のデータ書き込み動作を
開始させることにより、データバスよりも先にアドレス
バスに信号を出力させてメモリへの書き込み動作を行う
ことができる。
また、メモリへの前回の書き込み動作の終了が周辺LS
Iからの今回の全アドレス信号の出力開始よりも遅く且
つデータ信号の出力開始よりも早い場合には、前回のデ
ータ書き込み動作が終了する直ちにに第2のアドレスラ
ッチに信号をラッチさせてメモリへの今回のデータ書き
込み動作を開始させることにより、データバスよりも先
にアドレスバスに信号を出力させてメモリへの書き込み
動作を行うことができる。
Iからの今回の全アドレス信号の出力開始よりも遅く且
つデータ信号の出力開始よりも早い場合には、前回のデ
ータ書き込み動作が終了する直ちにに第2のアドレスラ
ッチに信号をラッチさせてメモリへの今回のデータ書き
込み動作を開始させることにより、データバスよりも先
にアドレスバスに信号を出力させてメモリへの書き込み
動作を行うことができる。
[実施例]
次に、本発明の一実施例について説明する。
第1図に示すように、マイクロコンピュータシステムは
、バスマスタ機能を有する周辺LSII、マイクロプロ
セッサ2、メモリ3等で主に構成されている。4はデー
タバス、5はアドレスバス、16はアドレスデータバス
であり、アドレスデータバス16とアドレスバスラ間に
は第1のアドレスラッチエアを構成する上位アドレス信
号分離用ラッチ6と下位アドレス信号分離用ラッチ7と
が設けられている0本実施例のマイクロコンピュータシ
ステムにあっては、第1のアドレスラッチエアとアドレ
スバスラ間に第2のアドレスラッチ18が設けられてい
る。第2のアドレスラッチ18は、上位アドレス信号分
利用ラッチ6とアドレスバスラ間に設けられた上位アド
レスラッチ12と、下位アドレス信号分利用ラッチ13
とアドレスバスラ間に設けられた下位アドレスラッチ1
3とで構成されている。また、アドレスデータバス16
とアドレスバスラ間にはデータラッチ14が設けられて
いる。これら上位並びに下位アドレスラッチ12.13
とデータラッチ14には、制御回路15が接続されてい
る。制御回路15は、上位並びに下位アドレスラッチ1
2.13のラツチ動作を制御するための第2のアドレス
ラッチ信号19とデータラッチ14のラッチ動作を制御
するためのデータラッチ信号20を出力する機能を有し
、周辺LSIIが連続してメモリ3にデータを書き込む
際に、メモリ3への前回のデータの書き込みが終了する
と第2のアドレスラッチ18とデータラッチ14とに信
号をラッチさせてメモリ3への今回のデータ書き込み動
作を開始させるよう構成されている。そして制御回路1
5の動作は、メモリ3への今回のデータ書き込み動作を
開始させるのと同時に、周辺LSIIの次回の書き込み
動作が開始されるようタイミングがとられている。
、バスマスタ機能を有する周辺LSII、マイクロプロ
セッサ2、メモリ3等で主に構成されている。4はデー
タバス、5はアドレスバス、16はアドレスデータバス
であり、アドレスデータバス16とアドレスバスラ間に
は第1のアドレスラッチエアを構成する上位アドレス信
号分離用ラッチ6と下位アドレス信号分離用ラッチ7と
が設けられている0本実施例のマイクロコンピュータシ
ステムにあっては、第1のアドレスラッチエアとアドレ
スバスラ間に第2のアドレスラッチ18が設けられてい
る。第2のアドレスラッチ18は、上位アドレス信号分
利用ラッチ6とアドレスバスラ間に設けられた上位アド
レスラッチ12と、下位アドレス信号分利用ラッチ13
とアドレスバスラ間に設けられた下位アドレスラッチ1
3とで構成されている。また、アドレスデータバス16
とアドレスバスラ間にはデータラッチ14が設けられて
いる。これら上位並びに下位アドレスラッチ12.13
とデータラッチ14には、制御回路15が接続されてい
る。制御回路15は、上位並びに下位アドレスラッチ1
2.13のラツチ動作を制御するための第2のアドレス
ラッチ信号19とデータラッチ14のラッチ動作を制御
するためのデータラッチ信号20を出力する機能を有し
、周辺LSIIが連続してメモリ3にデータを書き込む
際に、メモリ3への前回のデータの書き込みが終了する
と第2のアドレスラッチ18とデータラッチ14とに信
号をラッチさせてメモリ3への今回のデータ書き込み動
作を開始させるよう構成されている。そして制御回路1
5の動作は、メモリ3への今回のデータ書き込み動作を
開始させるのと同時に、周辺LSIIの次回の書き込み
動作が開始されるようタイミングがとられている。
また周辺LSIIは、第1のアドレスラッチ17を構成
する上位並びに下位アドレス信号分離用ラッチ6.7に
上位並びに下位アドレスラッチ信号9.10を、データ
ラッチ14にデータ・イネーブル信号11を出力する機
能を備えている。
する上位並びに下位アドレス信号分離用ラッチ6.7に
上位並びに下位アドレスラッチ信号9.10を、データ
ラッチ14にデータ・イネーブル信号11を出力する機
能を備えている。
第2図は第1図のマイクロコンピュータシステムにおい
て周辺LSIIがメモリ3に連続的にデータを書き込む
際のタイミングを示したものである。周辺LSIIがデ
ータ信号DOを出力する直ちにに制御回路15か第2の
アドレスラ・ンチ18(上位並びに下位アドレスラッチ
12.13)とデータラッチ14とに信号のラッチ動作
を行わせて、アドレスバスラとデータバス4とに信号を
出力させてメモリ3への書き込みを開始させる。この書
き込み開始と同時に周辺LSIIはデータ信号の出力を
中止し、次のデータの書き込み動作を開始し、上位アド
レス信号AH1、下位アドレス信号ALL、データ信号
D1の順に信号を出力する。これにより、周辺LSII
より次回のアドレス信号(AHI、ALI)が出力され
ている間にメモリへの今回のデータ書き込みが終了し、
周辺LSIIからの次回のデータ信号D1の出力と同時
に第2のアドレスラッチ18(上位並びに下位アドレス
ラッチ12.13)とデータラッチ14とによる信号の
ラッチ動作が行われて、次のデータの書き込みが開始さ
れる。このように周辺LS11よりアドレス信号が出力
されている間もブタの書き込みが行われるため、従来技
術のようなデータバスの空き時間t1が無くなり、デー
タ転送速度を高めることが可能となる。また、従来技術
におけるデータバスの空き時間もメモリ3のデータ書き
込みに使用できるので、1回の書き込み時間を長くとる
ことができ、アクセススピードの遅い安価なメモリを使
用することが可能である。
て周辺LSIIがメモリ3に連続的にデータを書き込む
際のタイミングを示したものである。周辺LSIIがデ
ータ信号DOを出力する直ちにに制御回路15か第2の
アドレスラ・ンチ18(上位並びに下位アドレスラッチ
12.13)とデータラッチ14とに信号のラッチ動作
を行わせて、アドレスバスラとデータバス4とに信号を
出力させてメモリ3への書き込みを開始させる。この書
き込み開始と同時に周辺LSIIはデータ信号の出力を
中止し、次のデータの書き込み動作を開始し、上位アド
レス信号AH1、下位アドレス信号ALL、データ信号
D1の順に信号を出力する。これにより、周辺LSII
より次回のアドレス信号(AHI、ALI)が出力され
ている間にメモリへの今回のデータ書き込みが終了し、
周辺LSIIからの次回のデータ信号D1の出力と同時
に第2のアドレスラッチ18(上位並びに下位アドレス
ラッチ12.13)とデータラッチ14とによる信号の
ラッチ動作が行われて、次のデータの書き込みが開始さ
れる。このように周辺LS11よりアドレス信号が出力
されている間もブタの書き込みが行われるため、従来技
術のようなデータバスの空き時間t1が無くなり、デー
タ転送速度を高めることが可能となる。また、従来技術
におけるデータバスの空き時間もメモリ3のデータ書き
込みに使用できるので、1回の書き込み時間を長くとる
ことができ、アクセススピードの遅い安価なメモリを使
用することが可能である。
第2図においてはデータを書き込む度に上位アドレス信
号が出力されている例を示したが、周辺LSIによって
は上位アドレスの変更が必要な場合のみ上位アドレス信
号を出力するものもある。
号が出力されている例を示したが、周辺LSIによって
は上位アドレスの変更が必要な場合のみ上位アドレス信
号を出力するものもある。
そのような場合のタイミングを第3図に示す。第3図に
おいては、下位アドレス信号のみが毎回出力されている
なめ、更にデータ転送速度が高くなる。
おいては、下位アドレス信号のみが毎回出力されている
なめ、更にデータ転送速度が高くなる。
また、第2図、第3図においてはアドレスバス5とデー
タバス4とに同時に信号が出力されているが、回路の構
成によってはデータバス4よりも先にアドレスバスラに
信号が出力されるほうが書き込みを早くできる場合があ
るので、そのような回路においてはアドレスバスラの信
号ができるだけ早く出力できるよう制御回路15が第2
のアドレスラッチ18のラッチ動作を制御してもよい。
タバス4とに同時に信号が出力されているが、回路の構
成によってはデータバス4よりも先にアドレスバスラに
信号が出力されるほうが書き込みを早くできる場合があ
るので、そのような回路においてはアドレスバスラの信
号ができるだけ早く出力できるよう制御回路15が第2
のアドレスラッチ18のラッチ動作を制御してもよい。
例えば、メモリ3への前回の書き込み動作の終了が周辺
LSIIからの今回の全アドレス信号の出力開始よりも
早い場合には、第1のアドレスラッチ17の今回の全ア
ドレス信号のラッチ動作が終了する直ちにに第2のアド
レスラッチ18に信号をラッチさせてメモリ3への今回
のデータ書き込み動作を開始させることにより、データ
バス4よりも先にアドレスバスラに信号を出力させてメ
モリ3への書き込み動作を行うことができる。また、メ
モリ3への前回の書き込み動作の終了が周辺LSIIか
らの今回の全アドレス信号の出力開始よりも遅く且つデ
ータ信号の出力開始よりも早い場合には、前回のデータ
書き込み動作が終了する直ちにに第2のアドレスラッチ
18に信号をラッチさせてメモリ3への今回のデータ書
き込み動作を開始させることにより、データラッチより
も先にアドレスバス4に信号を出力させることができる
。
LSIIからの今回の全アドレス信号の出力開始よりも
早い場合には、第1のアドレスラッチ17の今回の全ア
ドレス信号のラッチ動作が終了する直ちにに第2のアド
レスラッチ18に信号をラッチさせてメモリ3への今回
のデータ書き込み動作を開始させることにより、データ
バス4よりも先にアドレスバスラに信号を出力させてメ
モリ3への書き込み動作を行うことができる。また、メ
モリ3への前回の書き込み動作の終了が周辺LSIIか
らの今回の全アドレス信号の出力開始よりも遅く且つデ
ータ信号の出力開始よりも早い場合には、前回のデータ
書き込み動作が終了する直ちにに第2のアドレスラッチ
18に信号をラッチさせてメモリ3への今回のデータ書
き込み動作を開始させることにより、データラッチより
も先にアドレスバス4に信号を出力させることができる
。
尚、本実施例においては周辺LSIより上位アドレス信
号と下位アドレス信号とが分割されて出力される構成例
を示したが、本発明はこれに限るものではなく、上位並
びに下位アドレス信号を同時に出力する周辺LSIに対
しても実施可能である。また、本発明のマイクロコンピ
ュータシステムを構成する周辺LSIとしては、アドレ
スデータバスにアドレス信号とデータ信号とを時分割多
重して入出力するマイクロプロセッサを用いることも可
能である。
号と下位アドレス信号とが分割されて出力される構成例
を示したが、本発明はこれに限るものではなく、上位並
びに下位アドレス信号を同時に出力する周辺LSIに対
しても実施可能である。また、本発明のマイクロコンピ
ュータシステムを構成する周辺LSIとしては、アドレ
スデータバスにアドレス信号とデータ信号とを時分割多
重して入出力するマイクロプロセッサを用いることも可
能である。
[発明の効果]
以上要するに本発明によれば、周辺LSIよりアドレス
信号が出力されている間もデータの書き込み動作を行う
ことができるので、メモリへのデータ転送速度を高める
ことができる。
信号が出力されている間もデータの書き込み動作を行う
ことができるので、メモリへのデータ転送速度を高める
ことができる。
第1図は本発明の一実施例を示すシステム構成図、第2
図及び第3図は第1図に示すシステムの動作タイミング
を示す図、第4図は従来例を示すシステム構成図、第5
図は第4図に示すシステムの動作タイミングを示す図で
ある。 図中、1は周辺LSI、2はマイクロプロセッサ、3は
メモリ、4はデータバス、5はアドレスバス、14はデ
ータラッチ、15は制御回路、17は第1のアドレスラ
ッチ、18は第2のアドレスラッチである。 特許出願人 日立電線株式会社 代理人弁理士 絹 谷 信 雄 第4 図
図及び第3図は第1図に示すシステムの動作タイミング
を示す図、第4図は従来例を示すシステム構成図、第5
図は第4図に示すシステムの動作タイミングを示す図で
ある。 図中、1は周辺LSI、2はマイクロプロセッサ、3は
メモリ、4はデータバス、5はアドレスバス、14はデ
ータラッチ、15は制御回路、17は第1のアドレスラ
ッチ、18は第2のアドレスラッチである。 特許出願人 日立電線株式会社 代理人弁理士 絹 谷 信 雄 第4 図
Claims (1)
- 【特許請求の範囲】 1、1乃至複数のアドレス信号とデータ信号とを時分割
多重してマイクロプロセッサを介さずにメモリに入出力
するバスマスタ機能を有する周辺LSIを備えたマイク
ロコンピュータシステムにおいて、上記周辺LSIから
出力された多重化されているアドレス信号をラッチし分
離して出力する第1のアドレスラッチと、該第1のアド
レスラッチから出力された信号をラッチしてアドレスバ
スに出力する第2のアドレスラッチと、上記周辺LSI
から出力されたデータ信号をラッチしてデータバスに出
力するデータラッチと、上記周辺LSIが連続して上記
メモリにデータを書き込む際に、該メモリへの前回のデ
ータの書き込みが終了すると上記第2のアドレスラッチ
と上記データラッチとに信号をラッチさせて上記メモリ
への今回のデータ書き込み動作を開始させると共に上記
周辺LSIに次回の書き込み動作を開始させる制御回路
とを備えていることを特徴とするマイクロコンピュータ
システム。 2、上記制御回路が、上記メモリへの前回の書き込み動
作の終了が上記周辺LSIからの今回の全アドレス信号
の出力開始よりも早い場合には、上記第1のアドレスラ
ッチの今回の全アドレス信号のラッチ動作が終了すると
直ちに上記第2のアドレスラッチに信号をラッチさせて
上記メモリへの今回のデータ書き込み動作を開始させる
機能を有していることを特徴とする請求項1記載のマイ
クロコンピュータシステム。 3、上記制御回路が、上記メモリへの前回の書き込み動
作の終了が上記周辺LSIからの今回の全アドレス信号
の出力開始よりも遅く且つデータ信号の出力開始よりも
早い場合には、前回のデータ書き込み動作が終了する直
ちにに上記第2のアドレスラッチに信号をラッチさせて
上記メモリへの今回のデータ書き込み動作を開始させる
機能を有していることを特徴とする請求項1記載のマイ
クロコンピュータシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17957890A JPH0467247A (ja) | 1990-07-09 | 1990-07-09 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17957890A JPH0467247A (ja) | 1990-07-09 | 1990-07-09 | マイクロコンピュータシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0467247A true JPH0467247A (ja) | 1992-03-03 |
Family
ID=16068183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17957890A Pending JPH0467247A (ja) | 1990-07-09 | 1990-07-09 | マイクロコンピュータシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0467247A (ja) |
-
1990
- 1990-07-09 JP JP17957890A patent/JPH0467247A/ja active Pending
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