JPH0446386A - 液晶表示装置の駆動回路 - Google Patents
液晶表示装置の駆動回路Info
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- JPH0446386A JPH0446386A JP15603190A JP15603190A JPH0446386A JP H0446386 A JPH0446386 A JP H0446386A JP 15603190 A JP15603190 A JP 15603190A JP 15603190 A JP15603190 A JP 15603190A JP H0446386 A JPH0446386 A JP H0446386A
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- Japan
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- circuit
- line
- digital video
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- Pending
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 claims abstract description 12
- 239000011159 matrix material Substances 0.000 claims abstract description 11
- 239000010409 thin film Substances 0.000 claims abstract description 4
- 238000005070 sampling Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、薄膜トランジスタマトリックスアレイ(T
FTアレイ)を有してなるアクティブマトリックス型液
晶表示装置のソースラインを駆動する回路に関する。
FTアレイ)を有してなるアクティブマトリックス型液
晶表示装置のソースラインを駆動する回路に関する。
[従来の技術]
従来、アクティブマトリックス型液晶表示装置のソース
ラインを駆動する回路として、例えば第3図に示すよう
なものが提案されている。
ラインを駆動する回路として、例えば第3図に示すよう
なものが提案されている。
同図において、21はタイミング発生回路であり、この
タイミング発生回路21には、後述するアナログ映像信
号に同期した水平同門信号HDおよび垂直同期信号VD
が基準タイミング信号として供給される。
タイミング発生回路21には、後述するアナログ映像信
号に同期した水平同門信号HDおよび垂直同期信号VD
が基準タイミング信号として供給される。
タイミング発生回路21からのサンプリングクロックC
KおよびスタートパルスPSTはシフトレジスタ回路2
2に供給される。
KおよびスタートパルスPSTはシフトレジスタ回路2
2に供給される。
アナログの映像信号SVaはサンプリングゲート回路2
3に供給される。このゲート回路23には、映像信号S
Vaをサンプリングして画素信号を得るゲート部が複数
個設けられている。これら複数のゲート部には、各水平
期間において、上述したシフトレジスタ回路23よりゲ
ートパルスPSGが供給され、1ライン分の画素信号が
サンプリングされる。
3に供給される。このゲート回路23には、映像信号S
Vaをサンプリングして画素信号を得るゲート部が複数
個設けられている。これら複数のゲート部には、各水平
期間において、上述したシフトレジスタ回路23よりゲ
ートパルスPSGが供給され、1ライン分の画素信号が
サンプリングされる。
ゲート回H23でサンプリングされた1ライン分の画素
信号は、ラッチゲート回路24に供給される。このゲー
ト回路24にはタイミング発生回路21より水平ブラン
キング期間内にラッチパルスPLGが供給され、ゲート
回路23より供給される1ライン分の画業信号がラッチ
され、次の1水平期間保持される。
信号は、ラッチゲート回路24に供給される。このゲー
ト回路24にはタイミング発生回路21より水平ブラン
キング期間内にラッチパルスPLGが供給され、ゲート
回路23より供給される1ライン分の画業信号がラッチ
され、次の1水平期間保持される。
そして、このゲート回路24より出力される1ライン分
の画素信号は、それぞれ出力回路25を介してTFTア
レイ10の対応するソースラインQsに同時に供給され
る。
の画素信号は、それぞれ出力回路25を介してTFTア
レイ10の対応するソースラインQsに同時に供給され
る。
第4図は、1個の画素信号に対応するゲート回路23.
24および出力回路25の具体構成を示したものでる。
24および出力回路25の具体構成を示したものでる。
つまり、このような構成が1ライン分設けられている。
ここで、G23およびG24はゲート、C23およびC
24はコンデンサ、A25はバッファである。
24はコンデンサ、A25はバッファである。
第3図に戻って、ゲート駆動回路26にはタイミング発
生回路21より制御信号が供給され、各水平期間におい
て出力回路25よりT F ’rアレイ10の複数のソ
ースラインQsに供給される1ライン分の画素信号に対
応した位置のゲートラインΩgに順次走査パルスが供給
される。
生回路21より制御信号が供給され、各水平期間におい
て出力回路25よりT F ’rアレイ10の複数のソ
ースラインQsに供給される1ライン分の画素信号に対
応した位置のゲートラインΩgに順次走査パルスが供給
される。
[発明が解決しようとするff題コ
ところで、第3図例の駆動回路によれば、アナログの映
像信号SVaを入力する方式であるため、大画面、高画
質のTFTアレイ10のように1ラインの画素数が増大
すると、 1つの画素信号に許されるサンプリング時間
が短くなり、ゲート回路23のコンデンサC23の充電
時間が不十分にな)て、映像信号SVaを正確にサンプ
リングできなくなる。つまり、TFTアレイ10を映像
信号SVaに対応して正確に駆動できなくなり、良好な
表示品質を得ることが困難であった。
像信号SVaを入力する方式であるため、大画面、高画
質のTFTアレイ10のように1ラインの画素数が増大
すると、 1つの画素信号に許されるサンプリング時間
が短くなり、ゲート回路23のコンデンサC23の充電
時間が不十分にな)て、映像信号SVaを正確にサンプ
リングできなくなる。つまり、TFTアレイ10を映像
信号SVaに対応して正確に駆動できなくなり、良好な
表示品質を得ることが困難であった。
そこで、この発明では、 1ラインの画素数の多い大画
面、高画質のTFTアレイをも正確に駆動できる濯晶表
示?装置の駆動回路を提供するものである。
面、高画質のTFTアレイをも正確に駆動できる濯晶表
示?装置の駆動回路を提供するものである。
[f!題を解決するための手段]
この発明は、薄膜トランジスタマトリックスアレイを有
してなるアクティブマトリックス型液晶表示装置のソー
スラインを駆動する回路であって、一連の所定ビットの
画素データからなるディジタル映像信号を1ライン分ず
つ順次格納するシフトレジスタ回路と、このシフトしジ
スタ回路に順次格納される1ライン分のディジタル映像
信号を1水平期間保持するラッチ回路と、このラッチ回
路より出力される1ライン分のディジタル映像信号を構
成する各画素データをそれぞれアナログ信号に変換し、
マトリックスアレイの対応するソースラインにアナログ
映像信号として供給する変換回路とを備えるものである
。
してなるアクティブマトリックス型液晶表示装置のソー
スラインを駆動する回路であって、一連の所定ビットの
画素データからなるディジタル映像信号を1ライン分ず
つ順次格納するシフトレジスタ回路と、このシフトしジ
スタ回路に順次格納される1ライン分のディジタル映像
信号を1水平期間保持するラッチ回路と、このラッチ回
路より出力される1ライン分のディジタル映像信号を構
成する各画素データをそれぞれアナログ信号に変換し、
マトリックスアレイの対応するソースラインにアナログ
映像信号として供給する変換回路とを備えるものである
。
[作 用〕
上述構成においては、ディジタル映像信号SVdをシフ
トしジスタ回vIi2に1ライン分ずつ順次格納し、次
いてシフトしジスタ回路2にl1li!次格納される1
ライン分のディジタル映像信号をラッチ回路3て1水平
間間保持して変換回路4てアナログの映像信号に変換し
てTPTアレイ10のソースラインに供給するものであ
り、従来のようにアナログの映像信号SVaより画素信
号をサンプリングする等の処理をするものてないため、
1ラインの画素数が増大してもTFTアレイ10の駆動
が不十分となることはなく、映像信号SVdに対応して
TFTアレイを正確に駆動できるようになる。
トしジスタ回vIi2に1ライン分ずつ順次格納し、次
いてシフトしジスタ回路2にl1li!次格納される1
ライン分のディジタル映像信号をラッチ回路3て1水平
間間保持して変換回路4てアナログの映像信号に変換し
てTPTアレイ10のソースラインに供給するものであ
り、従来のようにアナログの映像信号SVaより画素信
号をサンプリングする等の処理をするものてないため、
1ラインの画素数が増大してもTFTアレイ10の駆動
が不十分となることはなく、映像信号SVdに対応して
TFTアレイを正確に駆動できるようになる。
[実 施 例]
以下、第1図を参照しながら、この発明の一実施例につ
いて説明する。
いて説明する。
同図において、1はタイミング発生回路であり、このタ
イミング発生回路1には、後述するディジタルの映像信
号SVdに同期した水平同期信号HDおよび垂直同期信
号vOが基準タイミング信号として供給される。
イミング発生回路1には、後述するディジタルの映像信
号SVdに同期した水平同期信号HDおよび垂直同期信
号vOが基準タイミング信号として供給される。
2はシフトレジスタ回路であり、このシフトレジスタ回
路2には、8ビツトのディジタル映像信号SVdが供給
される。タイミング発生回路lよリシフトしジスタ回路
2にはクロックCLKが供給され、各水平期間において
映像信号SVdが1ライン分ずつ順次格納される。
路2には、8ビツトのディジタル映像信号SVdが供給
される。タイミング発生回路lよリシフトしジスタ回路
2にはクロックCLKが供給され、各水平期間において
映像信号SVdが1ライン分ずつ順次格納される。
各水平期間てシフトレジスタ回路2に格納される1ライ
ン分の画素データは、ラッチ回路3に供給される。この
ラッチ回路3にはタイミング発生回路lより水平ブラン
キング期間内にラッチパルスPLが供給され、シフトレ
ジスタ回路2より供給される1ライン分の画素データが
ラッチされ、次の1水平期間保持される。
ン分の画素データは、ラッチ回路3に供給される。この
ラッチ回路3にはタイミング発生回路lより水平ブラン
キング期間内にラッチパルスPLが供給され、シフトレ
ジスタ回路2より供給される1ライン分の画素データが
ラッチされ、次の1水平期間保持される。
ラッチ回路3より出力される1ライン分の画素データは
変換回路4に供給される。
変換回路4に供給される。
この変換回路4ては、8ビツトの各画素データが、それ
ぞれアナログの画素信号に変換される。
ぞれアナログの画素信号に変換される。
第2図は、変換回路4の1画素部分の構成を示すもので
ある。
ある。
同図において、IN7〜INOは、それぞれ8ビツトの
画素データを構成するD7〜DOのビット信号の入力端
子である。これらD7〜DOのピット信号は、それぞれ
インバータを介して一対のPチャネルMOSFETで構
成されるアナログスイッチA、 S 7〜ASOに制御
信号として供給される。
画素データを構成するD7〜DOのビット信号の入力端
子である。これらD7〜DOのピット信号は、それぞれ
インバータを介して一対のPチャネルMOSFETで構
成されるアナログスイッチA、 S 7〜ASOに制御
信号として供給される。
また、アナログスイッチA57〜ASOには、ダイオー
ド接続されたPチャネルMOSFETで構成されるR−
2Rラダ一抵抗回路が接続される。
ド接続されたPチャネルMOSFETで構成されるR−
2Rラダ一抵抗回路が接続される。
このラダー抵抗回路には、低圧側の基準電圧VsSおよ
び高圧側の基準電圧Vccが供給される。
び高圧側の基準電圧Vccが供給される。
そして、ラダー抵抗回路で形成される各ビットに対応す
る電圧が、D7〜DOのビ・ント信号に応じてアナログ
スイッチAS7〜ASOでもって選択的に取り出されて
加算され、その加算出力がアナログ画素信号としてアン
プAMPを通じて出力端子OUTに導出される。
る電圧が、D7〜DOのビ・ント信号に応じてアナログ
スイッチAS7〜ASOでもって選択的に取り出されて
加算され、その加算出力がアナログ画素信号としてアン
プAMPを通じて出力端子OUTに導出される。
なお、第2図例の回路動作は、従来周知のR−2Rラダ
ー抵抗によるD/Aコンバータの回路動作と同じである
ので、詳細説明は省略する。
ー抵抗によるD/Aコンバータの回路動作と同じである
ので、詳細説明は省略する。
第1図に戻って、変換回路4からは、ラッチ回路3より
供給される1ライン分のディジタルの画素データにそれ
ぞれ対応したレベルのアナログの画素信号が出力され、
それぞれ出力回路6を介してTFTアレイ】0の対応す
るソースライン12sに同時に供給される。
供給される1ライン分のディジタルの画素データにそれ
ぞれ対応したレベルのアナログの画素信号が出力され、
それぞれ出力回路6を介してTFTアレイ】0の対応す
るソースライン12sに同時に供給される。
また、7はゲート駆動回路であり、このゲート駆動回路
7にはタイミング発生回路Iより制御信号が供給され、
各水平期間において出力回路6よりTFTアレイlOの
複数のソースライン9sに供給されるlライン分の画業
信号に対応した位置のゲートライン98に順次走査パル
スが供給される。
7にはタイミング発生回路Iより制御信号が供給され、
各水平期間において出力回路6よりTFTアレイlOの
複数のソースライン9sに供給されるlライン分の画業
信号に対応した位置のゲートライン98に順次走査パル
スが供給される。
このように本例においては、ディジタル映像信号SVd
はシフトレジスタ回路2に1ライン分ずつ順次格納され
、次いでシフトレジスタ回路2に順次格納される1ライ
ン分のディジタル映像信号はラッチ回路3て1水平間間
保持されて変換回路4てアナログの映像信号に変換され
てTPTアレイlOのソースラインΩSに供給されると
共に、TFTアレイ】0の複数のソースラインQsに供
給される1ライン分の映像信号に対応した位置のゲート
ラインΩgに順次走査パルスが供給されるものであり、
TFTアレイ10の各画素は映像信号SVdの各画素デ
ータに応したアナログの画素信号によって駆動され、画
像が表示される。
はシフトレジスタ回路2に1ライン分ずつ順次格納され
、次いでシフトレジスタ回路2に順次格納される1ライ
ン分のディジタル映像信号はラッチ回路3て1水平間間
保持されて変換回路4てアナログの映像信号に変換され
てTPTアレイlOのソースラインΩSに供給されると
共に、TFTアレイ】0の複数のソースラインQsに供
給される1ライン分の映像信号に対応した位置のゲート
ラインΩgに順次走査パルスが供給されるものであり、
TFTアレイ10の各画素は映像信号SVdの各画素デ
ータに応したアナログの画素信号によって駆動され、画
像が表示される。
本例によれば、従来のようにアナログの映像信号SVa
より画業信号をサンプリングする等の処理をするもので
ないので、1ラインの画素数が増大してもTFTアレイ
の駆動が不十分となることはなく、映像信号SVdに対
応してTFTアレイ10を正確に駆動することができる
。
より画業信号をサンプリングする等の処理をするもので
ないので、1ラインの画素数が増大してもTFTアレイ
の駆動が不十分となることはなく、映像信号SVdに対
応してTFTアレイ10を正確に駆動することができる
。
なお、上述実施例においては、8ビツトの画業データを
取り扱うようにしたものであるが、画素データのビット
数はこれに限定されるものではない。
取り扱うようにしたものであるが、画素データのビット
数はこれに限定されるものではない。
[発明の効果]
以上説明したように、この発明によれば、ディジタルの
映像信号を取り扱うものであり、従来のようにアナログ
の映it信号より画素信号をサンブノングする等の処理
をすることがないため、1ラインの画素数が増大しても
TFTアレイの駆動が不十分となることはなく、映像信
号に対応してTFTアレイを正確に駆動することができ
る。
映像信号を取り扱うものであり、従来のようにアナログ
の映it信号より画素信号をサンブノングする等の処理
をすることがないため、1ラインの画素数が増大しても
TFTアレイの駆動が不十分となることはなく、映像信
号に対応してTFTアレイを正確に駆動することができ
る。
第1図はこの発明の一実施例を示す構成図、第2図は変
換回路(1画素部分)の構成図、第3図は従来例の構成
図、第4図は従来例の要部の具体構成図である。 1・・・タイミング発生回路 2・・・シフトレジスタ回路 3・・・ラッチ回路 4・・・変換回路 6・・・出力回路 7・・・ゲート駆動回路 10・・・TFTアレイ 特許出願人 シ ャ −プ株式会社 変換回路(1画素部分)の構成図 第2図
換回路(1画素部分)の構成図、第3図は従来例の構成
図、第4図は従来例の要部の具体構成図である。 1・・・タイミング発生回路 2・・・シフトレジスタ回路 3・・・ラッチ回路 4・・・変換回路 6・・・出力回路 7・・・ゲート駆動回路 10・・・TFTアレイ 特許出願人 シ ャ −プ株式会社 変換回路(1画素部分)の構成図 第2図
Claims (1)
- (1)薄膜トランジスタマトリックスアレイを有してな
るアクティブマトリックス型液晶表示装置のソースライ
ンを駆動する液晶表示装置の駆動回路において、 一連の所定ビットの画素データからなるディジタル映像
信号を1ライン分ずつ順次格納するシフトレジスタ回路
と、 上記シフトレジスタ回路に順次格納される1ライン分の
ディジタル映像信号を1水平期間保持するラッチ回路と
、 上記ラッチ回路より出力される1ライン分のディジタル
映像信号を構成する各画素データをそれぞれアナログ信
号に変換し、上記マトリックスアレイの対応するソース
ラインにアナログ映像信号として供給する変換回路とを
備えることを特徴とする液晶表示装置の駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15603190A JPH0446386A (ja) | 1990-06-14 | 1990-06-14 | 液晶表示装置の駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15603190A JPH0446386A (ja) | 1990-06-14 | 1990-06-14 | 液晶表示装置の駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0446386A true JPH0446386A (ja) | 1992-02-17 |
Family
ID=15618802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15603190A Pending JPH0446386A (ja) | 1990-06-14 | 1990-06-14 | 液晶表示装置の駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0446386A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5856816A (en) * | 1995-07-04 | 1999-01-05 | Lg Electronics Inc. | Data driver for liquid crystal display |
US6064364A (en) * | 1993-12-27 | 2000-05-16 | Sharp Kabushiki Kaisha | Image display scanning circuit with outputs from sequentially switched pulse signals |
US6580407B1 (en) | 1994-06-08 | 2003-06-17 | Canon Kabushiki Kaisha | Electron-beam generating device having plurality of cold cathode elements, method of driving said device and image forming apparatus applying same |
US6674420B2 (en) | 1997-04-18 | 2004-01-06 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
-
1990
- 1990-06-14 JP JP15603190A patent/JPH0446386A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6064364A (en) * | 1993-12-27 | 2000-05-16 | Sharp Kabushiki Kaisha | Image display scanning circuit with outputs from sequentially switched pulse signals |
US6580407B1 (en) | 1994-06-08 | 2003-06-17 | Canon Kabushiki Kaisha | Electron-beam generating device having plurality of cold cathode elements, method of driving said device and image forming apparatus applying same |
US5856816A (en) * | 1995-07-04 | 1999-01-05 | Lg Electronics Inc. | Data driver for liquid crystal display |
US6674420B2 (en) | 1997-04-18 | 2004-01-06 | Seiko Epson Corporation | Driving circuit of electro-optical device, driving method for electro-optical device, and electro-optical device and electronic equipment employing the electro-optical device |
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