JPH04284625A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04284625A JPH04284625A JP3048530A JP4853091A JPH04284625A JP H04284625 A JPH04284625 A JP H04284625A JP 3048530 A JP3048530 A JP 3048530A JP 4853091 A JP4853091 A JP 4853091A JP H04284625 A JPH04284625 A JP H04284625A
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- well
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置におけるウ
エルの形成方法に関する。近年の半導体装置の高集積化
，高速化に伴い，ウエル形成の不純物イオンの注入技術
においても高エネルギのものが多く用いられるようにな
ってきている。
エルの形成方法に関する。近年の半導体装置の高集積化
，高速化に伴い，ウエル形成の不純物イオンの注入技術
においても高エネルギのものが多く用いられるようにな
ってきている。
【０００２】
【従来の技術】図４は従来例の説明図である。図におい
て，２０はシリコン（Ｓｉ）基板， ２１は素子分離酸
化膜， ２２はマスク， ２３は不純物イオン， ２４
は拡散層である。
て，２０はシリコン（Ｓｉ）基板， ２１は素子分離酸
化膜， ２２はマスク， ２３は不純物イオン， ２４
は拡散層である。
【０００３】従来のイオン注入法を用いたウエル形成技
術には，主に二つの方法がある。先ず，第１の方法は，
半導体装置内のウエルの形成を素子分離酸化膜形成前に
行うもので，これは，従前，イオン注入の加速電圧が一
般的に ２００ＫｅＶ が上限だったためである。
術には，主に二つの方法がある。先ず，第１の方法は，
半導体装置内のウエルの形成を素子分離酸化膜形成前に
行うもので，これは，従前，イオン注入の加速電圧が一
般的に ２００ＫｅＶ が上限だったためである。
【０００４】即ち， 図４（ａ）左側に示すように，加
速電圧 １８０ＫｅＶ 程度の中エネルギで，不純物イ
オン２３のＳｉ基板２０内へのイオン注入を行った後，
１，２００ ℃で６時間程度の活性化熱処理を行って
，注入した不純物をＳｉ基板２０内に拡散させて，拡散
層２４を形成してウエルとするものである。
速電圧 １８０ＫｅＶ 程度の中エネルギで，不純物イ
オン２３のＳｉ基板２０内へのイオン注入を行った後，
１，２００ ℃で６時間程度の活性化熱処理を行って
，注入した不純物をＳｉ基板２０内に拡散させて，拡散
層２４を形成してウエルとするものである。
【０００５】所望の表面濃度や深さを得るための不純物
プロファイルは図４（ａ）図右側に示す通りであり，特
に，ｐ型ウエルのＣＭＯＳの場合は相対的にウエルの抵
抗値が高いものであった。
プロファイルは図４（ａ）図右側に示す通りであり，特
に，ｐ型ウエルのＣＭＯＳの場合は相対的にウエルの抵
抗値が高いものであった。
【０００６】この方法は，ウエルの深さをコントロール
するためには，熱処理時間を延ばすか，或いは，熱処理
温度を上げるしか方法がないが，この結果，処理量（ス
ループット）が上がらず，また，熱処理炉の炉芯管が傷
むため，コストが高く付く欠点がある。
するためには，熱処理時間を延ばすか，或いは，熱処理
温度を上げるしか方法がないが，この結果，処理量（ス
ループット）が上がらず，また，熱処理炉の炉芯管が傷
むため，コストが高く付く欠点がある。
【０００７】次ぎに，第２の方法は，図４（ｂ）に示す
ように，素子分離酸化膜形成後に，加速電圧 ２００Ｋ
ｅＶ 乃至６ＭｅＶ の高エネルギで， 不純物イオン
２３のＳｉ基板２０内へのイオン注入を行った後， 熱
処理して拡散層２４を形成し， ウエルとする方法で，
現在実現しつつある。
ように，素子分離酸化膜形成後に，加速電圧 ２００Ｋ
ｅＶ 乃至６ＭｅＶ の高エネルギで， 不純物イオン
２３のＳｉ基板２０内へのイオン注入を行った後， 熱
処理して拡散層２４を形成し， ウエルとする方法で，
現在実現しつつある。
【０００８】この方法では，図４（ｂ）右側に示すよう
に，注入エネルギを上げることで，ウエルを深くするこ
とができるが，被注入基板であるＳｉ基板２０の表面側
は比較的低濃度で，Ｓｉ基板２０の深いところが高濃度
となる高エネルギ注入独特のリトログレードウエルの分
布となり，ウエルの深さの割りには，空乏層がＳｉ基板
２０の内部に延びない欠点がある。
に，注入エネルギを上げることで，ウエルを深くするこ
とができるが，被注入基板であるＳｉ基板２０の表面側
は比較的低濃度で，Ｓｉ基板２０の深いところが高濃度
となる高エネルギ注入独特のリトログレードウエルの分
布となり，ウエルの深さの割りには，空乏層がＳｉ基板
２０の内部に延びない欠点がある。
【０００９】
【発明が解決しようとする課題】従って，深いウエルを
形成する割りには，空乏層の領域が狭くなり，例えば，
固体撮像素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖ
ｉｃｅ：ＣＣＤ） の場合， ウエルが深いにもかかわ
らず， 空乏層が延びないために， 長波長側の光が吸
収できないといった問題点が生じていた。
形成する割りには，空乏層の領域が狭くなり，例えば，
固体撮像素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖ
ｉｃｅ：ＣＣＤ） の場合， ウエルが深いにもかかわ
らず， 空乏層が延びないために， 長波長側の光が吸
収できないといった問題点が生じていた。
【００１０】本発明は，上記の問題点に鑑み，深く広い
空乏層の領域を得ることを目的として提供されるもので
ある。
空乏層の領域を得ることを目的として提供されるもので
ある。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板， ２は不純物
イオン，３はウエル，４はマスクである。
図である。図において，１は半導体基板， ２は不純物
イオン，３はウエル，４はマスクである。
【００１２】上記の問題点は次ぎの方法によって解決さ
れる。先ず， レジスト膜等のマスク４を用いて， Ｍ
ｅＶ 級の高エネルギイオン注入により半導体基板１内
に反対導電型の不純物イオン２を注入する。図１（ａ）
はこの場合の基板内の深さに対する不純物の濃度プロフ
ァイルである。
れる。先ず， レジスト膜等のマスク４を用いて， Ｍ
ｅＶ 級の高エネルギイオン注入により半導体基板１内
に反対導電型の不純物イオン２を注入する。図１（ａ）
はこの場合の基板内の深さに対する不純物の濃度プロフ
ァイルである。
【００１３】続いて，前回より低い，ＫｅＶ 級の高エ
ネルギイオン注入により半導体基板１内に反対導電型の
不純物イオン２を再び注入する。図１（ｂ）はこの場合
の基板内の深さに対する不純物の濃度プロファイルであ
る。
ネルギイオン注入により半導体基板１内に反対導電型の
不純物イオン２を再び注入する。図１（ｂ）はこの場合
の基板内の深さに対する不純物の濃度プロファイルであ
る。
【００１４】更に，前回より低い，ＫｅＶ 級の中エネ
ルギイオン注入により半導体基板１内に反対導電型の不
純物イオン２を更に注入する。図１（ｃ）はこの場合の
基板内の深さに対する不純物の濃度プロファイルである
。
ルギイオン注入により半導体基板１内に反対導電型の不
純物イオン２を更に注入する。図１（ｃ）はこの場合の
基板内の深さに対する不純物の濃度プロファイルである
。
【００１５】このように，高エネルギイオン注入を，エ
ネルギの量を少しづつ低い方に変えて，数回断続的に，
或いは，一度に連続的に可変して行う。その後，図１（
ｄ）に示すように，半導体基板１を活性化熱処理するこ
とによって，半導体基板１内の深さ方向の濃度が一定な
良好なウエル３を形成することができ，このことによっ
て，半導体基板１内の空乏層をより大きく広げることが
可能となる。
ネルギの量を少しづつ低い方に変えて，数回断続的に，
或いは，一度に連続的に可変して行う。その後，図１（
ｄ）に示すように，半導体基板１を活性化熱処理するこ
とによって，半導体基板１内の深さ方向の濃度が一定な
良好なウエル３を形成することができ，このことによっ
て，半導体基板１内の空乏層をより大きく広げることが
可能となる。
【００１６】即ち，本発明の目的は，図１（ａ）に示す
ように，一導電型半導体基板１中に，イオン注入法によ
り反対導電型の不純物イオン２を選択的に注入し，続い
て，図１（ｂ），（ｃ）に示すように，該半導体基板（
１） 中に， イオン注入法により前回より低いエネル
ギで， 反対導電型の不純物イオン２を同じ位置に選択
的に注入する工程を少なくとも１回行い，しかる後，図
１（ｄ）に示すように，該半導体基板１を活性化熱処理
して反対導電型のウエル３を形成することにより達成さ
れる。
ように，一導電型半導体基板１中に，イオン注入法によ
り反対導電型の不純物イオン２を選択的に注入し，続い
て，図１（ｂ），（ｃ）に示すように，該半導体基板（
１） 中に， イオン注入法により前回より低いエネル
ギで， 反対導電型の不純物イオン２を同じ位置に選択
的に注入する工程を少なくとも１回行い，しかる後，図
１（ｄ）に示すように，該半導体基板１を活性化熱処理
して反対導電型のウエル３を形成することにより達成さ
れる。
【００１７】
【作用】本発明では，空乏層がより多く拡がるウエルを
形成することにより，ＣＣＤにおいては感度を上げるこ
とができ，また，メモリ素子においては集積度を上げる
ことが可能となる。
形成することにより，ＣＣＤにおいては感度を上げるこ
とができ，また，メモリ素子においては集積度を上げる
ことが可能となる。
【００１８】
【実施例】図２は本発明の一実施例の工程順模式断面図
，図３は本発明のイオン注入法により半導体基板内に形
成されたウエルの不純物濃度プロファイルである。
，図３は本発明のイオン注入法により半導体基板内に形
成されたウエルの不純物濃度プロファイルである。
【００１９】図において， ６はＳｉウエハ，７はフィ
ールド二酸化シリコン（ＳｉＯ２）膜，８はパッドＳｉ
Ｏ２膜，９はレジスト膜，１０は Ｂ＋ ， １１は注
入層， １２はｐウエル，１３はゲートＳｉＯ２膜，
１４は多結晶シリコン（ポリＳｉ）ゲート電極， １５
はＳｉＯ２膜， １６はｎ型ソース・ドレイン拡散層，
１７はｐ型ソース・ドレイン拡散層，１８はアルミニウ
ム（Ａｌ）電極， １９はカバー燐珪酸ガラス（ＰＳＧ
） 膜 である。
ールド二酸化シリコン（ＳｉＯ２）膜，８はパッドＳｉ
Ｏ２膜，９はレジスト膜，１０は Ｂ＋ ， １１は注
入層， １２はｐウエル，１３はゲートＳｉＯ２膜，
１４は多結晶シリコン（ポリＳｉ）ゲート電極， １５
はＳｉＯ２膜， １６はｎ型ソース・ドレイン拡散層，
１７はｐ型ソース・ドレイン拡散層，１８はアルミニウ
ム（Ａｌ）電極， １９はカバー燐珪酸ガラス（ＰＳＧ
） 膜 である。
【００２０】図２（ａ）に示すように，ｎ型１０Ωｃｍ
のＳｉウエハ６の表面に薄いパッドＳｉＯ２膜８を熱酸
化法により２００ Åの厚さに形成した後， 図示しな
い Ｓｉ３Ｎ４膜を ＣＶＤ法により１，０００ Åの
厚さに成長し， 素子形成領域上にパタニングする。
のＳｉウエハ６の表面に薄いパッドＳｉＯ２膜８を熱酸
化法により２００ Åの厚さに形成した後， 図示しな
い Ｓｉ３Ｎ４膜を ＣＶＤ法により１，０００ Åの
厚さに成長し， 素子形成領域上にパタニングする。
【００２１】次ぎに， 選択酸化（ＬＯＣＯＳ） 法に
より， フィールドＳｉＯ２膜７をウエット酸化により
９００ ℃で６，０００ Åの厚さに形成する。そして
，マスクとしてレジスト膜９をパタニングし， 素子形
成領域にイオン注入法により， 硼素イオン（Ｂ＋ ）
１０を加速電圧１Ｍｅｖ ， ドーズ量１ｘ１０１３
／ｃｍ２の条件で注入する事により， Ｓｉウエハ６内
に不純物の注入層１１ができる。
より， フィールドＳｉＯ２膜７をウエット酸化により
９００ ℃で６，０００ Åの厚さに形成する。そして
，マスクとしてレジスト膜９をパタニングし， 素子形
成領域にイオン注入法により， 硼素イオン（Ｂ＋ ）
１０を加速電圧１Ｍｅｖ ， ドーズ量１ｘ１０１３
／ｃｍ２の条件で注入する事により， Ｓｉウエハ６内
に不純物の注入層１１ができる。
【００２２】次ぎに， 図２（ｂ）に示すように，同じ
素子形成領域にイオン注入法により，硼素イオン（Ｂ＋
） １０を加速電圧を前回の半分の５００Ｋｅｖ ，
ドーズ量５ｘ１０１２／ｃｍ２の条件で注入する。
素子形成領域にイオン注入法により，硼素イオン（Ｂ＋
） １０を加速電圧を前回の半分の５００Ｋｅｖ ，
ドーズ量５ｘ１０１２／ｃｍ２の条件で注入する。
【００２３】更に， 図２（ｃ）に示すように，再度，
同じ素子形成領域にイオン注入法により， 硼素イオン
（Ｂ＋ ） １０を加速電圧を更に減少して ２００Ｋ
ｅｖ，ドーズ量１ｘ１０１２／ｃｍ２の条件で注入する
。
同じ素子形成領域にイオン注入法により， 硼素イオン
（Ｂ＋ ） １０を加速電圧を更に減少して ２００Ｋ
ｅｖ，ドーズ量１ｘ１０１２／ｃｍ２の条件で注入する
。
【００２４】続いて， 図２（ｄ）に示すように，素子
形成領域上に，塩酸酸化法により，ゲートＳｉＯ２膜１
３を１，０００ ℃で １５０Åの厚さに成長する。同
時に， Ｓｉウエハ６中にイオン注入された Ｂイオン
１０が活性化されて， 図３に示すように，Ｓｉウエハ
６の深さ方向に不純物濃度が均一なｐウエル１２が形成
される。
形成領域上に，塩酸酸化法により，ゲートＳｉＯ２膜１
３を１，０００ ℃で １５０Åの厚さに成長する。同
時に， Ｓｉウエハ６中にイオン注入された Ｂイオン
１０が活性化されて， 図３に示すように，Ｓｉウエハ
６の深さ方向に不純物濃度が均一なｐウエル１２が形成
される。
【００２５】その後，通常の方法により，図２（ｅ）に
示すように，ポリＳｉ膜ゲート電極１４をＣＶＤ 法に
より３，０００ Åの厚さにパタニング形成し， ｎ型
のソーズ・ドレイン拡散層１６及びｐ型のソーズ・ドレ
イン拡散層１７を形成する。
示すように，ポリＳｉ膜ゲート電極１４をＣＶＤ 法に
より３，０００ Åの厚さにパタニング形成し， ｎ型
のソーズ・ドレイン拡散層１６及びｐ型のソーズ・ドレ
イン拡散層１７を形成する。
【００２６】続いて， ＣＶＤ 法によりＳｉＯ２膜１
５を７００ ℃で３，０００ Åの厚さに被覆し， ス
パッタ法により１．２ μｍの厚さにＡｌ膜を形成し，
Ａｌ電極１８にパタニングを行った後，ＣＶＤ法によ
り。カバーＰＳＧ 膜１９を被覆して， ＣＭＯＳデバ
イスを形成する。
５を７００ ℃で３，０００ Åの厚さに被覆し， ス
パッタ法により１．２ μｍの厚さにＡｌ膜を形成し，
Ａｌ電極１８にパタニングを行った後，ＣＶＤ法によ
り。カバーＰＳＧ 膜１９を被覆して， ＣＭＯＳデバ
イスを形成する。
【００２７】
【発明の効果】以上説明したように， 本発明によれば
， ＣＣＤをより高感度にすることができ，また，メモ
リデバイスの高集積化の一助となる。
， ＣＣＤをより高感度にすることができ，また，メモ
リデバイスの高集積化の一助となる。
【００２８】従って，デバイスの高機能化に寄与すると
ころが大きい。
ころが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図
【図
３】 不純物濃度プロファイル
３】 不純物濃度プロファイル
【図４】 従来例の説明図
１ 半導体基板
２ 不純物イオン
３ ウエル
４ マスク
６ Ｓｉウエハ
７ フィールドＳｉＯ２膜
８ パッドＳｉＯ２膜
９ レジスト膜
１０ Ｂ＋
１１ 注入層
１２ ｐウエル
１３ ゲートＳｉＯ２膜
１４ ポリＳｉゲート電極
１５ ＳｉＯ２膜
１６ ｎ型ソース・ドレイン拡散層
１７ ｐ型ソース・ドレイン拡散層
１８ Ａｌ電極
１９ カバー ＰＳＧ膜
Claims (1)
- 【請求項１】 一導電型半導体基板中（１） に，イ
オン注入法により反対導電型の不純物イオン（２） を
選択的に注入し，続いて，該半導体基板（１） 中に，
イオン注入法により前回より低いエネルギで， 反対
導電型の不純物イオン（２） を同じ位置に選択的に注
入する工程を少なくとも１回行い，しかる後，該半導体
基板（１） を活性化熱処理して反対導電型のウエル（
３） を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048530A JPH04284625A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048530A JPH04284625A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04284625A true JPH04284625A (ja) | 1992-10-09 |
Family
ID=12805920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3048530A Withdrawn JPH04284625A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04284625A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09190984A (ja) * | 1995-12-29 | 1997-07-22 | Hyundai Electron Ind Co Ltd | 半導体素子のウェル形成方法 |
| WO2005109512A1 (en) * | 2004-05-06 | 2005-11-17 | Canon Kabushiki Kaisha | Photoelectric conversion device and manufacturing method thereof |
-
1991
- 1991-03-14 JP JP3048530A patent/JPH04284625A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09190984A (ja) * | 1995-12-29 | 1997-07-22 | Hyundai Electron Ind Co Ltd | 半導体素子のウェル形成方法 |
| WO2005109512A1 (en) * | 2004-05-06 | 2005-11-17 | Canon Kabushiki Kaisha | Photoelectric conversion device and manufacturing method thereof |
| US7737519B2 (en) | 2004-05-06 | 2010-06-15 | Canon Kabushiki Kaisha | Photoelectric conversion device and manufacturing method thereof |
| US8546902B2 (en) | 2004-05-06 | 2013-10-01 | Canon Kabushiki Kaisha | Photoelectric conversion device and manufacturing method thereof |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |