JPH04274083A - Data writing method - Google Patents
Data writing methodInfo
- Publication number
- JPH04274083A JPH04274083A JP3055974A JP5597491A JPH04274083A JP H04274083 A JPH04274083 A JP H04274083A JP 3055974 A JP3055974 A JP 3055974A JP 5597491 A JP5597491 A JP 5597491A JP H04274083 A JPH04274083 A JP H04274083A
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- supply means
- address
- control signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】この発明はワード単位でアクセス
する計算機システムの記憶装置におけるメモリ素子にデ
ータを書き込むためのデータ書き込み方式に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data writing method for writing data into a memory element in a storage device of a computer system that is accessed in units of words.
【0002】0002
【従来の技術】図4は従来の計算機システムに記憶装置
の構成を示すもので、便宜上1ワードを16ビット、全
体で1メガワードの記憶容量を持つものを示している。
図4において1はメモリ素子で、例えば三菱電機株式会
社製M5M41000APのようなダイナミックメモリ
である。2bは記憶装置の各部に制御信号を供給するタ
イミング発生回路、3bは20ビットのアドレス情報か
らメモリ素子1に与える10ビットのアドレス情報を生
成するアドレス生成回路、30はデータセレクタで、S
端子がローレベル(以後Lレベル)の時、A端子への入
力信号(ADR0−9)がY端子に出力され、S端子が
ハイレベル(以後Hレベル)の時、B端子への入力信号
(ADR10−19)がY端子へ出力されるものである
。4はメモリ素子1への書き込みデータを保持する書き
込みデータレジスタである。2. Description of the Related Art FIG. 4 shows the configuration of a storage device in a conventional computer system, and for convenience, one word is shown with 16 bits, and the storage capacity is 1 megaword in total. In FIG. 4, a memory element 1 is a dynamic memory such as M5M41000AP manufactured by Mitsubishi Electric Corporation. 2b is a timing generation circuit that supplies control signals to each part of the storage device; 3b is an address generation circuit that generates 10-bit address information to be applied to the memory element 1 from 20-bit address information; 30 is a data selector;
When the terminal is at low level (hereinafter referred to as L level), the input signal to the A terminal (ADR0-9) is output to the Y terminal, and when the S terminal is at high level (hereinafter referred to as H level), the input signal to the B terminal (ADR0-9) is output to the Y terminal. ADR10-19) are output to the Y terminal. 4 is a write data register that holds write data to the memory element 1;
【0003】図5は図4で示した記憶装置の制御タイミ
ングを示したものである。図5のA0−9はメモリ素子
1のA0−9端子へのアドレス信号であり、SEL(選
択制御信号),RAS(行アドレス選択信号),CAS
(列アドレス選択信号),WE(ライトイネーブル信号
)はタイミング発生回路2bの出力信号を示したもので
ある。この記憶装置における図5に示す制御タイミング
動作については当業者には周知のものであるので、ここ
では省略する。FIG. 5 shows the control timing of the storage device shown in FIG. 4. A0-9 in FIG. 5 are address signals to the A0-9 terminals of the memory element 1, including SEL (selection control signal), RAS (row address selection signal), and CAS.
(column address selection signal) and WE (write enable signal) indicate output signals of the timing generation circuit 2b. The control timing operation shown in FIG. 5 in this storage device is well known to those skilled in the art, and will therefore be omitted here.
【0004】0004
【発明が解決しようとする課題】上記のような従来の記
憶装置においてはワードを構成するビットに対してアド
レス信号(A0−9)、制御信号(RAS,CAS,W
E)がすべて共通に供給されるため、1回の書き込み動
作で特定のワードを構成するビット列(図4のD0〜D
15)しか書き込めなかった。従って、書き込みたいデ
ータのビットが異なるワードに分散していた場合には、
それらのビットがそれぞれ異なるメモリ素子1に割り当
てられていたとしても、分散している各ワードについて
データを一旦読み出して書き込みたいデータのビットを
変更したのち、図5に示す制御タイミング動作を行なっ
てメモリ素子1に書き込みたいデータのビットを書き込
む必要があった。[Problems to be Solved by the Invention] In the conventional storage device as described above, address signals (A0-9) and control signals (RAS, CAS, W
Since all bit strings (D0 to D in Figure 4) that constitute a specific word are supplied in common, one write operation
I was only able to write 15). Therefore, if the bits of the data you want to write are distributed in different words,
Even if those bits are assigned to different memory elements 1, the data for each distributed word is read once and the bits of the data to be written are changed, and then the control timing operation shown in FIG. It was necessary to write the bit of data to be written into element 1.
【0005】本発明は上記のような問題点を解消するた
めになされたもので、指定したワードを構成するビット
を1回で書き込む従来の機能に加えて、異なるワードに
属し、それぞれ異なるメモリ素子に割り当てられている
複数のビットに1回のアクセスでデータを書き込むこと
のできるデータ書き込み方式を得ることを目的とする。The present invention has been made to solve the above-mentioned problems, and in addition to the conventional function of writing bits constituting a specified word at once, An object of the present invention is to obtain a data writing method that can write data to a plurality of bits assigned to a plurality of bits in one access.
【0006】[0006]
【課題を解決するための手段】この発明に係るデータ書
き込み方式は、ワードを構成するビットを記憶する各メ
モリ素子1に共通のアドレス情報を供給するアドレス情
報供給手段(アドレス生成回路3a)と、上記各メモリ
素子1に対して独立に書き込みの制御信号を供給する制
御信号供給手段(タイミング発生回路2a)とを設け、
上記制御信号供給手段の指示による上記アドレス情報供
給手段からの各メモリ素子1への行アドレス信号、上記
制御信号供給手段から所望ビット目のメモリ素子への行
アドレス選択信号、上記制御信号供給手段の指示による
上記アドレス情報供給手段からの各メモリ素子への列ア
ドレス信号、上記制御信号供給手段から上記所望ビット
目のメモリ素子への列アドレス選択信号を独立に発生さ
せることにより、上記所望ビット目のメモリ素子に1回
のアクセスでデータを書き込むものである。[Means for Solving the Problems] A data writing system according to the present invention includes address information supply means (address generation circuit 3a) for supplying common address information to each memory element 1 that stores bits constituting a word; control signal supply means (timing generation circuit 2a) for supplying write control signals independently to each of the memory elements 1;
A row address signal is sent from the address information supply means to each memory element 1 according to instructions from the control signal supply means, a row address selection signal is sent from the control signal supply means to the memory element of the desired bit, and the control signal supply means By independently generating a column address signal from the address information supplying means to each memory element and a column address selection signal from the control signal supplying means to the memory element of the desired bit according to an instruction, Data is written to the memory element in one access.
【0007】[0007]
【作用】制御信号供給手段(タイミング発生回路2a)
の指示によるアドレス情報供給手段(アドレス生成回路
3a)からの各メモリ素子1への行アドレス信号、上記
制御信号供給手段から所望ビット目のメモリ素子への行
アドレス選択信号、上記制御信号供給手段の指示による
上記アドレス情報供給手段からの各メモリ素子1への列
アドレス信号、上記制御信号供給手段から上記所望ビッ
ト目のメモリ素子への列アドレス選択信号を独立に発生
させることにより、上記所望ビット目のメモリ素子に1
回のアクセスでデータが書き込まれる。[Operation] Control signal supply means (timing generation circuit 2a)
A row address signal is sent from the address information supply means (address generation circuit 3a) to each memory element 1 in response to an instruction from the control signal supply means, a row address selection signal is sent from the control signal supply means to the memory element of the desired bit, and the control signal supply means By independently generating a column address signal from the address information supplying means to each memory element 1 and a column address selection signal from the control signal supplying means to the memory element of the desired bit, the desired bit is determined. 1 in the memory element of
Data is written in one access.
【0008】[0008]
【実施例】図1はこの発明の一実施例に係る記憶装置の
構成図で、便宜上1ワードを16ビット、全体で1メガ
ワードの記憶容量を持つものを示している。ただし、本
発明はワードの大きさ、記憶装置の容量等に制限を受け
たり、加えたりするものではない。図1において1はメ
モリ素子で、例えば三菱電機株式会社製M5M4100
0APのようなダイナミックメモリである。2aは記憶
装置の各部に制御信号を供給する制御信号供給手段とし
てのタイミング発生回路、3aは20ビットのアドレス
情報とタイミング発生回路2aからのモード信号からメ
モリ素子1に与える10ビットのアドレス情報を生成す
るアドレス情報供給手段としてのアドレス生成回路、4
はメモリ素子1への書き込みデータを保持する書き込み
デ−タレジスタである。アドレス生成回路3aの詳細は
本発明の本質ではないので省略するが、MODE OU
T信号にしたがってADR0−19の入力信号を加工し
てアドレス線A0−9のアドレス信号を生成する機能、
具体的には、MODE OUT=「行アドレス」の時に
はアドレス線A0−9にアドレス信号ADR10−19
を出力し、MODE OUT=「行アドレス+S」の時
にはアドレス信号ADR0−9にSを加算した値をアド
レス線A0−9に出力する機能を持つ。なお、上記Sは
後述する図2における「+S0,+S1,…+S15」
を総称したものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram of a storage device according to an embodiment of the present invention, and for convenience, one word is shown with 16 bits, and the memory device has a total storage capacity of 1 megaword. However, the present invention is not limited to or imposes any limitations on word size, storage capacity, etc. In FIG. 1, 1 is a memory element, for example M5M4100 manufactured by Mitsubishi Electric Corporation.
It is a dynamic memory like 0AP. 2a is a timing generation circuit as a control signal supply means for supplying control signals to each part of the storage device; 3a is a timing generation circuit that generates 10-bit address information to be applied to the memory element 1 from 20-bit address information and a mode signal from the timing generation circuit 2a; Address generation circuit as generating address information supply means, 4
is a write data register that holds write data to the memory element 1. The details of the address generation circuit 3a are omitted as they are not essential to the present invention, but MODE OU
a function of processing the input signals of ADR0-19 according to the T signal to generate address signals of address lines A0-9;
Specifically, when MODE OUT=“row address”, address signals ADR10-19 are sent to address lines A0-9.
It has a function of outputting a value obtained by adding S to address signals ADR0-9 to address lines A0-9 when MODE OUT="row address +S". Note that the above S is "+S0, +S1,...+S15" in FIG. 2, which will be described later.
It is a general term for.
【0009】次にこの実施例のデータ書き込み方式の動
作について説明する。図2はその動作の一例を示す制御
タイミング図である。まず、時刻t1にタイミング発生
回路2aはMODE OUTに「行アドレス」を出力し
、アドレス生成回路3aに行アドレス信号を出力するこ
とを指示する。一定時間後、時刻t2にタイミング発生
回路2aはRAS信号を発生しメモリ素子1に行アドレ
スを取り込ませる。その後、時刻t3にタイミング発生
回路2aはMODE OUTに「行アドレス+S」を出
力し、アドレス生成回路3aに列アドレス+Sを出力す
ることを指示する。また、時刻t3の前後でWE信号を
発生し、メモリ素子1に書き込みを行うことを指示する
。一定時間後、時刻t4にタイミング発生回路2aはC
AS0信号を発生し0ビット目のメモリ素子1に列アド
レスと書き込みデータを取り込ませる。さらに一定時間
後、時刻t5にはCAS0信号を取り下げ0ビット目の
メモリ素子1に対するアクセスを終了する。Next, the operation of the data writing method of this embodiment will be explained. FIG. 2 is a control timing diagram showing an example of the operation. First, at time t1, the timing generation circuit 2a outputs a "row address" to MODE OUT, instructing the address generation circuit 3a to output a row address signal. After a certain period of time, the timing generation circuit 2a generates the RAS signal at time t2 to cause the memory element 1 to take in the row address. Thereafter, at time t3, the timing generation circuit 2a outputs "row address +S" to MODE OUT, and instructs the address generation circuit 3a to output column address +S. Further, a WE signal is generated before and after time t3 to instruct the memory element 1 to perform writing. After a certain period of time, at time t4, the timing generation circuit 2a
The AS0 signal is generated to cause the 0th bit memory element 1 to take in the column address and write data. Further, after a certain period of time, at time t5, the CAS0 signal is withdrawn and the access to the 0th bit memory element 1 is ended.
【0010】1ビット目以降も同様にSの値を変えなが
らt3〜t5の制御を繰り返して必要なデータのビット
を所望ビット目のメモリ素子1に書き込み、最後にRA
S信号を取り下げて一連のアクセスを終了する。After the first bit, the control from t3 to t5 is repeated while changing the value of S to write the necessary data bit into the memory element 1 of the desired bit, and finally the RA
The S signal is withdrawn and the series of accesses ends.
【0011】図3は他の実施例の動作の一例を示す制御
タイミング図である。この例では、時刻t1から時刻t
3までは図2の動作と同じであるが、時刻t3で発行す
るMODE OUTはSが0の「列アドレス+S」とす
る。時刻t4ではすべてのCAS信号、すなわちCAS
0からCAS15まですべてを発行する。このように制
御することで、図5に示す従来のメモリアクセスを行う
ことが可能である。FIG. 3 is a control timing diagram showing an example of the operation of another embodiment. In this example, from time t1 to time t
The operations up to 3 are the same as those shown in FIG. 2, but the MODE OUT issued at time t3 is "column address + S" where S is 0. At time t4, all CAS signals, that is, CAS
Issues everything from 0 to CAS15. By controlling in this manner, the conventional memory access shown in FIG. 5 can be performed.
【0012】上記各実施例によれば、各メモリ素子1に
独立した制御信号を与えるタイミング発生回路2aはワ
ードを構成するメモリ素子1の一部のみを活性化し、特
定のメモリ素子のみにデータを書き込むことを可能にし
、また、全メモリ素子1に与えるアドレス情報を生成す
るアドレス生成回路3aが異なるアドレス信号を生成し
ながらタイミング発生回路2aの制御信号を繰り返し使
用することにより、異なるワードに属する複数のビット
にデータを書き込むことが可能になる。According to each of the embodiments described above, the timing generating circuit 2a which provides an independent control signal to each memory element 1 activates only a part of the memory elements 1 constituting a word, and transmits data only to a specific memory element. In addition, by repeatedly using the control signal of the timing generation circuit 2a while the address generation circuit 3a, which generates address information to be given to all memory elements 1, generates different address signals, multiple memory elements belonging to different words can be written. It becomes possible to write data to the bits.
【0013】[0013]
【発明の効果】以上のように本発明によればワードを構
成するメモリ素子に独立した制御信号を供給するように
構成されているので、例えばあるワードを変更する場合
一旦そのワードのビットの内容を全部読み出してビット
の内容変更した後、再び所望データのビットを書き込む
ようなことはなくなり、メモリ素子ごとに異なるワード
内のビットにデータを書き込む処理が1回のアクセスで
行なうことができ、したがってソフトウェアの負担を軽
減できると共に、メモリアクセスに要する時間を短縮で
きるという効果が得られる。As described above, according to the present invention, since an independent control signal is supplied to the memory elements constituting a word, for example, when changing a certain word, the contents of the bits of that word are changed once. There is no need to write the desired data bits again after reading all of the bits and changing the contents of the bits, and the process of writing data to bits in different words for each memory element can be done in one access. It is possible to reduce the burden on software and reduce the time required for memory access.
【図1】この発明の一実施例による記憶装置の構成図で
ある。FIG. 1 is a configuration diagram of a storage device according to an embodiment of the present invention.
【図2】この実施例のデータ書き込み方式の動作を説明
するためのタイミングチャートである。FIG. 2 is a timing chart for explaining the operation of the data writing method of this embodiment.
【図3】他の実施例のデータ書き込み方式の動作を説明
するためのタイミングチャートである。FIG. 3 is a timing chart for explaining the operation of a data writing method according to another embodiment.
【図4】従来の記憶装置の構成図である。FIG. 4 is a configuration diagram of a conventional storage device.
【図5】従来のデータ書き込み方式の動作を説明するた
めのタイミングチャートである。FIG. 5 is a timing chart for explaining the operation of a conventional data writing method.
1 メモリ素子 1 Memory element
Claims (1)
でアクセスする記憶装置において、ワードを構成するビ
ットを記憶する各メモリ素子に共通のアドレス情報を供
給するアドレス情報供給手段と、上記各メモリ素子に対
して独立に書き込みの制御信号を供給する制御信号供給
手段とを設け、上記制御信号供給手段の指示による上記
アドレス情報供給手段からの各メモリ素子への行アドレ
ス信号、上記制御信号供給手段から所望ビット目のメモ
リ素子への行アドレス選択信号、上記制御信号供給手段
の指示による上記アドレス情報供給手段からの各メモリ
素子への列アドレス信号、上記制御信号供給手段から上
記所望ビット目のメモリ素子への列アドレス選択信号を
独立に発生させることにより、上記所望ビット目のメモ
リ素子に1回のアクセスでデータを書き込むことを特徴
とするデータ書き込み方式。1. A storage device that is accessed in units of words consisting of a plurality of bits, comprising address information supply means for supplying common address information to each memory element storing bits constituting a word; control signal supply means for independently supplying a write control signal to each memory element, and a row address signal from the address information supply means to each memory element according to instructions from the control signal supply means; A row address selection signal to the bit-th memory element, a column address signal from the address information supply means to each memory element according to instructions from the control signal supply means, and a column address signal from the control signal supply means to the desired bit-th memory element. A data writing method characterized in that data is written into the memory element of the desired bit in one access by independently generating a column address selection signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3055974A JPH04274083A (en) | 1991-02-27 | 1991-02-27 | Data writing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3055974A JPH04274083A (en) | 1991-02-27 | 1991-02-27 | Data writing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04274083A true JPH04274083A (en) | 1992-09-30 |
Family
ID=13014051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3055974A Pending JPH04274083A (en) | 1991-02-27 | 1991-02-27 | Data writing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04274083A (en) |
-
1991
- 1991-02-27 JP JP3055974A patent/JPH04274083A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH06266607A (en) | Data processing system and method for programming of its memory timing | |
US4779232A (en) | Partial write control apparatus | |
JP3247639B2 (en) | Semiconductor memory, data reading method and writing method for semiconductor memory | |
JPS6334795A (en) | Semiconductor storage device | |
JPH04274083A (en) | Data writing method | |
JP2000163990A (en) | Semiconductor storage device | |
JPS63282870A (en) | Address specification system for memory unit | |
JPH04260949A (en) | Memory reader | |
JPH05210981A (en) | Semiconductor memory | |
JP3211238B2 (en) | Image data time base conversion circuit | |
JPH0528760A (en) | Semiconductor memory | |
JPH0520173A (en) | Cache memory circuit | |
JP3655658B2 (en) | Numerical controller | |
JPS6232818B2 (en) | ||
JP3103934B2 (en) | Semiconductor storage device | |
JPH04337852A (en) | Memory device | |
JP2512945B2 (en) | Image memory device | |
JPH0525331B2 (en) | ||
JPH0696583A (en) | Semiconductor memory | |
JP3691219B2 (en) | Design method for variable-length line memory | |
JPH04274082A (en) | Semiconductor memory device | |
JPH0619737B2 (en) | Memory access device | |
JPH01188962A (en) | Electronic equipment | |
JPH05282858A (en) | Semiconductor memory device | |
JPH10105457A (en) | Memory control system and memory control circuitt |