JPH04274083A - Data writing method - Google Patents

Abstract

PURPOSE:To shorten the time required for a memory access by performing a data writing processing with one access on a bit in words which are different at every memory element. CONSTITUTION:By independently generating the following signals, data is written in the memory element of a desired numbered bit by one access: a row address signal to each memory element 1 from an address information supply means (address generating circuit 3a) by the instruction of a control signal supply means (timing generating circuit 2a); a row address selection signal from the above-mentioned control signal supply means to the memory element of the desired numbered bit; a column address signal to each memory element 1 from the above-mentioned address information apply means by the instruction of the control signal supply means; and a column address selection signal from the above-mentioned control signal supply means to the memory element of the above-mentioned desired numbered bit.

Description

【発明の詳細な説明】[Detailed description of the invention]

【０００１】0001

【産業上の利用分野】この発明はワード単位でアクセス
する計算機システムの記憶装置におけるメモリ素子にデ
ータを書き込むためのデータ書き込み方式に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data writing method for writing data into a memory element in a storage device of a computer system that is accessed in units of words.

【０００２】0002

【従来の技術】図４は従来の計算機システムに記憶装置
の構成を示すもので、便宜上１ワードを１６ビット、全
体で１メガワードの記憶容量を持つものを示している。 図４において１はメモリ素子で、例えば三菱電機株式会
社製Ｍ５Ｍ４１０００ＡＰのようなダイナミックメモリ
である。２ｂは記憶装置の各部に制御信号を供給するタ
イミング発生回路、３ｂは２０ビットのアドレス情報か
らメモリ素子１に与える１０ビットのアドレス情報を生
成するアドレス生成回路、３０はデータセレクタで、Ｓ
端子がローレベル（以後Ｌレベル）の時、Ａ端子への入
力信号（ＡＤＲ０−９）がＹ端子に出力され、Ｓ端子が
ハイレベル（以後Ｈレベル）の時、Ｂ端子への入力信号
（ＡＤＲ１０−１９）がＹ端子へ出力されるものである
。４はメモリ素子１への書き込みデータを保持する書き
込みデータレジスタである。2. Description of the Related Art FIG. 4 shows the configuration of a storage device in a conventional computer system, and for convenience, one word is shown with 16 bits, and the storage capacity is 1 megaword in total. In FIG. 4, a memory element 1 is a dynamic memory such as M5M41000AP manufactured by Mitsubishi Electric Corporation. 2b is a timing generation circuit that supplies control signals to each part of the storage device; 3b is an address generation circuit that generates 10-bit address information to be applied to the memory element 1 from 20-bit address information; 30 is a data selector;
When the terminal is at low level (hereinafter referred to as L level), the input signal to the A terminal (ADR0-9) is output to the Y terminal, and when the S terminal is at high level (hereinafter referred to as H level), the input signal to the B terminal (ADR0-9) is output to the Y terminal. ADR10-19) are output to the Y terminal. 4 is a write data register that holds write data to the memory element 1;

【０００３】図５は図４で示した記憶装置の制御タイミ
ングを示したものである。図５のＡ０−９はメモリ素子
１のＡ０−９端子へのアドレス信号であり、ＳＥＬ（選
択制御信号），ＲＡＳ（行アドレス選択信号），ＣＡＳ
（列アドレス選択信号），ＷＥ（ライトイネーブル信号
）はタイミング発生回路２ｂの出力信号を示したもので
ある。この記憶装置における図５に示す制御タイミング
動作については当業者には周知のものであるので、ここ
では省略する。FIG. 5 shows the control timing of the storage device shown in FIG. 4. A0-9 in FIG. 5 are address signals to the A0-9 terminals of the memory element 1, including SEL (selection control signal), RAS (row address selection signal), and CAS.
(column address selection signal) and WE (write enable signal) indicate output signals of the timing generation circuit 2b. The control timing operation shown in FIG. 5 in this storage device is well known to those skilled in the art, and will therefore be omitted here.

【０００４】0004

【発明が解決しようとする課題】上記のような従来の記
憶装置においてはワードを構成するビットに対してアド
レス信号（Ａ０−９）、制御信号（ＲＡＳ，ＣＡＳ，Ｗ
Ｅ）がすべて共通に供給されるため、１回の書き込み動
作で特定のワードを構成するビット列（図４のＤ０〜Ｄ
１５）しか書き込めなかった。従って、書き込みたいデ
ータのビットが異なるワードに分散していた場合には、
それらのビットがそれぞれ異なるメモリ素子１に割り当
てられていたとしても、分散している各ワードについて
データを一旦読み出して書き込みたいデータのビットを
変更したのち、図５に示す制御タイミング動作を行なっ
てメモリ素子１に書き込みたいデータのビットを書き込
む必要があった。[Problems to be Solved by the Invention] In the conventional storage device as described above, address signals (A0-9) and control signals (RAS, CAS, W
Since all bit strings (D0 to D in Figure 4) that constitute a specific word are supplied in common, one write operation
I was only able to write 15). Therefore, if the bits of the data you want to write are distributed in different words,
Even if those bits are assigned to different memory elements 1, the data for each distributed word is read once and the bits of the data to be written are changed, and then the control timing operation shown in FIG. It was necessary to write the bit of data to be written into element 1.

【０００５】本発明は上記のような問題点を解消するた
めになされたもので、指定したワードを構成するビット
を１回で書き込む従来の機能に加えて、異なるワードに
属し、それぞれ異なるメモリ素子に割り当てられている
複数のビットに１回のアクセスでデータを書き込むこと
のできるデータ書き込み方式を得ることを目的とする。The present invention has been made to solve the above-mentioned problems, and in addition to the conventional function of writing bits constituting a specified word at once, An object of the present invention is to obtain a data writing method that can write data to a plurality of bits assigned to a plurality of bits in one access.

【０００６】[0006]

【課題を解決するための手段】この発明に係るデータ書
き込み方式は、ワードを構成するビットを記憶する各メ
モリ素子１に共通のアドレス情報を供給するアドレス情
報供給手段（アドレス生成回路３ａ）と、上記各メモリ
素子１に対して独立に書き込みの制御信号を供給する制
御信号供給手段（タイミング発生回路２ａ）とを設け、
上記制御信号供給手段の指示による上記アドレス情報供
給手段からの各メモリ素子１への行アドレス信号、上記
制御信号供給手段から所望ビット目のメモリ素子への行
アドレス選択信号、上記制御信号供給手段の指示による
上記アドレス情報供給手段からの各メモリ素子への列ア
ドレス信号、上記制御信号供給手段から上記所望ビット
目のメモリ素子への列アドレス選択信号を独立に発生さ
せることにより、上記所望ビット目のメモリ素子に１回
のアクセスでデータを書き込むものである。[Means for Solving the Problems] A data writing system according to the present invention includes address information supply means (address generation circuit 3a) for supplying common address information to each memory element 1 that stores bits constituting a word; control signal supply means (timing generation circuit 2a) for supplying write control signals independently to each of the memory elements 1;
A row address signal is sent from the address information supply means to each memory element 1 according to instructions from the control signal supply means, a row address selection signal is sent from the control signal supply means to the memory element of the desired bit, and the control signal supply means By independently generating a column address signal from the address information supplying means to each memory element and a column address selection signal from the control signal supplying means to the memory element of the desired bit according to an instruction, Data is written to the memory element in one access.

【０００７】[0007]

【作用】制御信号供給手段（タイミング発生回路２ａ）
の指示によるアドレス情報供給手段（アドレス生成回路
３ａ）からの各メモリ素子１への行アドレス信号、上記
制御信号供給手段から所望ビット目のメモリ素子への行
アドレス選択信号、上記制御信号供給手段の指示による
上記アドレス情報供給手段からの各メモリ素子１への列
アドレス信号、上記制御信号供給手段から上記所望ビッ
ト目のメモリ素子への列アドレス選択信号を独立に発生
させることにより、上記所望ビット目のメモリ素子に１
回のアクセスでデータが書き込まれる。[Operation] Control signal supply means (timing generation circuit 2a)
A row address signal is sent from the address information supply means (address generation circuit 3a) to each memory element 1 in response to an instruction from the control signal supply means, a row address selection signal is sent from the control signal supply means to the memory element of the desired bit, and the control signal supply means By independently generating a column address signal from the address information supplying means to each memory element 1 and a column address selection signal from the control signal supplying means to the memory element of the desired bit, the desired bit is determined. 1 in the memory element of
Data is written in one access.

【０００８】[0008]

【実施例】図１はこの発明の一実施例に係る記憶装置の
構成図で、便宜上１ワードを１６ビット、全体で１メガ
ワードの記憶容量を持つものを示している。ただし、本
発明はワードの大きさ、記憶装置の容量等に制限を受け
たり、加えたりするものではない。図１において１はメ
モリ素子で、例えば三菱電機株式会社製Ｍ５Ｍ４１００
０ＡＰのようなダイナミックメモリである。２ａは記憶
装置の各部に制御信号を供給する制御信号供給手段とし
てのタイミング発生回路、３ａは２０ビットのアドレス
情報とタイミング発生回路２ａからのモード信号からメ
モリ素子１に与える１０ビットのアドレス情報を生成す
るアドレス情報供給手段としてのアドレス生成回路、４
はメモリ素子１への書き込みデータを保持する書き込み
デ−タレジスタである。アドレス生成回路３ａの詳細は
本発明の本質ではないので省略するが、ＭＯＤＥ　ＯＵ
Ｔ信号にしたがってＡＤＲ０−１９の入力信号を加工し
てアドレス線Ａ０−９のアドレス信号を生成する機能、
具体的には、ＭＯＤＥ　ＯＵＴ＝「行アドレス」の時に
はアドレス線Ａ０−９にアドレス信号ＡＤＲ１０−１９
を出力し、ＭＯＤＥ　ＯＵＴ＝「行アドレス＋Ｓ」の時
にはアドレス信号ＡＤＲ０−９にＳを加算した値をアド
レス線Ａ０−９に出力する機能を持つ。なお、上記Ｓは
後述する図２における「＋Ｓ０，＋Ｓ１，…＋Ｓ１５」
を総称したものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram of a storage device according to an embodiment of the present invention, and for convenience, one word is shown with 16 bits, and the memory device has a total storage capacity of 1 megaword. However, the present invention is not limited to or imposes any limitations on word size, storage capacity, etc. In FIG. 1, 1 is a memory element, for example M5M4100 manufactured by Mitsubishi Electric Corporation.
It is a dynamic memory like 0AP. 2a is a timing generation circuit as a control signal supply means for supplying control signals to each part of the storage device; 3a is a timing generation circuit that generates 10-bit address information to be applied to the memory element 1 from 20-bit address information and a mode signal from the timing generation circuit 2a; Address generation circuit as generating address information supply means, 4
is a write data register that holds write data to the memory element 1. The details of the address generation circuit 3a are omitted as they are not essential to the present invention, but MODE OU
a function of processing the input signals of ADR0-19 according to the T signal to generate address signals of address lines A0-9;
Specifically, when MODE OUT=“row address”, address signals ADR10-19 are sent to address lines A0-9.
It has a function of outputting a value obtained by adding S to address signals ADR0-9 to address lines A0-9 when MODE OUT="row address +S". Note that the above S is "+S0, +S1,...+S15" in FIG. 2, which will be described later.
It is a general term for.

【０００９】次にこの実施例のデータ書き込み方式の動
作について説明する。図２はその動作の一例を示す制御
タイミング図である。まず、時刻ｔ１にタイミング発生
回路２ａはＭＯＤＥ　ＯＵＴに「行アドレス」を出力し
、アドレス生成回路３ａに行アドレス信号を出力するこ
とを指示する。一定時間後、時刻ｔ２にタイミング発生
回路２ａはＲＡＳ信号を発生しメモリ素子１に行アドレ
スを取り込ませる。その後、時刻ｔ３にタイミング発生
回路２ａはＭＯＤＥ　ＯＵＴに「行アドレス＋Ｓ」を出
力し、アドレス生成回路３ａに列アドレス＋Ｓを出力す
ることを指示する。また、時刻ｔ３の前後でＷＥ信号を
発生し、メモリ素子１に書き込みを行うことを指示する
。一定時間後、時刻ｔ４にタイミング発生回路２ａはＣ
ＡＳ０信号を発生し０ビット目のメモリ素子１に列アド
レスと書き込みデータを取り込ませる。さらに一定時間
後、時刻ｔ５にはＣＡＳ０信号を取り下げ０ビット目の
メモリ素子１に対するアクセスを終了する。Next, the operation of the data writing method of this embodiment will be explained. FIG. 2 is a control timing diagram showing an example of the operation. First, at time t1, the timing generation circuit 2a outputs a "row address" to MODE OUT, instructing the address generation circuit 3a to output a row address signal. After a certain period of time, the timing generation circuit 2a generates the RAS signal at time t2 to cause the memory element 1 to take in the row address. Thereafter, at time t3, the timing generation circuit 2a outputs "row address +S" to MODE OUT, and instructs the address generation circuit 3a to output column address +S. Further, a WE signal is generated before and after time t3 to instruct the memory element 1 to perform writing. After a certain period of time, at time t4, the timing generation circuit 2a
The AS0 signal is generated to cause the 0th bit memory element 1 to take in the column address and write data. Further, after a certain period of time, at time t5, the CAS0 signal is withdrawn and the access to the 0th bit memory element 1 is ended.

【００１０】１ビット目以降も同様にＳの値を変えなが
らｔ３〜ｔ５の制御を繰り返して必要なデータのビット
を所望ビット目のメモリ素子１に書き込み、最後にＲＡ
Ｓ信号を取り下げて一連のアクセスを終了する。After the first bit, the control from t3 to t5 is repeated while changing the value of S to write the necessary data bit into the memory element 1 of the desired bit, and finally the RA
The S signal is withdrawn and the series of accesses ends.

【００１１】図３は他の実施例の動作の一例を示す制御
タイミング図である。この例では、時刻ｔ１から時刻ｔ
３までは図２の動作と同じであるが、時刻ｔ３で発行す
るＭＯＤＥ　ＯＵＴはＳが０の「列アドレス＋Ｓ」とす
る。時刻ｔ４ではすべてのＣＡＳ信号、すなわちＣＡＳ
０からＣＡＳ１５まですべてを発行する。このように制
御することで、図５に示す従来のメモリアクセスを行う
ことが可能である。FIG. 3 is a control timing diagram showing an example of the operation of another embodiment. In this example, from time t1 to time t
The operations up to 3 are the same as those shown in FIG. 2, but the MODE OUT issued at time t3 is "column address + S" where S is 0. At time t4, all CAS signals, that is, CAS
Issues everything from 0 to CAS15. By controlling in this manner, the conventional memory access shown in FIG. 5 can be performed.

【００１２】上記各実施例によれば、各メモリ素子１に
独立した制御信号を与えるタイミング発生回路２ａはワ
ードを構成するメモリ素子１の一部のみを活性化し、特
定のメモリ素子のみにデータを書き込むことを可能にし
、また、全メモリ素子１に与えるアドレス情報を生成す
るアドレス生成回路３ａが異なるアドレス信号を生成し
ながらタイミング発生回路２ａの制御信号を繰り返し使
用することにより、異なるワードに属する複数のビット
にデータを書き込むことが可能になる。According to each of the embodiments described above, the timing generating circuit 2a which provides an independent control signal to each memory element 1 activates only a part of the memory elements 1 constituting a word, and transmits data only to a specific memory element. In addition, by repeatedly using the control signal of the timing generation circuit 2a while the address generation circuit 3a, which generates address information to be given to all memory elements 1, generates different address signals, multiple memory elements belonging to different words can be written. It becomes possible to write data to the bits.

【００１３】[0013]

【発明の効果】以上のように本発明によればワードを構
成するメモリ素子に独立した制御信号を供給するように
構成されているので、例えばあるワードを変更する場合
一旦そのワードのビットの内容を全部読み出してビット
の内容変更した後、再び所望データのビットを書き込む
ようなことはなくなり、メモリ素子ごとに異なるワード
内のビットにデータを書き込む処理が１回のアクセスで
行なうことができ、したがってソフトウェアの負担を軽
減できると共に、メモリアクセスに要する時間を短縮で
きるという効果が得られる。As described above, according to the present invention, since an independent control signal is supplied to the memory elements constituting a word, for example, when changing a certain word, the contents of the bits of that word are changed once. There is no need to write the desired data bits again after reading all of the bits and changing the contents of the bits, and the process of writing data to bits in different words for each memory element can be done in one access. It is possible to reduce the burden on software and reduce the time required for memory access.

【図面の簡単な説明】[Brief explanation of the drawing]

【図１】この発明の一実施例による記憶装置の構成図で
ある。FIG. 1 is a configuration diagram of a storage device according to an embodiment of the present invention.

【図２】この実施例のデータ書き込み方式の動作を説明
するためのタイミングチャートである。FIG. 2 is a timing chart for explaining the operation of the data writing method of this embodiment.

【図３】他の実施例のデータ書き込み方式の動作を説明
するためのタイミングチャートである。FIG. 3 is a timing chart for explaining the operation of a data writing method according to another embodiment.

【図４】従来の記憶装置の構成図である。FIG. 4 is a configuration diagram of a conventional storage device.

【図５】従来のデータ書き込み方式の動作を説明するた
めのタイミングチャートである。FIG. 5 is a timing chart for explaining the operation of a conventional data writing method.

【符号の説明】[Explanation of symbols]

１　　　　メモリ素子 1 Memory element

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】　　複数ビットから構成されるワード単位
でアクセスする記憶装置において、ワードを構成するビ
ットを記憶する各メモリ素子に共通のアドレス情報を供
給するアドレス情報供給手段と、上記各メモリ素子に対
して独立に書き込みの制御信号を供給する制御信号供給
手段とを設け、上記制御信号供給手段の指示による上記
アドレス情報供給手段からの各メモリ素子への行アドレ
ス信号、上記制御信号供給手段から所望ビット目のメモ
リ素子への行アドレス選択信号、上記制御信号供給手段
の指示による上記アドレス情報供給手段からの各メモリ
素子への列アドレス信号、上記制御信号供給手段から上
記所望ビット目のメモリ素子への列アドレス選択信号を
独立に発生させることにより、上記所望ビット目のメモ
リ素子に１回のアクセスでデータを書き込むことを特徴
とするデータ書き込み方式。1. A storage device that is accessed in units of words consisting of a plurality of bits, comprising address information supply means for supplying common address information to each memory element storing bits constituting a word; control signal supply means for independently supplying a write control signal to each memory element, and a row address signal from the address information supply means to each memory element according to instructions from the control signal supply means; A row address selection signal to the bit-th memory element, a column address signal from the address information supply means to each memory element according to instructions from the control signal supply means, and a column address signal from the control signal supply means to the desired bit-th memory element. A data writing method characterized in that data is written into the memory element of the desired bit in one access by independently generating a column address selection signal.