JPH0423515A - 積分方式d/a変換器 - Google Patents
積分方式d/a変換器Info
- Publication number
- JPH0423515A JPH0423515A JP12668490A JP12668490A JPH0423515A JP H0423515 A JPH0423515 A JP H0423515A JP 12668490 A JP12668490 A JP 12668490A JP 12668490 A JP12668490 A JP 12668490A JP H0423515 A JPH0423515 A JP H0423515A
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- Pending
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- 230000010354 integration Effects 0.000 title description 4
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルオーディオ用途などの特に中点付近
の変換リニアリティを重視する積分方式D/A変換器に
関する。
の変換リニアリティを重視する積分方式D/A変換器に
関する。
従来ディジタルオーディオの分野で一般的に使用されて
いるR−2Rラダ一ネツトワーク方式に代表される重み
付は電流加算方式D/A変換器は、アナログ出力の中点
で、最も精度を確保しにくいMSBが切り換わるため中
点付近での誤差か最大となるのか一般的であった。ディ
ジタルオーディオではこの中点かアナログ信号の無信号
レベルとなるため小信号のりニアリティ、ダイナミック
レンジ等の項目で問題となり、中点精度の改善が図られ
てきた。特開昭57−180229号公報に開示されて
いる技術も目的は中点精度のよくないD/A変換器を使
って、小信号のリニアリティを改善するものであり、D
/A変換器の入力ディジタルデータにディジタル値のオ
フセットを加算して変換の中点をMSBの切り換わり点
からすらすことにより目的を達成している。−例として
16ビツトのディジタルデータに対して512LSBの
ディジタルオフセットを与えると、微小信号から102
4 L S Bの振幅のデータまではMSBの切り換わ
り点に届かないため、OdBの信号(2”LS13の振
幅)に対して−36dB以下の信号に関してはりニアリ
ティが改善される。
いるR−2Rラダ一ネツトワーク方式に代表される重み
付は電流加算方式D/A変換器は、アナログ出力の中点
で、最も精度を確保しにくいMSBが切り換わるため中
点付近での誤差か最大となるのか一般的であった。ディ
ジタルオーディオではこの中点かアナログ信号の無信号
レベルとなるため小信号のりニアリティ、ダイナミック
レンジ等の項目で問題となり、中点精度の改善が図られ
てきた。特開昭57−180229号公報に開示されて
いる技術も目的は中点精度のよくないD/A変換器を使
って、小信号のリニアリティを改善するものであり、D
/A変換器の入力ディジタルデータにディジタル値のオ
フセットを加算して変換の中点をMSBの切り換わり点
からすらすことにより目的を達成している。−例として
16ビツトのディジタルデータに対して512LSBの
ディジタルオフセットを与えると、微小信号から102
4 L S Bの振幅のデータまではMSBの切り換わ
り点に届かないため、OdBの信号(2”LS13の振
幅)に対して−36dB以下の信号に関してはりニアリ
ティが改善される。
上記従来技術の一例を第3図に示す。第3図において8
は重み付は電流加算方式16ビツトのD/A変換器であ
る。5は電流源でありT。
は重み付は電流加算方式16ビツトのD/A変換器であ
る。5は電流源でありT。
2I、TI、・・214 ■、ア’ の値の16個で
構成されている。6は]6個の電流スイッチ回路であり
、データ入力回路に入力されたデータによって制御され
る。データ入力回路のビット数は1Gである。1はディ
ジタルデータ入力端子であり、3は加算器及びリミッタ
回路である。2はディジタルオフセットデータでありこ
の値を512LSBとするとこの9ピツ1〜のデータと
入力データが加算器3で加算される。この場合入力デー
タは512から66047までとなり17ビツトになる
。D/A変換器は16ビツトなので16ビツト以上のデ
ータは全て65535に固定し、リミッタをかける。こ
の結果D/A変換器の出力9は大振幅でクリップし波形
歪を生じる。
構成されている。6は]6個の電流スイッチ回路であり
、データ入力回路に入力されたデータによって制御され
る。データ入力回路のビット数は1Gである。1はディ
ジタルデータ入力端子であり、3は加算器及びリミッタ
回路である。2はディジタルオフセットデータでありこ
の値を512LSBとするとこの9ピツ1〜のデータと
入力データが加算器3で加算される。この場合入力デー
タは512から66047までとなり17ビツトになる
。D/A変換器は16ビツトなので16ビツト以上のデ
ータは全て65535に固定し、リミッタをかける。こ
の結果D/A変換器の出力9は大振幅でクリップし波形
歪を生じる。
この問題の解決方法として信号レベルに応じてオフセッ
トの加算をしたり、しなかったりする方法もあるか、切
り換えノイズ等の問題が生じる。また入力にディジタル
乗算器を設けて入力信号をクリップしないレベルまで減
衰させる方法もあるが構成が複雑となり、減衰させた分
だけS/Nも劣化する。
トの加算をしたり、しなかったりする方法もあるか、切
り換えノイズ等の問題が生じる。また入力にディジタル
乗算器を設けて入力信号をクリップしないレベルまで減
衰させる方法もあるが構成が複雑となり、減衰させた分
だけS/Nも劣化する。
また従来技術の2番目の問題点として、16ビツトのデ
ータに対して一80dBや一90dBの微小信号のりニ
アリティに関しては7ヒツト目以下の精度の誤差が現わ
れてまだリニアリティは充分とは言えない。
ータに対して一80dBや一90dBの微小信号のりニ
アリティに関しては7ヒツト目以下の精度の誤差が現わ
れてまだリニアリティは充分とは言えない。
本発明の目的は、クリップすることなく、充分なりニア
リティを実現できるD/A変換器を提供することにある
。
リティを実現できるD/A変換器を提供することにある
。
上記目的を達成するために、本来小信号リニアリティ特
性の優れている積分方式D/A変換器を使用し、・重み
づけ電流源の接続点をさけるためにディジタルオフセッ
トを加算した。またオフセット加算のために生じる信号
のクリップを避けるためにD/A変換器の入力でオフセ
ットを加算するのではなく、積分カウンタにデータを入
力する時点で加算し、カウンタのビット数を増加させた
。
性の優れている積分方式D/A変換器を使用し、・重み
づけ電流源の接続点をさけるためにディジタルオフセッ
トを加算した。またオフセット加算のために生じる信号
のクリップを避けるためにD/A変換器の入力でオフセ
ットを加算するのではなく、積分カウンタにデータを入
力する時点で加算し、カウンタのビット数を増加させた
。
積分方式D/A変換器の動作については、特開昭60−
29026号に開示されている。ここでは簡単に説明す
る。第4図は16ビツトのデータを上位6ビツI1.中
位5ビツト、下位5ヒツトの3つに分割し、2”i、
25i、 iに重み付けされた3個の電流源14の電
流を電流スイッチ15.16.1.7で制御して積分器
18でアナログ電圧に変換する。上位6ビツトのデータ
に応じた期間だけスイッチ15をオンする。同様に中位
5ビツトのデータに応じた期間スイッチ16を、下位5
ビツトのデータに応じた期間スイッチ17を制御する。
29026号に開示されている。ここでは簡単に説明す
る。第4図は16ビツトのデータを上位6ビツI1.中
位5ビツト、下位5ヒツトの3つに分割し、2”i、
25i、 iに重み付けされた3個の電流源14の電
流を電流スイッチ15.16.1.7で制御して積分器
18でアナログ電圧に変換する。上位6ビツトのデータ
に応じた期間だけスイッチ15をオンする。同様に中位
5ビツトのデータに応じた期間スイッチ16を、下位5
ビツトのデータに応じた期間スイッチ17を制御する。
これにより電流をデータに応じた時間、容量に積分して
アナログ電圧を得ることができる。この積分方式は16
ビツト精度を得るためには重み付は電流源の電流比精度
は10ビット即ち1024±、 L S Bてあればよ
く、前述の第3図に示したものは16ビツト精度必要な
ので6ヒツト分緩いと言える。このため小信号のリニア
リティ゛特性も有利であるか一80dBや一90dBの
精度を出すにはまだ不充分である。簡単化のために、入
力データを4ビツトとし、上位2ビツトに分割して変換
した場合の入力ディジタルデータとアナログ出力電圧と
の関係を第5図に示す。第5図において実線が」三位2
ビットの変換出力、波線が下位2ビツトの変換出力であ
る。第5図は電流源の比精度が理想的な場合であり、」
三位の電流値■。と下位の電流値i。が ■o−22i。
アナログ電圧を得ることができる。この積分方式は16
ビツト精度を得るためには重み付は電流源の電流比精度
は10ビット即ち1024±、 L S Bてあればよ
く、前述の第3図に示したものは16ビツト精度必要な
ので6ヒツト分緩いと言える。このため小信号のリニア
リティ゛特性も有利であるか一80dBや一90dBの
精度を出すにはまだ不充分である。簡単化のために、入
力データを4ビツトとし、上位2ビツトに分割して変換
した場合の入力ディジタルデータとアナログ出力電圧と
の関係を第5図に示す。第5図において実線が」三位2
ビットの変換出力、波線が下位2ビツトの変換出力であ
る。第5図は電流源の比精度が理想的な場合であり、」
三位の電流値■。と下位の電流値i。が ■o−22i。
の場合である。
第6図は 1゜−221゜−ア1゜
の場合であり、中点を境に±ILsBのデータは31に
図示するように誤差を持つ。ここで+2 L SBのデ
ィジタルオフセットを加算すれば第6図32に示すよう
に理想的になる。第7図は Io=221o+−+。
図示するように誤差を持つ。ここで+2 L SBのデ
ィジタルオフセットを加算すれば第6図32に示すよう
に理想的になる。第7図は Io=221o+−+。
の場合であり、この場合も+2LSBのオフセット加算
で理想変換することができる。クリップに関してはカウ
ンタのビット数を1増加し、積分時間を長くすることた
けで解決できる。
で理想変換することができる。クリップに関してはカウ
ンタのビット数を1増加し、積分時間を長くすることた
けで解決できる。
以下、本発明の一実施例を第1図により説明する。第1
図において、第4図と同番号を付したものは同機能の構
成要素である。16ビツトのデータに対して304LS
Bのオフセットを加算する場合を考える。中位5ビツト
は25の重み付けを持っているので、 32X9+16
=304 となり、中位5ビツトデータに+9のオフ
セット、下位5ビツトデータに+16のオフセットを加
算すればよい。中位のデータは5ビツトであり+9する
と6ビツトになる。このため6ビツト加算器があればよ
い。下位5ビツトについては+16の加算なので6ビツ
トになるが加算器は2ビツトですむ。このようにオフセ
ット値を選べば、加算器のビット数をさらに低減するこ
とができる。この場合でも8ビツトですむ。また中位、
下位のカウンタを5ビツトから6ヒツトにすることによ
り、下位から中位へ、中位から上位へのキャリーは考慮
しなくてもよい。
図において、第4図と同番号を付したものは同機能の構
成要素である。16ビツトのデータに対して304LS
Bのオフセットを加算する場合を考える。中位5ビツト
は25の重み付けを持っているので、 32X9+16
=304 となり、中位5ビツトデータに+9のオフ
セット、下位5ビツトデータに+16のオフセットを加
算すればよい。中位のデータは5ビツトであり+9する
と6ビツトになる。このため6ビツト加算器があればよ
い。下位5ビツトについては+16の加算なので6ビツ
トになるが加算器は2ビツトですむ。このようにオフセ
ット値を選べば、加算器のビット数をさらに低減するこ
とができる。この場合でも8ビツトですむ。また中位、
下位のカウンタを5ビツトから6ヒツトにすることによ
り、下位から中位へ、中位から上位へのキャリーは考慮
しなくてもよい。
カウンタの段数を1段増加するのはDタイプフリップフ
ロップ1個の追加ですむので非常に容易である。カウン
タの段数を増やしたことにより、中位、下位ともに6ビ
ツトになるが、もともと上位カウンタは6ビツトのため
全体の積分変換時間は増加することがない。その様子を
第2図に示す。
ロップ1個の追加ですむので非常に容易である。カウン
タの段数を増やしたことにより、中位、下位ともに6ビ
ツトになるが、もともと上位カウンタは6ビツトのため
全体の積分変換時間は増加することがない。その様子を
第2図に示す。
上位カウンタのカウント値の最大値が63に対し、中位
カウンタ、下位カウンタの最大値はそれぞれ31+9=
40.31+16=47である。
カウンタ、下位カウンタの最大値はそれぞれ31+9=
40.31+16=47である。
以上のように信号レベルを低減することなく、わずかな
回路増加(フリップフロップ2段)でクリップの発生を
なくし、ディジタルオフセットを加算することができる
。また−80dB、 −90dBの信号変換では下位6
ヒツトのカウント値が変化するたけであり、積分方式の
特徴がフルに引き出せることになる。電流は一定で積分
時間のみが変化するので理想的な変換出力を得ることが
できる。積分時間に誤差がなければ、変換出力には誤差
を生じることばない。
回路増加(フリップフロップ2段)でクリップの発生を
なくし、ディジタルオフセットを加算することができる
。また−80dB、 −90dBの信号変換では下位6
ヒツトのカウント値が変化するたけであり、積分方式の
特徴がフルに引き出せることになる。電流は一定で積分
時間のみが変化するので理想的な変換出力を得ることが
できる。積分時間に誤差がなければ、変換出力には誤差
を生じることばない。
本発明によれば、信号レベルを低減することなく、信号
クリップを解決し、積分方式D/A変換器にディジタル
オフセットを加算することができるので、−80dB、
−90dBという微小信号レベルでも全く誤差を発生
しない理想的なり/A変換器を実現できる効果がある。
クリップを解決し、積分方式D/A変換器にディジタル
オフセットを加算することができるので、−80dB、
−90dBという微小信号レベルでも全く誤差を発生
しない理想的なり/A変換器を実現できる効果がある。
また従来の積分方式D/A変換器に対して追加回路もわ
ずかであり、経済的にも問題がない。
ずかであり、経済的にも問題がない。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図の動作タイミング図、第3図は従来回路の説明図
、第4図は従来の積分方式D/A変換器のブロック図、
第5図〜第7図は積分方式D/A変換器の誤差を説明す
る図である。 26、27・・・オフセットデータ 24、25・・・ディジタル加算器 22、23・・・1ビツト増加したカウンタ代理人 弁
理士 小 川 勝 男
第1図の動作タイミング図、第3図は従来回路の説明図
、第4図は従来の積分方式D/A変換器のブロック図、
第5図〜第7図は積分方式D/A変換器の誤差を説明す
る図である。 26、27・・・オフセットデータ 24、25・・・ディジタル加算器 22、23・・・1ビツト増加したカウンタ代理人 弁
理士 小 川 勝 男
Claims (1)
- 1、複数のカウンタ回路と、重み付けされた複数の電流
源回路と、前記電流源回路の電流を積分器に断続する複
数の電流スイッチ回路と電流を積分して電圧に変換する
積分器より成る積分方式D/A変換器において、前記複
数のカウンタの少なくとも1個以上のカウンタの入力に
加算器を設けディジタルオフセットデータを加算するこ
とを特徴とした積分方式D/A変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12668490A JPH0423515A (ja) | 1990-05-18 | 1990-05-18 | 積分方式d/a変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12668490A JPH0423515A (ja) | 1990-05-18 | 1990-05-18 | 積分方式d/a変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0423515A true JPH0423515A (ja) | 1992-01-27 |
Family
ID=14941300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12668490A Pending JPH0423515A (ja) | 1990-05-18 | 1990-05-18 | 積分方式d/a変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0423515A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112011101876T5 (de) | 2010-06-03 | 2013-05-16 | Toyota Jidosha Kabushiki Kaisha | Struktur eines aus faserverstärktem Verbundmaterial hergestellten Bauteils und Herstellungsverfahren für das Bauteil |
-
1990
- 1990-05-18 JP JP12668490A patent/JPH0423515A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112011101876T5 (de) | 2010-06-03 | 2013-05-16 | Toyota Jidosha Kabushiki Kaisha | Struktur eines aus faserverstärktem Verbundmaterial hergestellten Bauteils und Herstellungsverfahren für das Bauteil |
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