JPH04206768A - 半導体装置の保護回路 - Google Patents
半導体装置の保護回路Info
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- JPH04206768A JPH04206768A JP33730690A JP33730690A JPH04206768A JP H04206768 A JPH04206768 A JP H04206768A JP 33730690 A JP33730690 A JP 33730690A JP 33730690 A JP33730690 A JP 33730690A JP H04206768 A JPH04206768 A JP H04206768A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体装置の静電耐圧(ESD)の向上を
図るために入力部に保護ダイオードを接続した半導体装
置の保護回路に関する。
図るために入力部に保護ダイオードを接続した半導体装
置の保護回路に関する。
[従来の技術]
半導体装置では、ボンディングワイヤを伝わってきた過
電圧が、電極パッドから半導体内部に印加され、ゲート
酸化膜を破壊することがある。このため、一般には、電
極パッドと内部回路との間に保護回路を設けるようにし
ている。
電圧が、電極パッドから半導体内部に印加され、ゲート
酸化膜を破壊することがある。このため、一般には、電
極パッドと内部回路との間に保護回路を設けるようにし
ている。
第4図は、このような保護回路として保護ダイオードを
設けた半導体装置の入力部の回路図である。
設けた半導体装置の入力部の回路図である。
電極パッド6から図示しない内部回路に信号を伝達する
信号線と5vのVDD電源端子との間及び信号線と接地
端子との間には、夫々保護ダイオード7.8が逆バイア
ス方向に接続されている。
信号線と5vのVDD電源端子との間及び信号線と接地
端子との間には、夫々保護ダイオード7.8が逆バイア
ス方向に接続されている。
第5図は、この保護回路の構造を示す図で、同図(a)
はその平面図、同図(b)は同図(a)におけるB−B
線による切断断面図、同図(C)は同図(a)における
C−C線による切断断面図である。
はその平面図、同図(b)は同図(a)におけるB−B
線による切断断面図、同図(C)は同図(a)における
C−C線による切断断面図である。
N型基板1の上部には、イオン打ち込み及び拡散等の工
程を経てN型ウェル2及びP型ウェル3が選択的に形成
され、更にこれらN型ウェル2及びP型ウェル3の上部
にフィールド酸化工程により、SiO2のフィールド酸
化膜4か形成されている。フィールド酸化膜4の上には
、A1の蒸着等によって形成された金属配線層5が設け
られている。この金属配線層5は、その一端か電極パッ
ド6を構成するのに必要な大きさの正方形に形成され、
その他端が図示しない内部回路に接続されたものとなっ
ている。また、金属配線層5の電極パッド6から内部回
路へと至る部分には、保護ダイオード7.8か形成され
ている。
程を経てN型ウェル2及びP型ウェル3が選択的に形成
され、更にこれらN型ウェル2及びP型ウェル3の上部
にフィールド酸化工程により、SiO2のフィールド酸
化膜4か形成されている。フィールド酸化膜4の上には
、A1の蒸着等によって形成された金属配線層5が設け
られている。この金属配線層5は、その一端か電極パッ
ド6を構成するのに必要な大きさの正方形に形成され、
その他端が図示しない内部回路に接続されたものとなっ
ている。また、金属配線層5の電極パッド6から内部回
路へと至る部分には、保護ダイオード7.8か形成され
ている。
保護ダイオード7は、同図(b)に示すように、N型ウ
ェル2に打ち込まれたP型拡散層11と上記N型ウェル
2との間のPN接合を利用したもので、P型拡散層11
はコンタクトホール12を介して金属配線層5とコンタ
クトされている。
ェル2に打ち込まれたP型拡散層11と上記N型ウェル
2との間のPN接合を利用したもので、P型拡散層11
はコンタクトホール12を介して金属配線層5とコンタ
クトされている。
また、保護ダイオード8は、同図(C)に示すように、
P型ウェル3に打ち込まれたN型拡散層13と上記P型
ウェル3との間のPN接合を利用したもので、N型拡散
層13は、コンタクトホール14を介して上部の金属配
線層5とコンタクトされている。
P型ウェル3に打ち込まれたN型拡散層13と上記P型
ウェル3との間のPN接合を利用したもので、N型拡散
層13は、コンタクトホール14を介して上部の金属配
線層5とコンタクトされている。
そして、これらの上部には、パッシベーション膜15か
形成されている。このパッシベーション膜15は電極パ
ッド6か露出するように選択的に開孔されたものとなっ
ている。
形成されている。このパッシベーション膜15は電極パ
ッド6か露出するように選択的に開孔されたものとなっ
ている。
このように構成された従来の半導体装置の保護回路では
、ボンディングワイヤ16を介して電極パッド6に正の
過電圧が印加されると、電流が金属配線層5及び保護ダ
イオード7を介してN型基板1に流れ込み、このN型基
板1を介してV。t、電源側に電流か流れる。
、ボンディングワイヤ16を介して電極パッド6に正の
過電圧が印加されると、電流が金属配線層5及び保護ダ
イオード7を介してN型基板1に流れ込み、このN型基
板1を介してV。t、電源側に電流か流れる。
一方、ボンディングワイヤ16を介して電極パッド6に
負の過電圧か印加されると、電流か負電源によってバイ
アスされたP型ウェル3から保護ダイオード8、金属配
線層5、電極パッド6及びボンディングワイヤ16を介
して流れる。
負の過電圧か印加されると、電流か負電源によってバイ
アスされたP型ウェル3から保護ダイオード8、金属配
線層5、電極パッド6及びボンディングワイヤ16を介
して流れる。
これにより、内部回路に過電圧が印加されるのか防止さ
れることになる。
れることになる。
[発明が解決しようとする課題]
しかしなから、上述した従来の半導体装置の保護回路で
は、電極パッド6から保護ダイオード7゜8に至る金属
配線層5に過電圧か印加されるので、保護ダイオード7
.8を配置する位置か電極パッド6からあまり離れてい
ると、金属配線層5を伝達する際に、内部のゲート酸化
膜に過大な電圧が印加されてゲート酸化膜の破壊をもた
らすという問題がある。
は、電極パッド6から保護ダイオード7゜8に至る金属
配線層5に過電圧か印加されるので、保護ダイオード7
.8を配置する位置か電極パッド6からあまり離れてい
ると、金属配線層5を伝達する際に、内部のゲート酸化
膜に過大な電圧が印加されてゲート酸化膜の破壊をもた
らすという問題がある。
一方、ボンディングの際には、電極パッド8か加熱され
るため、熱的影響を考慮すると、金属配線N5とP型拡
散層11及びN型拡散層13との結合部を、電極パッド
6にあまり近付けることができないという問題もある。
るため、熱的影響を考慮すると、金属配線N5とP型拡
散層11及びN型拡散層13との結合部を、電極パッド
6にあまり近付けることができないという問題もある。
また、ポンディング精度の関係である程度パッドから距
離をとらなければならない。
離をとらなければならない。
更に、従来の保護回路では、保護ダイオード7゜8を形
成するために比較的大きな面積を必要とするため、レイ
アウト面積か大きくなってしまうという問題もある。
成するために比較的大きな面積を必要とするため、レイ
アウト面積か大きくなってしまうという問題もある。
この発明は、このような従来の問題点を解決するために
なされたもので、十分な保護機能を有し、省スペース化
を図ることができる半導体装置の保護回路を提供するこ
とを目的とする。
なされたもので、十分な保護機能を有し、省スペース化
を図ることができる半導体装置の保護回路を提供するこ
とを目的とする。
[課題を解決するだめの手段]
この発明による半導体装置の保護回路は、第1導電型の
半導体基板と、この半導体基板上に形成されて外部電極
と接続される電極パッドと、この電極パッドの直下の前
記半導体基板中に形成されて前記半導体基板との間で保
護ダイオードを形成する第2導電型の拡散層とを備えた
ことを特徴とする。
半導体基板と、この半導体基板上に形成されて外部電極
と接続される電極パッドと、この電極パッドの直下の前
記半導体基板中に形成されて前記半導体基板との間で保
護ダイオードを形成する第2導電型の拡散層とを備えた
ことを特徴とする。
[作用]
この発明によれば、電極パッドの直下に、拡散層と基板
とからなる保護ダイオードが配置されているので、過電
圧は、電極パッドから直ちにその直下の半導体基板に退
避させることができる。このため、内部回路に対する保
護機能を従来よりも向上させることができる。
とからなる保護ダイオードが配置されているので、過電
圧は、電極パッドから直ちにその直下の半導体基板に退
避させることができる。このため、内部回路に対する保
護機能を従来よりも向上させることができる。
また、この発明によれば、保護回路を構成する保護ダイ
オードが電極パッドの直下に形成されるので、従来、保
護ダイオード形成のために確保していたスペースが不要
となり、保護回路の省スペース化を図ることができる。
オードが電極パッドの直下に形成されるので、従来、保
護ダイオード形成のために確保していたスペースが不要
となり、保護回路の省スペース化を図ることができる。
[実施例]
以下、添付の図面に基づいてこの発明の実施例について
説明する。
説明する。
第1図は、この発明の実施例を示すもので、−層メタル
プロセスにて製造される半導体装置の保護回路を示して
いる。同図(a)は平面図、同図(b)は同図(a)に
おけるA−A線による切断断面図である。
プロセスにて製造される半導体装置の保護回路を示して
いる。同図(a)は平面図、同図(b)は同図(a)に
おけるA−A線による切断断面図である。
N型基板1の上部には、イオン打ち込み及び拡散等の工
程を経てN型ウェル2及びP型ウェル3が選択的に形成
され、更にこれらN型ウェル2及びP型ウェル3の上部
にフィールド酸化工程により、5jOzのフィールド酸
化膜24が形成されている。フィールド酸化膜24の上
には、AIの蒸着等により形成された金属配線層25か
設けられている。この金属配線層25は、その一端が電
極パッド26を構成するのに必要な大きさの正方形に形
成され、その他端が図示しない内部回路に接続されてい
る。
程を経てN型ウェル2及びP型ウェル3が選択的に形成
され、更にこれらN型ウェル2及びP型ウェル3の上部
にフィールド酸化工程により、5jOzのフィールド酸
化膜24が形成されている。フィールド酸化膜24の上
には、AIの蒸着等により形成された金属配線層25か
設けられている。この金属配線層25は、その一端が電
極パッド26を構成するのに必要な大きさの正方形に形
成され、その他端が図示しない内部回路に接続されてい
る。
金属配線層25の電極パッド26の直下のN型ウェル2
には、P型拡散層3Iが形成されている。
には、P型拡散層3Iが形成されている。
そして、このP型拡散層31とN型ウェル2との間のP
N接合によって保護ダイオード32が形成されている。
N接合によって保護ダイオード32が形成されている。
また、金属配線層25の電極パッド26から内部回路へ
と至る部分には、保護ダイオード33か形成されている
。保護ダイオード33は、P型ウェル3に打ち込まれた
N型拡散層34と上記P型ウェル3との間のPN接合を
利用したもので、N型拡散層34は、コンタクトホール
35を介して上部の金属配線層25とコンタクトされて
いる。
と至る部分には、保護ダイオード33か形成されている
。保護ダイオード33は、P型ウェル3に打ち込まれた
N型拡散層34と上記P型ウェル3との間のPN接合を
利用したもので、N型拡散層34は、コンタクトホール
35を介して上部の金属配線層25とコンタクトされて
いる。
そして、これらの上部には、パッシベーション膜36が
形成されている。このパッシベーション膜36は電極パ
ッド26が露出するように選択的に開孔されたものとな
っている。
形成されている。このパッシベーション膜36は電極パ
ッド26が露出するように選択的に開孔されたものとな
っている。
なお、N型基板lは、N型ウェル2に拡散形成されたN
型拡散層37、コンタクトホール39及び電源ライン3
8を介してVDl)(5v)電源に接続されている。ま
た、N型基板1中に形成されたP型ウェル3は、図示し
ない接地ラインを介して接地されている。
型拡散層37、コンタクトホール39及び電源ライン3
8を介してVDl)(5v)電源に接続されている。ま
た、N型基板1中に形成されたP型ウェル3は、図示し
ない接地ラインを介して接地されている。
このように構成された半導体装置の保護回路において、
いま、電極パッド26の直下のP型拡散層31、N型ウ
ェル2、N型基板1及び電源ライン38側のN型拡散層
37に着目すると、これは、第2図に示すようなダイオ
ードを構成している。
いま、電極パッド26の直下のP型拡散層31、N型ウ
ェル2、N型基板1及び電源ライン38側のN型拡散層
37に着目すると、これは、第2図に示すようなダイオ
ードを構成している。
これは、電極パッド26に直接結合されているので、第
3図に示すような回路図で表すことができる。
3図に示すような回路図で表すことができる。
従って、ボンディングワイヤ16を介して電極パッド2
6に正の過電圧が印加されると、電流か電極パッド26
からその直下の保護ダイオード32を介してN型基板1
に至り、更に電源ライン38側へと流れていくので、内
部回路には全く影響を与えずに、過電圧に対する保護を
図ることができる。
6に正の過電圧が印加されると、電流か電極パッド26
からその直下の保護ダイオード32を介してN型基板1
に至り、更に電源ライン38側へと流れていくので、内
部回路には全く影響を与えずに、過電圧に対する保護を
図ることができる。
この実施例によれば、保護ダイオード32の配置スペー
スが要らなくなるので、省スペース化を図ることができ
る。一般に、PN接合を利用した保護ダイオードは、ス
ペース的には数千μm2という大きな面積を必要とし、
チップサイズの縮小を図るうえでの大きなネックとなっ
ていた。しかし、この実施例によれば、電極パッド26
が約1万μm2の面積を有しているので、保護ダイオー
ド32の形成は充分に可能である。
スが要らなくなるので、省スペース化を図ることができ
る。一般に、PN接合を利用した保護ダイオードは、ス
ペース的には数千μm2という大きな面積を必要とし、
チップサイズの縮小を図るうえでの大きなネックとなっ
ていた。しかし、この実施例によれば、電極パッド26
が約1万μm2の面積を有しているので、保護ダイオー
ド32の形成は充分に可能である。
一方、保護ダイオード33については、従来とほぼ同様
の機能を実現するが、保護ダイオード32か電極パッド
26の直下に配置されたことにより、保護ダイオード3
3の配置の自由度が増すことはいうまでもない。
の機能を実現するが、保護ダイオード32か電極パッド
26の直下に配置されたことにより、保護ダイオード3
3の配置の自由度が増すことはいうまでもない。
なお、上記実施例では、正電源側の保護ダイオード32
を電極パッド26の直下に配置したか、負電源側の保護
ダイオード33を電極パッド26の直下に配置するよう
にしてもよい。
を電極パッド26の直下に配置したか、負電源側の保護
ダイオード33を電極パッド26の直下に配置するよう
にしてもよい。
[発明の効果〕
以上述べたように、この発明によれば、保護ダイオード
を構成する第2導電型の拡散層が電極パッドの直下に形
成されているので、電極パッドに印加される過電圧が内
部回路に影響を与えることがなく、十分な保護機能を有
すると共に、保護回路部分の省スペース化を図ることが
できるという効果を奏する。
を構成する第2導電型の拡散層が電極パッドの直下に形
成されているので、電極パッドに印加される過電圧が内
部回路に影響を与えることがなく、十分な保護機能を有
すると共に、保護回路部分の省スペース化を図ることが
できるという効果を奏する。
第1図(a)はこの発明の実施例による半導体装置の保
護回路を示す平面図、第1図(b)は同図(a)におけ
るA−A線による切断断面図、第2図は同保護回路にお
ける保護ダイオードの構造を説明するための模式図、第
3図は同保護回路の回路図、第4図は従来の半導体装置
の保護回路の回路図、第5図(a)は同保護回路を示す
平面図、第5図(b)は同図(a)におけるB−B線に
よる切断断面図、第5図(C)は同図(a)におけるC
−C線による切断断面図である。 1・・・N型基板、2・・・N型ウェル、3・・・P型
ウェル、4,24・・・フィールド酸化膜、5,25・
・・金属配線層、6,26・・・電極パッド、7.8,
32゜33・・・保護ダイオード、11.31・・・P
型拡散層、12.14.35.39・・・コンタクトホ
ール、13.34.37・・・N型拡散層、15.36
・・・パッシベーション膜。 第1図 第2図 第6図
護回路を示す平面図、第1図(b)は同図(a)におけ
るA−A線による切断断面図、第2図は同保護回路にお
ける保護ダイオードの構造を説明するための模式図、第
3図は同保護回路の回路図、第4図は従来の半導体装置
の保護回路の回路図、第5図(a)は同保護回路を示す
平面図、第5図(b)は同図(a)におけるB−B線に
よる切断断面図、第5図(C)は同図(a)におけるC
−C線による切断断面図である。 1・・・N型基板、2・・・N型ウェル、3・・・P型
ウェル、4,24・・・フィールド酸化膜、5,25・
・・金属配線層、6,26・・・電極パッド、7.8,
32゜33・・・保護ダイオード、11.31・・・P
型拡散層、12.14.35.39・・・コンタクトホ
ール、13.34.37・・・N型拡散層、15.36
・・・パッシベーション膜。 第1図 第2図 第6図
Claims (1)
- (1)第1導電型の半導体基板と、 この半導体基板上に形成されて外部電極と接続される電
極パッドと、 この電極パッドの直下の前記半導体基板中に形成されて
前記半導体基板との間で保護ダイオードを形成する第2
導電型の拡散層と を備えたことを特徴とする半導体装置の保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33730690A JPH04206768A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33730690A JPH04206768A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04206768A true JPH04206768A (ja) | 1992-07-28 |
Family
ID=18307389
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33730690A Pending JPH04206768A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置の保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04206768A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5500542A (en) * | 1993-02-12 | 1996-03-19 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
US5514892A (en) * | 1994-09-30 | 1996-05-07 | Motorola, Inc. | Electrostatic discharge protection device |
US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
KR100293271B1 (ko) * | 1998-08-12 | 2001-09-17 | 김충환 | 정전방전방지를위한반도체소자 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5361982A (en) * | 1976-11-15 | 1978-06-02 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
JPS62291163A (ja) * | 1986-06-11 | 1987-12-17 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
-
1990
- 1990-11-30 JP JP33730690A patent/JPH04206768A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5361982A (en) * | 1976-11-15 | 1978-06-02 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
JPS62291163A (ja) * | 1986-06-11 | 1987-12-17 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5500542A (en) * | 1993-02-12 | 1996-03-19 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
US5672895A (en) * | 1993-02-12 | 1997-09-30 | Fujitsu, Ltd. | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
US5514892A (en) * | 1994-09-30 | 1996-05-07 | Motorola, Inc. | Electrostatic discharge protection device |
KR100293271B1 (ko) * | 1998-08-12 | 2001-09-17 | 김충환 | 정전방전방지를위한반도체소자 |
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