JPH04206574A - Buried gate type semiconductor element and manufacture thereof - Google Patents
Buried gate type semiconductor element and manufacture thereofInfo
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000005684 electric field Effects 0.000 abstract description 8
- 239000011347 resin Substances 0.000 abstract description 8
- 229920005989 resin Polymers 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 238000002161 passivation Methods 0.000 description 7
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- 230000006641 stabilisation Effects 0.000 description 4
- 238000011105 stabilization Methods 0.000 description 4
- 238000000576 coating method Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 239000006060 molten glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は埋込ゲート形半導体素子及びその製造方法に係
り、特に、高電圧をスインチングする静電誘導トランジ
スタ（ＳＩＴ）、ゲートターンオントランジスタ（ＧＴ
Ｏ）或いは静電誘導（ｓｒ）サイリスタなどのように高
耐圧が求められる電力用半導体素子に適用される埋込ゲ
ート形半導体素子及びその製造方法に関するものである
。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a buried gate type semiconductor device and a method for manufacturing the same, and particularly relates to a buried gate type semiconductor device and a manufacturing method thereof, and particularly to a static induction transistor (SIT) that switches high voltage, a gate turn-on transistor (GT), etc.
O) Alternatively, the present invention relates to a buried gate type semiconductor device applied to a power semiconductor device such as a static induction (SR) thyristor that requires a high breakdown voltage, and a method for manufacturing the same.
［従来の技術］
従来、高耐圧用のサイリスク、トランジスタなどでは、
ＰＮ接合の表面耐圧を向上し安定化するために、第３図
及び第４図に示すような種々の構造が採用されていた。[Conventional technology] Conventionally, high voltage resistance transistors, etc.
In order to improve and stabilize the surface breakdown voltage of the PN junction, various structures as shown in FIGS. 3 and 4 have been adopted.
第３図はゲー１−ＧとドレーンＤの接合形態をメサ形と
すると共に、その表面にパッシベーション（表面安定化
）用の樹脂コートＣを施すことによって、ゲート−アノ
ード間（ＧＡ間）の逆耐圧を向上したＳｌサイリスタを
示し、第４図は外周部分のＰＮ接合面を角度成形してヘ
ベル構造にすると共に、その表面にパッシベーション用
の樹脂コートｃを施すことによって、ゲート−ドレーン
間（ＣＤ間）の逆耐圧を向上したＳＩトランジスタを示
している。また、樹脂コートに代えて溶融ガラスをパッ
シベーションとして使用するようにしたものもある。Figure 3 shows that the connection between the gate 1-G and the drain D is made into a mesa shape, and by applying a resin coat C for passivation (surface stabilization) to the surface, the connection between the gate and the anode (between GA) is reversed. Figure 4 shows an Sl thyristor with improved voltage resistance.The PN junction surface on the outer periphery is formed into a hevel structure by angle forming, and by applying a passivation resin coat c to the surface, the gate-drain gap (CD The figure shows an SI transistor with improved reverse breakdown voltage. In addition, there are also devices that use molten glass as passivation instead of resin coating.
更に、２０００Ｖ程度の光トリガ・光クエンチＳＩ）ラ
ンジスタにおいて、シリコンエツチング部分の表面にボ
ブイミドなどの樹脂コートを施すようにしたものもある
。Furthermore, some photo-trigger/photo-quench (SI) transistors of about 2000 V are coated with a resin such as bobimide on the surface of the silicon etched portion.
〔発明が解決しようとする課Ｂ］
しかし、樹脂コートは吸湿して素子の逆特性を劣化する
要因になりやすく、また溶融ガラスの場合には、他の半
導体プロセスに対する金属コンタミネーションなどで注
意が必要であるという欠点がある。[Problem B that the invention seeks to solve] However, resin coatings tend to absorb moisture and deteriorate the reverse characteristics of the element, and in the case of molten glass, care must be taken to prevent metal contamination from other semiconductor processes. The disadvantage is that it is necessary.
そこで、上述のような問題が起こらないように、ＧＡ間
やＣＤ間を熱酸化膜で覆うことが考えられるが、一般に
知られているように、酸化膜−シリコン界面の電荷によ
る電界集中によって、高耐圧化が不可能である。Therefore, in order to prevent the above-mentioned problems from occurring, it is possible to cover the gaps between GA and CD with a thermal oxide film, but as is generally known, due to electric field concentration due to charges at the oxide film-silicon interface, It is impossible to achieve high voltage resistance.
しかも、メサ形やヘベル構造にするためには、時間がか
かる面倒なカット工程やエツチング工程が必要であると
いう、構造に伴う基本的な問題も ゛ある。Furthermore, there is a fundamental problem with the structure: creating a mesa or hevel structure requires time-consuming and troublesome cutting and etching processes.
よって本発明は、上述した従来の問題点に鑑み、メサ、
ベベル構造を採用することなく素子を高耐圧化できるよ
うにして、プロセスの簡易化を図り、樹脂膜パッシベー
ションを使用することなく素子の信転性や安定化の向上
を図った埋込ゲート形半導体素子及びその製造方法を提
供することを課題としている。Therefore, in view of the above-mentioned conventional problems, the present invention has been made to
A buried gate type semiconductor that enables the device to have a high breakdown voltage without using a bevel structure, which simplifies the process, and improves the reliability and stability of the device without using a resin film passivation. The object of the present invention is to provide an element and a method for manufacturing the same.
上記課題を解決するため本考案により成された埋込ゲー
ト形半導体素子は、第１の導電形の半導体領域からなる
アノード又はドレーン領域及びカソード又はソース領域
の間にこれらの領域と反対の第２の導電形のゲート領域
をゲート電極の内側に埋込んで形成した埋込ゲート形半
導体素子において、前記ゲート電極の外側にフィールド
・リミティング・リングをその表面が露出するように形
成すると共に、該フィールド・リミティング・リングの
表面に熱酸化膜を形成したことを特徴としている。In order to solve the above problems, a buried gate type semiconductor device according to the present invention has an anode or drain region consisting of a semiconductor region of a first conductivity type and a cathode or source region, and a second conductivity type semiconductor region opposite to these regions. In a buried gate type semiconductor device formed by burying a gate region of a conductivity type inside a gate electrode, a field limiting ring is formed outside the gate electrode so that its surface is exposed;・It is characterized by a thermal oxide film formed on the surface of the limiting ring.
上記課題を解決するため本考案により成された埋込ゲー
ト形半導体素子の製造方法は、第１の導電形の半導体領
域からなるアノード又はドレーン領域及びカソード又は
ソース領域の間にこれらの領域と反対の第２の導電形の
ゲート領域をゲート電極の内側に埋込んで形成し、前記
ゲート電極の外側にフィールド・リミティング・リング
をその表面が露出するように形成すると共に、該フィー
ルド・リミティング・リングの表面に熱酸化膜を形成し
た埋込ゲート形半導体素子の製造方法において、第１の
導電形の半導体基板に前記埋込ゲート領域と同時に前記
フィールド・リミティング・リングを埋込んで形成し、
その後埋込んで形成された前記フィールド・リミティン
グ・リングをそれに対応する部分をエツチングすること
により露出させ、該露出させた表面に前記熱酸化膜を形
成することを特徴としている。In order to solve the above problems, the method for manufacturing a buried gate type semiconductor device according to the present invention is such that an anode or drain region consisting of a semiconductor region of a first conductivity type and a cathode or source region are provided between the anode or drain region and the cathode or source region. a gate region of a second conductivity type is buried inside the gate electrode, a field limiting ring is formed outside the gate electrode so that its surface is exposed, and the field limiting ring In the method of manufacturing a buried gate type semiconductor device in which a thermal oxide film is formed on the surface of a semiconductor substrate of a first conductivity type, the field limiting ring is buried and formed simultaneously with the buried gate region;
The method is characterized in that the buried field limiting ring is then exposed by etching a corresponding portion thereof, and the thermal oxide film is formed on the exposed surface.
上記構成において、ゲート電極の外側にフィールド・リ
ミティング・リングをその表面が露出するように形成す
ると共に、該フィールド・リミティング・リングの表面
に熱酸化膜を形成しているので、フィールド・リミティ
ング・リングによってゲート電極頭域の外側の表面の電
界集中が緩和され、電界集中の問題のある熱酸化膜がＧ
Ａ間の耐圧向上及び表面安定化のために有効に使用する
ことができるようになっている。In the above structure, a field limiting ring is formed outside the gate electrode so that its surface is exposed, and a thermal oxide film is formed on the surface of the field limiting ring. The electric field concentration on the surface outside the gate electrode head area is alleviated, and the thermal oxide film, which has the problem of electric field concentration, is
It can be effectively used for improving the voltage resistance between A and stabilizing the surface.
また、本発明の方法においては、第１の導電形の半導体
基板に前記埋込ゲート領域と同時に前記フィールド・リ
ミティング・リングを埋込んで形成し、その後埋込んで
形成された前記フィールド・リミティング・リングをそ
れに対応する部分をエツチングすることにより露出させ
、該露出させた表面に前記熱酸化膜を形成するようにし
ているので、メサ形、ベベル構造を形成するためのエツ
チング工程がなく、プロセスが極めて簡素化できるよう
になり、また熱酸化膜を使用しているのでプロセスの簡
易化、安定化が可能となっている。Further, in the method of the present invention, the field limiting ring is buried and formed in the semiconductor substrate of the first conductivity type at the same time as the buried gate region, and then the field limiting ring is buried and formed in the semiconductor substrate of the first conductivity type. Since the corresponding portion of the ring is exposed by etching and the thermal oxide film is formed on the exposed surface, there is no etching step to form a mesa or bevel structure, and the process is simple. It has become extremely simple, and since a thermal oxide film is used, the process can be simplified and stabilized.
〔実施例］ 以下、本発明の実施例を図面に基づいて説明する。〔Example] Embodiments of the present invention will be described below based on the drawings.
第１図はＳｌサイリスタとして構成された本発明による
埋込ゲート形半導体素子の一実施例を示す断面図であり
、同図において、１はアノード電極、２は第１の導電形
半導体領域からなるＮ゛形テアノード電極領域３はＮ−
形アノード領域、４は第２の導電影領域からなるＰ゛形
埋込ゲート領域、４ａはＰ°形ゲート電極領域、５はゲ
ート電極、６はＮ−形アカソード領域、６ａはＮ゛形カ
ソード電極領域、７はカソード電極、８はＰ”形埋込ゲ
ート９Ｍ域４と同時に形成されるフィールド・リミティ
ング・リング（ＦＬＲ）、９は熱酸化膜である酸化シリ
コン（Ｓｉ０２）膜、１０は化学反応を伴う気相成長に
より形成したＣＶＤ膜、１１はＣＶＤパッシヘーシゴン
膜である。FIG. 1 is a sectional view showing an embodiment of a buried gate type semiconductor device according to the present invention configured as an Sl thyristor, in which 1 is an anode electrode and 2 is a first conductivity type semiconductor region. The N-shaped theanode electrode region 3 is N-
4 is a P-type buried gate region consisting of a second conductive shadow region; 4a is a P-type gate electrode region; 5 is a gate electrode; 6 is an N-type cathode region; 6a is an N-type cathode. Electrode region, 7 is a cathode electrode, 8 is a field limiting ring (FLR) formed at the same time as P” type buried gate 9M region 4, 9 is a silicon oxide (Si02) film which is a thermal oxide film, 10 is a chemical A CVD film 11 is a CVD passivation film formed by vapor phase growth accompanied by a reaction.
以上のように本発明によるＳｌサイリスタでは、ゲート
電極領域４ａの外側にＦＬＲ８が形成されているので、
ゲート電極５に近い側のＦＬＲ８から順にピンチオフさ
れることによって、ゲート電極領域４ａの外側の表面の
電界集中が緩和される。As described above, in the Sl thyristor according to the present invention, since the FLR 8 is formed outside the gate electrode region 4a,
By pinching off the FLR 8 in order from the side closer to the gate electrode 5, electric field concentration on the outer surface of the gate electrode region 4a is alleviated.
従って、電界集中の問題のある熱酸化膜であるＳｉＯ□
膜９が、ＧＡ間の耐圧向上及び表面安定化のために有効
に使用することができるようになっている。Therefore, SiO□ is a thermal oxide film with a problem of electric field concentration.
The film 9 can be effectively used to improve the breakdown voltage between the GAs and to stabilize the surface.
上述の構造をもったＳｌサイリスクでは、（１，Ａ間の
耐圧が約１４００Ｖで、８００Ｖにおけるリーク電流が
５０ｎＡ程度と極めて低いのものが得られた。また、こ
の構造をもった素子では、樹脂コートのような有機膜パ
ッシベーションを使っていないので、素子の信較性が増
し、また従来不可能であったプラスチックパッケージの
採用も可能になっている。In the Sl Sirisk with the above structure, the withstand voltage between 1 and A was approximately 1400 V, and the leakage current at 800 V was extremely low, approximately 50 nA. Since it does not use an organic film passivation like a coating, it increases the reliability of the device and also makes it possible to use a plastic package, which was previously impossible.
なお、上記ＦＬＲ８はその面積が小さくでも十分な耐圧
を得ることができ、１５００Ｖ程度の耐圧を持たせるに
はＦＬＲ８の領域幅は３００μｍ程度で十分であり、素
子を大型化することなく耐圧の向上が図られる。Note that the FLR8 described above can obtain sufficient withstand voltage even if its area is small, and the area width of the FLR8 of about 300 μm is sufficient to have a withstand voltage of about 1500 V, so it is possible to improve the withstand voltage without increasing the size of the element. is planned.
次に、上述した構造のＳｌサイリスタの製造方法を、第
２図（ａ）乃至（（１）を参照して説明する。Next, a method for manufacturing the Sl thyristor having the above-described structure will be explained with reference to FIGS. 2(a) to (1).
先ず、第２図（ａ）に示すように、第１の導電形の半導
体基板であるＮ−形基板Ｂの一方の面にその全面にわた
って拡散を行うことによってＮ゛形アノード電極領域２
を形成し、他方の面に選択拡散を行うことによって第２
の導電形の半導体領域であるＰ形埋込ゲート領域４及び
ゲート電極領域４ａとＦＬＲ８とを同時に形成する。First, as shown in FIG. 2(a), an N-type anode electrode region 2 is formed by performing diffusion over the entire surface of one surface of an N-type substrate B, which is a semiconductor substrate of a first conductivity type.
by forming a second surface and performing selective diffusion on the other surface.
P-type buried gate region 4 and gate electrode region 4a, which are semiconductor regions of conductivity type, and FLR 8 are formed at the same time.
次に、第２図（ｂ）に示すように、Ｐ形埋込ゲート領域
４及びゲート電極領域４ａとＦＬＲ８とを形成した面に
エピタキシャル成長させることによって、上記Ｎ−形基
板Ｂと同−導電形の領域Ｂａを形成すると共に、該エピ
タキシャル領域Ｂａの表面に全面にわたって拡散してＮ
゛形カソード電極領域６を形成する。Next, as shown in FIG. 2(b), epitaxial growth is performed on the surface on which the P-type buried gate region 4, the gate electrode region 4a, and the FLR 8 are formed. At the same time, N is diffused over the entire surface of the epitaxial region Ba.
A ゛-shaped cathode electrode region 6 is formed.
続いて、第２図（Ｃ）に示すように、選択エツチングに
よってＦＬＲ８及びＰ゛形ゲート電極領域４ａを露出さ
せてから、カソード電極７、ゲート電極５などを形成す
る部分を除く全面にＳｉＯ□膜９を形成する。Subsequently, as shown in FIG. 2(C), after exposing the FLR 8 and the P'-shaped gate electrode region 4a by selective etching, SiO□ is applied to the entire surface except for the portions where the cathode electrode 7, gate electrode 5, etc. are to be formed. A film 9 is formed.
その後、第２図（ｄ）に示すように、ＳｉＯ□膜９の表
面に気相成長によりＣＶＤ膜１０を形成すると共に、こ
れらに覆われていない部分に各カソード電極７及びゲー
ト電極５を形成してから、外部と電気接続する必要のあ
る電極７及びゲート電極５の一部分を除く全面をＣＶＤ
パッシヘーション膜１１によって覆うことによって第１
図に示すＳ■サイリスクからなる埋込ゲート形半導体素
子が形成される。Thereafter, as shown in FIG. 2(d), a CVD film 10 is formed on the surface of the SiO□ film 9 by vapor phase growth, and each cathode electrode 7 and gate electrode 5 are formed on a portion not covered by the CVD film 10. Then, CVD is applied to the entire surface except for part of the electrode 7 and gate electrode 5 that need to be electrically connected to the outside.
The first
A buried gate type semiconductor device made of the S-Si risk shown in the figure is formed.
上述した素子の製造プロセスから明らかなように、メサ
形、ヘベル構造を形成するためのエツチング工程がない
ので、プロセスが極めて簡素化できるようになり、また
熱酸化膜を使用しているのでプロセスの簡易化と素子の
安定化が可能となっている。As is clear from the above-mentioned device manufacturing process, there is no etching step to form mesa or hevel structures, making the process extremely simple, and the use of a thermal oxide film makes the process easier. This allows for simplification and stabilization of the element.
なお、図示実施例では、ＳＩサイリスタの例を示したが
、本発明はＳＩ）ランジスタやＧＴＯなどの素子にも適
用することができる。例えばＳＩＴの場合、アノード、
カソードをドレーン、ソースに置き換えることによって
類似の構造で実施することができる。In the illustrated embodiment, an example of an SI thyristor is shown, but the present invention can also be applied to elements such as an SI transistor or a GTO. For example, in the case of SIT, the anode,
A similar structure can be implemented by replacing the cathode with a drain and a source.
〔効 果］
以上説明したように本発明によれば、埋込ゲートデバイ
スにおいてもフィールド・リミティング・リングによっ
てゲート電極領域の外側の表面の電界集中が緩和され、
電界集中の問題のある熱酸化膜がＣＡ間の耐圧向上及び
表面安定化のために有効に使用することができるように
なっているので、樹脂膜パッシベーションを使用するこ
となく素子の信顛性や安定化の向上を図ることができる
。[Effect] As explained above, according to the present invention, even in a buried gate device, the electric field concentration on the surface outside the gate electrode region is alleviated by the field limiting ring.
The thermal oxide film, which has the problem of electric field concentration, can now be effectively used to improve the withstand voltage between CAs and stabilize the surface, improving the reliability of devices without using resin film passivation. It is possible to improve stabilization.
また、本発明の方法によれば、メサ形、ヘベル構造を形
成するためのエツチング工程がなく、プロセスが極めて
簡素化できるようになり、また熱酸化膜を使用している
のでプロセスの簡易化、安定化が可能となっている。Further, according to the method of the present invention, there is no etching step for forming a mesa shape or hevel structure, and the process can be extremely simplified. Also, since a thermal oxide film is used, the process can be simplified. Stabilization is possible.
【図面の簡単な説明】
第１図は本発明による埋込ゲート形半導体素子の構造を
示す断面図、
第２図は第１図の埋込ゲート形半導体素子の構造の製造
工程を示す図、
第３回及び第４図は従来の埋込ゲート形半導体素子の構
造をそれぞれ示す断面図である。
３・・・アノードＭ域、４・・・ゲート領域、５・・・
ゲート電極、６・・・カソード領域、７・・・カソード
電極、８・・・フィールド・リミティング・リング、９
・・・熱酸化膜（ＳｉＯ□膜）、Ｂ・・・第１の導電形
の半導体基板。
同 草 野 敏電
Ｂ・・糖１の導’を形の半↓棉、基脹
第２図
第４図[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a sectional view showing the structure of a buried gate type semiconductor device according to the present invention, FIG. 2 is a diagram showing a manufacturing process of the structure of the buried gate type semiconductor device of FIG. 1, The third and fourth figures are cross-sectional views showing the structure of a conventional buried gate type semiconductor element, respectively. 3... Anode M region, 4... Gate region, 5...
Gate electrode, 6... Cathode region, 7... Cathode electrode, 8... Field limiting ring, 9
...Thermal oxide film (SiO□ film), B...Semiconductor substrate of first conductivity type. Same as Toshiden Kusano B... The conductor of sugar 1 is a half ↓ of the shape, Kiyoshi Figure 2 Figure 4
Claims (2)
ドレーン領域及びカソード又はソース領域の間にこれら
の領域と反対の第２の導電形のゲート領域をゲート電極
の内側に埋込んで形成した埋込ゲート形半導体素子にお
いて、 前記ゲート電極の外側にフィールド・リミティング・リ
ングをその表面が露出するように形成すると共に、該フ
ィールド・リミティング・リングの表面に熱酸化膜を形
成した、 ことを特徴とする埋込ゲート形半導体素子。(1) A gate region of a second conductivity type opposite to these regions is formed between an anode or drain region and a cathode or source region consisting of a semiconductor region of the first conductivity type and buried inside the gate electrode. A buried gate type semiconductor device, characterized in that a field limiting ring is formed outside the gate electrode so that its surface is exposed, and a thermal oxide film is formed on the surface of the field limiting ring. A buried gate type semiconductor device.
ドレーン領域及びカソード又はソース領域の間にこれら
の領域と反対の第２の導電形のゲート領域をゲート電極
の内側に埋込んで形成し、前記ゲート電極の外側にフィ
ールド・リミティング・リングをその表面が露出するよ
うに形成すると共に、該フィールド・リミティング・リ
ングの表面に熱酸化膜を形成した埋込ゲート形半導体素
子の製造方法において、 第１の導電形の半導体基板に前記埋込ゲート領域と同時
に前記フィールド・リミティング・リングを埋込んで形
成し、 その後埋込んで形成された前記フィールド・リミティン
グ・リングをそれに対応する部分をエッチングすること
により露出させ、 該露出させた表面に前記熱酸化膜を形成する、ことを特
徴とする埋込ゲート形半導体素子の製造方法。(2) A gate region of a second conductivity type opposite to these regions is formed between an anode or drain region and a cathode or source region consisting of a semiconductor region of the first conductivity type by being buried inside the gate electrode. , a method for manufacturing a buried gate type semiconductor device in which a field limiting ring is formed outside the gate electrode so that its surface is exposed, and a thermal oxide film is formed on the surface of the field limiting ring, forming the field limiting ring by embedding it in a semiconductor substrate of a first conductivity type at the same time as the buried gate region, and then etching a corresponding portion of the buried field limiting ring; 1. A method for manufacturing a buried gate type semiconductor device, comprising: exposing the device by exposing the device, and forming the thermal oxide film on the exposed surface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32950390A JPH04206574A (en) | 1990-11-30 | 1990-11-30 | Buried gate type semiconductor element and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32950390A JPH04206574A (en) | 1990-11-30 | 1990-11-30 | Buried gate type semiconductor element and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04206574A true JPH04206574A (en) | 1992-07-28 |
Family
ID=18222103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32950390A Pending JPH04206574A (en) | 1990-11-30 | 1990-11-30 | Buried gate type semiconductor element and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04206574A (en) |
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-
1990
- 1990-11-30 JP JP32950390A patent/JPH04206574A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1094524A2 (en) * | 1999-10-18 | 2001-04-25 | Ngk Insulators, Ltd. | A static induction semiconductor device and a method for manufacturing the same |
| EP1094524A3 (en) * | 1999-10-18 | 2003-05-28 | Ngk Insulators, Ltd. | A static induction semiconductor device and a method for manufacturing the same |
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